スプリットゲート不揮発性メモリセルの作製に有用な半導体構造を形成する方法
半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体構造を形成する方法に関するものであり、さらに詳しくはスプリットゲート不揮発性メモリセルの作製に有用な方法に関するものである。
【背景技術】
【０００２】
スプリットゲート不揮発性メモリ（ＮＶＭ）は、浮遊ゲートの上方の通常の制御ゲートに優る利点を提供するために開発されている。一つの利点は、選択された行か、または別の方法では選択された列にある、選択されていないメモリセルのプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）が減少されることである。一般的に、選択された行または選択された列にあるセルは、選択されたセルで実行される動作に関わらず、ディスターブに関して問題になる可能性が高い。選択された行または列にあるセルのプログラムディスターブの問題が実質的に解決されているスプリットゲートメモリセルにおいては、選択されていない行および選択されていない列にあるセルのディスターブの問題が重要になる。理由の一つは、選択されていない行および列にあるセルに印加される特定の応力が、選択された行または列にあるセルに印加される応力よりも、より多くのサイクルの間、印加されることである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、ディスターブの問題に関する改良が必要である。
【図面の簡単な説明】
【０００４】
【図１】第１実施形態による処理の一段階における半導体デバイスを示す図である。
【図２】後続の処理段階における図１の半導体デバイスを示す図である。
【図３】後続の処理段階における図２の半導体デバイスを示す図である。
【図４】後続の処理段階における図３の半導体デバイスを示す図である。
【図５】後続の処理段階における図４の半導体デバイスを示す図である。
【図６】後続の処理段階における図５の半導体デバイスを示す図である。
【図７】後続の処理段階における図６の半導体デバイスを示す図である。
【図８】後続の処理段階における図７の半導体デバイスを示す図である。
【図９】後続の処理段階における図８の半導体デバイスを示す図である。
【図１０】スプリットゲートＮＶＭセルを提供する、後続の処理段階における図９の半導体デバイスを示す図である。
【図１１】スプリットゲートＮＶＭセルを提供する、後続の処理段階における図１０の半導体デバイスを示す図である。
【発明を実施するための形態】
【０００５】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。
【０００６】
スプリットゲートメモリセルの形成に有用な半導体構造を形成する方法は、制御ゲートが実装される場所に隣接する領域の選択ゲートの下にアンダーカットを形成することを含む。この領域は、選択ゲートの角（ｃｏｒｎｅｒ）を含む。この角は、犠牲層を成長させ、犠牲層を除去し、制御ゲートのゲート誘電体を成長することによって丸められる。このプロセスは、角を丸める効果を有し、従って、角から基板の領域へ広がる電界を減少させる。この基板の領域においては、望ましくないキャリア生成が、制御ゲートと選択ゲートとの間の所与の電圧差に対して生じ得る。よって、制御ゲートと選択ゲートとの間の所与の電圧について、角における電界に起因する基板でのキャリア生成が低減される。キャリア生成が低減されると、プログラムの間、消去され、選択されないビットのディスターブがより少なくなる。このことは、以下の説明および図面を参照してより詳細に理解される。
【０００７】
本明細書に記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン等、およびこれらのものの組み合わせのような任意の半導体材料または材料の組み合わせであってよい。示されているのは、全て、半導体材料の上部である。
【０００８】
図１には、半導体基板１２、半導体基板１２上のゲート誘電体１４、ゲート誘電体１４の一部分の上方の、選択ゲートとして使用されることになる導電性層１６、および導電性層１６上の反射防止膜（ＡＲＣ）１８を含む半導体デバイス１０が示されている。記載されている例における基板１２は、単結晶シリコンである。ゲート誘電体１４は、ゲート誘電体として一般的な成長された酸化物であってよく、２ナノメートルの厚さであってよい。高Ｋ誘電体が使用されてもよく、異なる厚さを有し得る。導電性層１６は、この例においては１５０ナノメートルであるが、他の厚さであってよく、ドーピングされたポリシリコンからなっていてもよい。図１示されるように、導電性層１６は、パターンに従ってエッチングされ、側面が残る。導電性層１６の側面の底部は、下部角と呼ばれる、相対的に鋭い角を有する。導電性層１６の後続のエッチングが実施され、形成されるべき選択ゲートの境界を追加的に画定する。
【０００９】
図２には、等方性エッチングを行って、図１および図２に示される導電性層１６の側面に隣接する領域において、ゲート誘電体１４を除去し、下部角の下をエッチングして、下部角の導電性層１６下のアンダーカット２０を残した後の半導体デバイス１０が示されている。ゲート誘電体１４がシリコン酸化物である場合、これはＨＦウェットエッチングを用いて容易に達成される。他の等方性エッチングも用い得る。ゲート誘電体１４が高Ｋ誘電体である場合、高Ｋ誘電体と基板１２の半導体材料との間に選択性を有する異なるエッチャントが使用され得る。エッチャントが完全に選択的であることはめったになく、このエッチングの間に、導電性層１６の下部角を少量丸めることとなる。このエッチングが、導電性層１６の側面に隣接する基板１２の一部分を露出させる。
【００１０】
図２に示されるアンダーカット２０が得られる等方性エッチングを実行することに先立って、導電性層１６の側面がゲート誘電体１４と接触する場所をさらにエッチングする特別なエッチングを実行することも可能である。このエッチングは周知であるが、制御することが困難である可能性がある。もし十分制御され得る場合、このようなタイプのエッチングを用いて丸める処理を開始することは有益であり得る。
【００１１】
図３には、基板１２の露出された部分および導電性層１６の側面に犠牲層２２を成長させた後の半導体デバイス１０が示されている。これは約５ナノメートルの厚さであってよい。犠牲層２２は、アンダーカット２０内に広がり、下部角をさらに丸くする効果がある。犠牲層２２はシリコン酸化物であってよい。
【００１２】
図４には、導電性層１６の側面の犠牲層２２と位置合わせされた、基板２６の領域２６を形成するために、カウンタードープと呼ばれる、基板１２と逆のドーパントタイプの注入２４を示す半導体デバイス１０が示されている。通常、基板１２は低濃度のＰドーピングを有する。この例において、領域２６は注入２４により、Ｎタイプとなっている
図５には、ウェットエッチングを再び使用して犠牲層２２を除去した後の半導体デバイス１０が示されている。ウェットエッチングはＨＦであってよい。このエッチングが犠牲層２２を有効に除去し、下部角をさらに丸くする。アンダーカット２０はある程度、下部角の丸みに対応して形状を変化させる。
【００１３】
図６には、アンダーカット２０を充填し、下部角をさらに丸くするゲート誘電体層を成長して、丸められた下部角が得られた後の半導体デバイス１０が示されている。基板１２のゲート誘電体層の成長により、導電性層１６の側面上にもゲート誘電体層が成長する。ゲート誘電体層２８は約５ナノメートルの厚さであってよい。丸められた下部角３０は、アンダーカット２０を形成し、犠牲層２２を成長させ、犠牲層２２を除去し、ゲート誘電体層２８を成長することによって生じる。
【００１４】
図７には、ゲート誘電体２８およびＡＲＣ１８にナノ結晶および絶縁材料からなる蓄積層３２を形成した後の半導体デバイス１０が示されている。蓄積層３２は、電荷蓄積素子としてナノ結晶を使用する電荷蓄積層であってよい。
【００１５】
図８には、蓄積層３２の上方に導電性層３４を堆積した後の半導体デバイス１０が示されている。これは、プロセスの観点から便利なドーピングされたポリシリコンであってよいが、別の導電性材料であってもよい。導電性層３４は後続のステップにおいてパターン化され、制御ゲートが得られる。
【００１６】
図９には、ＡＲＣ１８の上方の導電性層３４をエッチングして、導電性層１６の上方に導電性層３４の側面を形成した後の半導体デバイス１０が示されている。
図１０には、導電性層３４および導電性層１６をエッチングした後に得られた、選択ゲートを形成する導電性層１６の部分および制御ゲートを形成する導電性層３４の部分を有する半導体デバイス１０が示されている。
【００１７】
図１１には、ドレイン３６およびソース３８を形成して、スプリットゲート不揮発性メモリセルを得た後の半導体デバイス１０が示されている。
丸められた角３０は、角に一般的に形成される高電界を減少させるという点で有利である。角が鋭いほど、電界はより強くなる。丸められた角では、電界はより弱い。図１１のメモリセルが、別のセルがプログラムされる間に選択されていない場合に生じる、制御ゲート３４と選択ゲート１６との間の電圧差は、蓄積層３２の下を含む基板１２に広がる、角３０の電界を引き起こす。電界が十分強い場合、望ましくないキャリアが生成され得る。これらのキャリアが十分エネルギを有する場合、これらのキャリアは近くのナノ結晶にトンネルし得る。従って、鋭さを低減することによって丸められた角３０は、基板１２に広がる電界を低減させ、よって、蓄積層３２のナノ結晶にトンネルするキャリアを低減させる。
【００１８】
これまで、半導体層に半導体デバイスを形成する方法が提供されたことが理解されたであろう。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分に、及び選択ゲート層の少なくとも一部分の下に、犠牲層を成長することをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、犠牲層が犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を除去することに先立って、半導体層の少なくとも一つの領域にドーパントを注入することをさらに含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、犠牲層を成長させることに先立って、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することを含んでもよい。該方法は、犠牲層を成長させることが、選択ゲート層の下のアンダーカットに犠牲層を成長させることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチは、選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。
【００１９】
半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することを含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分および選択ゲート層の下のアンダーカットに犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を成長させることの後、半導体層の少なくともの一つの領域にドーパントを注入することを含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域のノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。
【００２０】
半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁にノッチを形成することをさらに含み、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分、選択ゲート層の下のアンダーカット、および選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに、犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。
【００２１】
本発明は特定の導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解したであろう。
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上部」、「底部」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【００２２】
本発明は、具体的な実施形態を参照して説明されたが、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。例えば、上部酸化物および下部酸化物が説明されるが、別の絶縁材料と置き換えられ得る。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、課題の解決方法は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【００２３】
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【技術分野】
【０００１】
本開示は、概して半導体構造を形成する方法に関するものであり、さらに詳しくはスプリットゲート不揮発性メモリセルの作製に有用な方法に関するものである。
【背景技術】
【０００２】
スプリットゲート不揮発性メモリ（ＮＶＭ）は、浮遊ゲートの上方の通常の制御ゲートに優る利点を提供するために開発されている。一つの利点は、選択された行か、または別の方法では選択された列にある、選択されていないメモリセルのプログラムディスターブ（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ）が減少されることである。一般的に、選択された行または選択された列にあるセルは、選択されたセルで実行される動作に関わらず、ディスターブに関して問題になる可能性が高い。選択された行または列にあるセルのプログラムディスターブの問題が実質的に解決されているスプリットゲートメモリセルにおいては、選択されていない行および選択されていない列にあるセルのディスターブの問題が重要になる。理由の一つは、選択されていない行および列にあるセルに印加される特定の応力が、選択された行または列にあるセルに印加される応力よりも、より多くのサイクルの間、印加されることである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、ディスターブの問題に関する改良が必要である。
【図面の簡単な説明】
【０００４】
【図１】第１実施形態による処理の一段階における半導体デバイスを示す図である。
【図２】後続の処理段階における図１の半導体デバイスを示す図である。
【図３】後続の処理段階における図２の半導体デバイスを示す図である。
【図４】後続の処理段階における図３の半導体デバイスを示す図である。
【図５】後続の処理段階における図４の半導体デバイスを示す図である。
【図６】後続の処理段階における図５の半導体デバイスを示す図である。
【図７】後続の処理段階における図６の半導体デバイスを示す図である。
【図８】後続の処理段階における図７の半導体デバイスを示す図である。
【図９】後続の処理段階における図８の半導体デバイスを示す図である。
【図１０】スプリットゲートＮＶＭセルを提供する、後続の処理段階における図９の半導体デバイスを示す図である。
【図１１】スプリットゲートＮＶＭセルを提供する、後続の処理段階における図１０の半導体デバイスを示す図である。
【発明を実施するための形態】
【０００５】
本発明は例示の方法により説明されており、添付の図面により限定されるものではなく、図面において、同様の参照符号は類似の要素を示す。図中の要素は簡潔かつ明確に説明されており、必ずしも寸法通りに描かれていない。
【０００６】
スプリットゲートメモリセルの形成に有用な半導体構造を形成する方法は、制御ゲートが実装される場所に隣接する領域の選択ゲートの下にアンダーカットを形成することを含む。この領域は、選択ゲートの角（ｃｏｒｎｅｒ）を含む。この角は、犠牲層を成長させ、犠牲層を除去し、制御ゲートのゲート誘電体を成長することによって丸められる。このプロセスは、角を丸める効果を有し、従って、角から基板の領域へ広がる電界を減少させる。この基板の領域においては、望ましくないキャリア生成が、制御ゲートと選択ゲートとの間の所与の電圧差に対して生じ得る。よって、制御ゲートと選択ゲートとの間の所与の電圧について、角における電界に起因する基板でのキャリア生成が低減される。キャリア生成が低減されると、プログラムの間、消去され、選択されないビットのディスターブがより少なくなる。このことは、以下の説明および図面を参照してより詳細に理解される。
【０００７】
本明細書に記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン等、およびこれらのものの組み合わせのような任意の半導体材料または材料の組み合わせであってよい。示されているのは、全て、半導体材料の上部である。
【０００８】
図１には、半導体基板１２、半導体基板１２上のゲート誘電体１４、ゲート誘電体１４の一部分の上方の、選択ゲートとして使用されることになる導電性層１６、および導電性層１６上の反射防止膜（ＡＲＣ）１８を含む半導体デバイス１０が示されている。記載されている例における基板１２は、単結晶シリコンである。ゲート誘電体１４は、ゲート誘電体として一般的な成長された酸化物であってよく、２ナノメートルの厚さであってよい。高Ｋ誘電体が使用されてもよく、異なる厚さを有し得る。導電性層１６は、この例においては１５０ナノメートルであるが、他の厚さであってよく、ドーピングされたポリシリコンからなっていてもよい。図１示されるように、導電性層１６は、パターンに従ってエッチングされ、側面が残る。導電性層１６の側面の底部は、下部角と呼ばれる、相対的に鋭い角を有する。導電性層１６の後続のエッチングが実施され、形成されるべき選択ゲートの境界を追加的に画定する。
【０００９】
図２には、等方性エッチングを行って、図１および図２に示される導電性層１６の側面に隣接する領域において、ゲート誘電体１４を除去し、下部角の下をエッチングして、下部角の導電性層１６下のアンダーカット２０を残した後の半導体デバイス１０が示されている。ゲート誘電体１４がシリコン酸化物である場合、これはＨＦウェットエッチングを用いて容易に達成される。他の等方性エッチングも用い得る。ゲート誘電体１４が高Ｋ誘電体である場合、高Ｋ誘電体と基板１２の半導体材料との間に選択性を有する異なるエッチャントが使用され得る。エッチャントが完全に選択的であることはめったになく、このエッチングの間に、導電性層１６の下部角を少量丸めることとなる。このエッチングが、導電性層１６の側面に隣接する基板１２の一部分を露出させる。
【００１０】
図２に示されるアンダーカット２０が得られる等方性エッチングを実行することに先立って、導電性層１６の側面がゲート誘電体１４と接触する場所をさらにエッチングする特別なエッチングを実行することも可能である。このエッチングは周知であるが、制御することが困難である可能性がある。もし十分制御され得る場合、このようなタイプのエッチングを用いて丸める処理を開始することは有益であり得る。
【００１１】
図３には、基板１２の露出された部分および導電性層１６の側面に犠牲層２２を成長させた後の半導体デバイス１０が示されている。これは約５ナノメートルの厚さであってよい。犠牲層２２は、アンダーカット２０内に広がり、下部角をさらに丸くする効果がある。犠牲層２２はシリコン酸化物であってよい。
【００１２】
図４には、導電性層１６の側面の犠牲層２２と位置合わせされた、基板２６の領域２６を形成するために、カウンタードープと呼ばれる、基板１２と逆のドーパントタイプの注入２４を示す半導体デバイス１０が示されている。通常、基板１２は低濃度のＰドーピングを有する。この例において、領域２６は注入２４により、Ｎタイプとなっている
図５には、ウェットエッチングを再び使用して犠牲層２２を除去した後の半導体デバイス１０が示されている。ウェットエッチングはＨＦであってよい。このエッチングが犠牲層２２を有効に除去し、下部角をさらに丸くする。アンダーカット２０はある程度、下部角の丸みに対応して形状を変化させる。
【００１３】
図６には、アンダーカット２０を充填し、下部角をさらに丸くするゲート誘電体層を成長して、丸められた下部角が得られた後の半導体デバイス１０が示されている。基板１２のゲート誘電体層の成長により、導電性層１６の側面上にもゲート誘電体層が成長する。ゲート誘電体層２８は約５ナノメートルの厚さであってよい。丸められた下部角３０は、アンダーカット２０を形成し、犠牲層２２を成長させ、犠牲層２２を除去し、ゲート誘電体層２８を成長することによって生じる。
【００１４】
図７には、ゲート誘電体２８およびＡＲＣ１８にナノ結晶および絶縁材料からなる蓄積層３２を形成した後の半導体デバイス１０が示されている。蓄積層３２は、電荷蓄積素子としてナノ結晶を使用する電荷蓄積層であってよい。
【００１５】
図８には、蓄積層３２の上方に導電性層３４を堆積した後の半導体デバイス１０が示されている。これは、プロセスの観点から便利なドーピングされたポリシリコンであってよいが、別の導電性材料であってもよい。導電性層３４は後続のステップにおいてパターン化され、制御ゲートが得られる。
【００１６】
図９には、ＡＲＣ１８の上方の導電性層３４をエッチングして、導電性層１６の上方に導電性層３４の側面を形成した後の半導体デバイス１０が示されている。
図１０には、導電性層３４および導電性層１６をエッチングした後に得られた、選択ゲートを形成する導電性層１６の部分および制御ゲートを形成する導電性層３４の部分を有する半導体デバイス１０が示されている。
【００１７】
図１１には、ドレイン３６およびソース３８を形成して、スプリットゲート不揮発性メモリセルを得た後の半導体デバイス１０が示されている。
丸められた角３０は、角に一般的に形成される高電界を減少させるという点で有利である。角が鋭いほど、電界はより強くなる。丸められた角では、電界はより弱い。図１１のメモリセルが、別のセルがプログラムされる間に選択されていない場合に生じる、制御ゲート３４と選択ゲート１６との間の電圧差は、蓄積層３２の下を含む基板１２に広がる、角３０の電界を引き起こす。電界が十分強い場合、望ましくないキャリアが生成され得る。これらのキャリアが十分エネルギを有する場合、これらのキャリアは近くのナノ結晶にトンネルし得る。従って、鋭さを低減することによって丸められた角３０は、基板１２に広がる電界を低減させ、よって、蓄積層３２のナノ結晶にトンネルするキャリアを低減させる。
【００１８】
これまで、半導体層に半導体デバイスを形成する方法が提供されたことが理解されたであろう。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分に、及び選択ゲート層の少なくとも一部分の下に、犠牲層を成長することをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、犠牲層が犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を除去することに先立って、半導体層の少なくとも一つの領域にドーパントを注入することをさらに含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、犠牲層を成長させることに先立って、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することを含んでもよい。該方法は、犠牲層を成長させることが、選択ゲート層の下のアンダーカットに犠牲層を成長させることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチは、選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。
【００１９】
半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することを含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分および選択ゲート層の下のアンダーカットに犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の露出した表面、および選択ゲート層の下の半導体層の露出した表面を得ることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。該方法は、犠牲層を成長させることの後、半導体層の少なくともの一つの領域にドーパントを注入することを含んでもよく、半導体層の領域が選択ゲート層の側壁に隣接している。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、アンダーカットを形成することに先立って、選択ゲート層の側壁にノッチを形成することをさらに含んでもよく、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、犠牲層を成長させることが、選択ゲート誘電体層に隣接する側壁の領域のノッチに犠牲層を成長させることをさらに含むことをさらに特徴とし得る。
【００２０】
半導体層に半導体デバイスを形成する方法が説明される。該方法は、半導体層の上方に選択ゲート誘電体層を形成することを含む。該方法は、選択ゲート誘電体層の上方に選択ゲート層を形成することをさらに含む。該方法は、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層の側壁を形成することをさらに含む。該方法は、選択ゲート層の側壁にノッチを形成することをさらに含み、ノッチが選択ゲート誘電体層に隣接する側壁の領域に形成されている。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去して、選択ゲート層の下にアンダーカットを形成することをさらに含む。該方法は、選択ゲート層の側壁の少なくとも一部分、選択ゲート層の下のアンダーカット、および選択ゲート誘電体層に隣接する側壁の領域に形成されているノッチに、犠牲層を成長させることをさらに含む。該方法は、犠牲層を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。該方法は、選択ゲート層の下の半導体層の露出した表面の少なくとも一部分および選択ゲート層の側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成することをさらに含む。該方法は、制御ゲート誘電体層の上方に電荷蓄積層を形成することをさらに含む。該方法は、電荷蓄積層の上方に制御ゲート層を形成することをさらに含む。該方法は、選択ゲート層の下にある選択ゲート誘電体層の一部分を除去することが、選択ゲート誘電体層を選択的にエッチングすることを含むことをさらに特徴とし得る。該方法は、犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含むことをさらに特徴とし得る。該方法は、電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含むことをさらに特徴とし得る。
【００２１】
本発明は特定の導電タイプまたは電位の極性に対して説明されてきたが、当業者は導電タイプ及び電位の極性を逆にし得ることを理解したであろう。
さらに、明細書及び特許請求の範囲において、「前方」、「後方」、「上部」、「底部」、「上に」、「下に」など用語が、もしあるとすれば、説明の目的で用いられているが、これは必ずしも恒久的な相対関係を説明するものではない。これらのそのように用いられた用語は、適切な状況下においては交換可能であり、本明細書において説明される発明の実施形態は、例えば、明細書において図示または説明されたもの以外の位置づけによる動作が可能である。
【００２２】
本発明は、具体的な実施形態を参照して説明されたが、添付の特許請求の範囲で定義された本発明の範囲から逸脱することなく様々な修正及び変更が加えられ得ることが理解されよう。例えば、上部酸化物および下部酸化物が説明されるが、別の絶縁材料と置き換えられ得る。詳細な説明及び添付図面は限定するものではなく、単に例と見なされるべきであり、そのような修正又は変更は、すべて本明細書で説明され定義された本発明の範囲内に入るものとする。具体的な実施例に関して説明された利益、利点、課題の解決方法は、全ての請求項又は何れかの請求項において重要とされ、要求され、不可欠とされる機能や構成要素であると見なされるべきではない。
【００２３】
特に明記しない限り、「第１」及び「第２」等の用語は、そのような用語が述べる要素間を任意に区別するために用いる。したがって、これらの用語は、必ずしもそのような要素の時間的な又は他の優先順位付けを示そうとするものではない。
【特許請求の範囲】
【請求項１】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の前記側壁の少なくとも一部分に、および前記選択ゲート層の少なくとも一部分の下に、犠牲層を成長させること、
前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、
前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項２】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含む、請求項１に記載の方法。
【請求項３】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含む、請求項１に記載の方法。
【請求項４】
前記犠牲層を除去することに先立って、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項１に記載の方法。
【請求項５】
前記犠牲層を成長させることに先立って、前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成することをさらに含む、請求項１に記載の方法。
【請求項６】
前記犠牲層を成長させることが、前記選択ゲート層の下の前記アンダーカットに前記犠牲層を成長させることをさらに含む、請求項５に記載の方法。
【請求項７】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項５に記載の方法。
【請求項８】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項５に記載の方法。
【請求項９】
前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されているノッチに前記犠牲層を成長させることをさらに含む、請求項８に記載の方法。
【請求項１０】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、
前記選択ゲート層の側壁の少なくとも一部分および前記選択ゲート層の下の前記アンダーカットに犠牲層を成長させることと、
前記犠牲層を除去して、前記選択ゲート層の側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、
前記選択ゲート層の下の前記半導体層の前記露出した表面の少なくとも一部分および前記選択ゲート層の側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項１１】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項１０に記載の方法。
【請求項１２】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項１０に記載の方法。
【請求項１３】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項１０に記載の方法。
【請求項１４】
前記犠牲層を成長させることの後、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項１０に記載の方法。
【請求項１５】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項１０に記載の方法。
【請求項１６】
前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域のノッチに前記犠牲層を成長させることをさらに含む、請求項１５に記載の方法。
【請求項１７】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の側壁にノッチを形成することであって、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、前記ノッチを形成すること、
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、
前記選択ゲート層の前記側壁の少なくとも一部分、前記選択ゲート層の下の前記アンダーカット、および前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている前記ノッチに、犠牲層を成長させること、
前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の表面および前記選択ゲート層の下の前記半導体層の表面を露出させること、
前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項１８】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項１７に記載の方法。
【請求項１９】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項１７に記載の方法。
【請求項２０】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項１７に記載の方法。
【請求項１】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の前記側壁の少なくとも一部分に、および前記選択ゲート層の少なくとも一部分の下に、犠牲層を成長させること、
前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、
前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項２】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層からなる群のうちの一つを含む、請求項１に記載の方法。
【請求項３】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物からなる群のうちの一つを含む層を形成することを含む、請求項１に記載の方法。
【請求項４】
前記犠牲層を除去することに先立って、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項１に記載の方法。
【請求項５】
前記犠牲層を成長させることに先立って、前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成することをさらに含む、請求項１に記載の方法。
【請求項６】
前記犠牲層を成長させることが、前記選択ゲート層の下の前記アンダーカットに前記犠牲層を成長させることをさらに含む、請求項５に記載の方法。
【請求項７】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項５に記載の方法。
【請求項８】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項５に記載の方法。
【請求項９】
前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されているノッチに前記犠牲層を成長させることをさらに含む、請求項８に記載の方法。
【請求項１０】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、
前記選択ゲート層の側壁の少なくとも一部分および前記選択ゲート層の下の前記アンダーカットに犠牲層を成長させることと、
前記犠牲層を除去して、前記選択ゲート層の側壁の少なくとも一部分の露出した表面、および前記選択ゲート層の下の前記半導体層の露出した表面を得ること、
前記選択ゲート層の下の前記半導体層の前記露出した表面の少なくとも一部分および前記選択ゲート層の側壁の少なくとも一部分の前記露出した表面の少なくとも一部分の上方に制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項１１】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項１０に記載の方法。
【請求項１２】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項１０に記載の方法。
【請求項１３】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項１０に記載の方法。
【請求項１４】
前記犠牲層を成長させることの後、前記半導体層の少なくとも一つの領域にドーパントを注入することをさらに含み、前記半導体層の前記領域は、前記選択ゲート層の前記側壁に隣接している、請求項１０に記載の方法。
【請求項１５】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記アンダーカットを形成することに先立って、前記選択ゲート層の前記側壁にノッチを形成することをさらに含み、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、請求項１０に記載の方法。
【請求項１６】
前記犠牲層を成長させることが、前記選択ゲート誘電体層に隣接する前記側壁の領域のノッチに前記犠牲層を成長させることをさらに含む、請求項１５に記載の方法。
【請求項１７】
半導体層に半導体デバイスを形成する方法であって、
前記半導体層の上方に選択ゲート誘電体層を形成すること、
前記選択ゲート誘電体層の上方に選択ゲート層を形成すること、
前記選択ゲート層の少なくとも一部分を除去することによって、前記選択ゲート層の側壁を形成すること、
前記選択ゲート層の側壁にノッチを形成することであって、前記ノッチは、前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている、前記ノッチを形成すること、
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去して、前記選択ゲート層の下にアンダーカットを形成すること、
前記選択ゲート層の前記側壁の少なくとも一部分、前記選択ゲート層の下の前記アンダーカット、および前記選択ゲート誘電体層に隣接する前記側壁の領域に形成されている前記ノッチに、犠牲層を成長させること、
前記犠牲層を除去して、前記選択ゲート層の前記側壁の少なくとも一部分の表面および前記選択ゲート層の下の前記半導体層の表面を露出させること、
前記選択ゲート層の下の前記半導体層の露出した表面の少なくとも一部分および前記選択ゲート層の前記側壁の少なくとも一部分の露出した表面の少なくとも一部分の上方に、制御ゲート誘電体層を形成すること、
前記制御ゲート誘電体層の上方に電荷蓄積層を形成すること、
前記電荷蓄積層の上方に制御ゲート層を形成すること
を含む、方法。
【請求項１８】
前記選択ゲート層の下にある前記選択ゲート誘電体層の一部分を除去することが、前記選択ゲート誘電体層を選択的にエッチングすることを含む、請求項１７に記載の方法。
【請求項１９】
前記犠牲層が、犠牲酸化物層および犠牲酸窒化物層のうちの少なくとも一つを含む、請求項１７に記載の方法。
【請求項２０】
前記電荷蓄積層を形成することが、ナノ結晶および窒化物のうちの少なくとも一つを含む層を形成することを含む、請求項１７に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１３−５１６７９０（Ｐ２０１３−５１６７９０Ａ）
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１２−５４８０６３（Ｐ２０１２−５４８０６３）
【出願日】平成２３年１月３日（２０１１．１．３）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２００２９
【国際公開番号】ＷＯ２０１１／０８４９１５
【国際公開日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１月３日（２０１１．１．３）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２００２９
【国際公開番号】ＷＯ２０１１／０８４９１５
【国際公開日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
[ Back to top ]