半導体記憶装置
【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新たな動作原理に基づく半導体記憶装置に関する。代表的な半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタからなる１メモリセルに１ビットの情報を記憶する。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、より大容量化を図ることが可能な半導体記憶装置が望まれている。
【背景技術】
【０００２】
さらなる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１つのメモリセルを構成するため、大容量化に適している。
【０００３】
フラッシュメモリでは、フローティングゲート型ＦＥＴのフローティングゲート電極へキャリアを注入することにより情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフローティングゲート電極へのキャリアの注入は、チャネルとフローティングゲート電極間に高電圧を印加することにより行う。両者間に高電圧を印加すると、ファウラノルドハイムトンネル（ＦＬトンネル）現象により、キャリアがフローティングゲート電極に注入される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＬトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。
【０００５】
本発明の目的は、大容量化、低電圧化を図ることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によると、
半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置が提供される。
【発明の効果】
【０００７】
コントロールゲート電極とソース／ドレイン領域との間に電圧を印加すると、チャネル領域内のキャリアがトンネル絶縁膜をトンネルしてフローティングゲート電極に注入される。フローティングゲート電極に注入されたキャリアは、そのフェルミ準位近傍の準位を占める。フローティングゲート電極のフェルミ準位が、チャネル領域の禁制帯の中に位置するため、注入された電子はトンネル現象によってチャネル領域に移動できない。このため、フローティングゲート電極に、電子を長時間蓄積することができる。
【０００８】
比較的低電圧で情報の書き込み及び消去を行うことができる。また、１つのフローティングゲート型ＦＥＴで１つのメモリセルを構成するため、高集積化を図ることが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。
【図２】第１の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図３】第１の実施例の変形例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図４】第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。
【図５】第２の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図６】第２の実施例による半導体メモリ装置のチャネル領域の不純物濃度を低くした場合の、情報保持状態におけるエネルギバンド図である。
【図７】本発明の実施例による半導体メモリ装置の等価回路図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の第１の実施例による半導体メモリ装置の１メモリセル部分の断面図を示す。
【００１１】
ｐ−型シリコン基板１の表面層のチャネル領域４の両側に、ｎ型のソース領域２及びドレイン領域３が形成されている。ｐ−型シリコン基板の不純物濃度は、例えば５×１０１５ｃｍ−３である。チャネル長、すなわちソース領域２とドレイン領域３との間隔は、例えば１５０ｎｍである。チャネル領域４の表面上に、ＳｉＯ２からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成されている。トンネル絶縁膜５の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。
【００１２】
トンネル絶縁膜５の表面上に、厚さ１０ｎｍのフローティングゲート電極６が配置されている。フローティングゲート電極６は、ＴｉＮ等の高融点金属で形成されている。フローティングゲート電極６は、基板法線方向から見たとき、ソース領域２及びドレイン領域３のいずれにも重ならないように配置されている。例えば、フローティングゲート電極６のソース領域２側の縁とソース領域２のチャネル領域４側の縁との間隔、及びフローティングゲート電極６のドレイン領域３側の縁とドレイン領域３のチャネル領域４側の縁との間隔は、５０ｎｍである。
【００１３】
トンネル絶縁膜５及びフローティングゲート電極６を覆うように、ＳｉＯ２からなる厚さ６〜１０ｎｍのゲート絶縁膜７が形成されている。ゲート絶縁膜７の表面上に、ｎ＋型ポリシリコンからなるコントロールゲート電極８が形成されている。トンネル絶縁膜５、ゲート絶縁膜７、及びコントロールゲート電極８からなる積層構造のソース領域２とドレイン領域３側の周縁部は、基板法線方向から見たとき、ソース領域２及びドレイン領域３に接するか、または部分的に重なるように配置されている。
【００１４】
コントロールゲート電極８に電圧を印加していない状態のとき、チャネル領域４の表面層部分は空乏化している。なお、ｐ−型シリコン基板１とソース領域２との界面及びｐ−型シリコン基板１とドレイン領域３との界面にも空乏層が形成されている。
【００１５】
次に、図２を参照して、図１に示す第１の実施例による半導体メモリ装置の動作原理を説明する。
【００１６】
図２（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４のバンド端が下方に曲がり、チャネル領域４の表面層が空乏化している。フローティングゲート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制帯の中に位置している。
【００１７】
図２（Ｂ）は、書込時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極８に＋５Ｖの電圧を印加する。フローティングゲート電極６とチャネル領域４との間に約１．５Ｖ程度の電位差が発生する。この電位差により、チャネル領域４の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フローティングゲート電極６のフェルミ準位近傍のエネルギ準位を占める。
【００１８】
図２（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図２（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。このため、チャネル領域４の表面のバンド端の曲がりが少なくなっている。図２（Ｃ）の場合は、図２（Ａ）の場合に比べて、フローティングゲート型ＦＥＴのしきい値が大きくなる。この２つの状態のしきい値の違いを検出することにより、記憶された情報を読みだすことができる。
【００１９】
図２（Ｃ）の状態において、フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。このため、フェルミ準位近傍のエネルギを持つ電子が、トンネル現象によりチャネル領域４内に移動することはない。また、チャネル領域４の表面には、正孔がほとんど存在しないため、正孔がチャネル領域４からフローティングゲート電極６に注入されることもない。
【００２０】
図１において、フローティングゲート電極６の両端とソース／ドレイン領域２及び３との間には、キャリアがトンネルできない程度の間隔が確保されている。このため、フローティングゲート電極６に蓄積された電子が、トンネル現象によりソース／ドレイン領域２及び３に移動することもない。従って、フローティングゲート電極６内に電子が長時間保持される。すなわち、フローティングゲート電極６の両端の各々とソース／ドレイン領域２及び３との間隔を、トンネル絶縁膜５の厚さよりも広くしておく必要がある。
【００２１】
図２（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。例えばソース／ドレイン領域に０Ｖを印加し、コントロールゲート電極８に−５Ｖを印加する。チャネル領域４の表面に蓄積層が形成される。この蓄積層内の正孔が、トンネル現象によりフローティングゲート電極６に注入される。正孔の注入により、フローティングゲート電極６に蓄積されていた電荷が中和される。コントロールゲート電極８への電圧の印加を停止すると、図２（Ａ）の状態に戻る。
【００２２】
図２（Ｂ）に示す書込時、及び図２（Ｄ）に示す消去時に、キャリアがトンネル絶縁膜５をダイレクトトンネリングする。ＦＮトンネル現象を利用していないため、比較的低電圧で書込及び消去を行うことができる。
【００２３】
次に、図１に示す半導体メモリ装置の製造方法を説明する。ｐ−型シリコン基板１の表面に素子分離構造体を形成し、活性領域を画定する。活性領域の表面を熱酸化し、トンネル絶縁膜５を形成する。トンネル絶縁膜５の上に、ＴｉＮ膜を堆積し、パターニングすることにより、フローティングゲート電極６を形成する。ＴｉＮ膜の堆積は、例えば反応性スパッタリング、または化学気相成長（ＣＶＤ）により行うことができる。
【００２４】
トンネル絶縁膜５及びフローティングゲート電極６の上に、ＳｉＯ２からなるゲート絶縁膜７をＣＶＤにより堆積する。ゲート絶縁膜７の上に、ｎ＋型ポリシリコンからなるコントロールゲート電極８をＣＶＤにより堆積する。コントールゲート電極８からトンネル絶縁膜５までの積層構造をパターニングし、図１に示すトンネル絶縁膜５からコントロールゲート電極８までのメサ構造を形成する。
【００２５】
このメサ構造をマスクとしてリンイオンを注入することにより、ソース／ドレイン領域２及び３を形成する。このようにして、図１に示すフローティングゲート型ＦＥＴが形成される。
【００２６】
上記第１の実施例では、フローティングゲート電極６を高融点金属で形成した場合を説明した。次に、フローティングゲート電極６を、ｐ型Ｇｅで形成した第１の実施例の変形例について説明する。なお、ｐ型Ｇｅの代わりにｐ型ＳｉＧｅを用いてもよい。装置構成は、図１に示す第１の実施例の構成と同様である。
【００２７】
Ｇｅ膜の堆積は、例えばＧｅＨ４を用いた減圧ＣＶＤにより行うことができる。また、ＳｉＨ４とＧｅＨ４を用いることにより、ＳｉＧｅ膜を堆積することができる。ｐ型導電性の付与は、成膜後にボロンをイオン注入することにより行ってもよいし、成膜中にＢ２Ｈ６ガスを導入することにより行ってもよい。これらの成膜方法については、例えばＩＥＥＥエレクトロンデバイスレターズ第１８巻第９号（１９９７年９月）の４５６〜４５８頁（IEEE Electron Device Letters, Vol.18, No.9, Sep. 1997, pp.456-458）に説明されている。
【００２８】
図３（Ａ）は、電圧無印加時のエネルギバンド図を示す。Ｇｅの価電子帯上端のエネルギ準位は、Ｓｉの価電子帯上端のエネルギ準位よりも約０．５ｅＶ程度高い。このため、ｐ型Ｇｅのフェルミ準位は、チャネル領域４の禁制帯のほぼ中間に位置する。
【００２９】
図３（Ｂ）は、書込時のエネルギバンド図を示す。図２（Ｂ）の場合と同様にコントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。チャネル領域４からフローティングゲート電極６に電子が注入される。注入された電子は、フェルミ準位近傍の準位、すなわち価電子帯上端近傍のエネルギ準位を占める。
【００３０】
図３（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図３（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。図２（Ｃ）の場合と同様に、フローティングゲート型ＦＥＴのしきい値が変化する。
【００３１】
フローティングゲート電極６に注入された電子は、価電子帯上端近傍のエネルギを有する。このエネルギ準位は、チャネル領域４の禁制帯の中に位置するため、この電子のチャネル領域４への移動は起こらない。従って、図２（Ｃ）の場合と同様に、フローティングゲート電極６内に電子が保持される。
【００３２】
図３（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。図２（Ｄ）の場合と同様に、チャネル領域４からフローティングゲート電極６に正孔が注入され、フローティングゲート電極６の負電荷が中和される。
【００３３】
このように、フローティングゲート電極６にｐ型Ｇｅを用いた場合にも、第１の実施例の場合と同様に、半導体メモリ装置として機能する。フローティングゲート電極６にｐ型ＳｉＧｅを用いた場合にも、同様の機能が得られる。
【００３４】
上記第１の実施例及びその変形例では、フローティングゲート電極６に注入された電子を保持することにより、情報を記憶する。電子の保持時間を長くするためには、図２（Ｃ）及び図３（Ｃ）の保持状態において、フローティングゲート電極６のフェルミ準位がチャネル領域４の表面における禁制帯の中に位置することが望ましい。さらには、電圧無印加時におけるフローティングゲート電極６のフェルミ準位をＥｆ０、チャネル領域４の表面における伝導帯下端のエネルギをＥｃ、価電子帯上端のエネルギをＥｖとしたとき、
【００３５】
（数１）
（Ｅｃ−Ｅｆ０）≧０．４ｅＶ かつ （Ｅｆ０−Ｅｖ）≧０．４ｅＶ
となるように、チャネル領域４、フローティングゲート電極６、及びコントロール電極８の材料を選択することが好ましい。ＥｃとＥｆ０との差、及びＥｆ０とＥｖとの差が０．４ｅＶ以上ある場合には、室温（３００Ｋ）の熱エネルギを有するキャリアに対しても、このエネルギ差が十分なポテンシャルバリアとして機能する。
【００３６】
ただし、真性シリコンのように、フェルミ準位が禁制帯のほぼ中央に位置するような半導体材料をフローティングゲート電極６に用いることは好ましくない。第１の実施例の変形例で用いたｐ型Ｇｅのように、フェルミ準位の近傍に電子のとり得るエネルギ準位が存在することが好ましい。室温の熱エネルギを有するキャリアは、Ｅｆ０＋５０ｍｅＶのエネルギ準位の状態に、十分大きな確率で存在することができる。従って、フローティングゲート電極６の材料として、Ｅｆ０±５０ｍｅＶの範囲内に電子のとり得るエネルギ準位が存在するものを選択することが好ましい。
【００３７】
次に、図４及び図５を参照して、第２の実施例について説明する。上記第１の実施例では、フローティングゲート電極６として、高融点金属、ｐ型Ｇｅ、またはｐ型ＳｉＧｅを使用した。第２の実施例では、フローティングゲート電極６としてｎ型ポリシリコンを使用する。
【００３８】
図４は、第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図を示す。基本構成は、図１に示す第１の実施例による半導体メモリ装置と同様であるため、相違点についてのみ説明する。図４の半導体メモリ装置の各構成部分には、図１の対応する構成部分と同一の参照番号が付されている。
【００３９】
第２の実施例の場合には、チャネル領域４の表面層４ａの不純物濃度が、基板深層部の不純物濃度よりも高くされている。例えば表面層４ａの不純物濃度は、１×１０１８ｃｍ−３以上である。フローティングゲート電極６は、リンを添加されたｎ型ポリシリコンで形成されている。フローティングゲートゲート電極６の不純物濃度は、例えば１×１０２０ｃｍ−３である。
【００４０】
表面層４ａは、トンネル絶縁膜５を形成する前に、例えばボロンをイオン注入することにより形成される。ポリシリコン膜の堆積は、ＳｉＨ４を用いたＣＶＤにより行うことができる。
【００４１】
次に、図５を参照して、第２の実施例による半導体メモリ装置の動作原理について説明する。
【００４２】
図５（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４の表面近傍において、バンド端が下方に曲がっている。フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。
【００４３】
図５（Ｂ）は、情報書込時のエネルギバンド図を示す。コントロールゲート電極８にソース／ドレイン領域２及び３に対して正の電圧を印加する。チャネル領域４の表面に反転層が形成される。反転層内の電子がトンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フェルミ準位近傍の準位、すなわち伝導帯下端近傍のエネルギ準位を占める。
【００４４】
図５（Ｃ）は、情報を保持している状態のエネルギバンド図を示す。フローティングゲート電極６に蓄積された負電荷のため、その電位が低下する。フローティングゲート電極６の電位の低下により、チャネル領域４の表面におけるバンド端の曲がりが少なくなる。このため、図５（Ｃ）の状態のフローティングゲート型ＦＥＴのしきい値は、図５（Ａ）の状態のしきい値よりも大きくなる。
【００４５】
フローティングゲート電極６のフェルミ準位が、チャネル領域４の禁制帯の中に位置する。さらに、チャネル領域４の表面の不純物濃度を高くしてあるため、チャネル領域４とフローティングゲート電極６との電位差のうち大部分がトンネル絶縁膜５に加わる。
【００４６】
トンネル絶縁膜５の両側に大きな電位差が発生するため、チャネル領域４の表面には、フローティングゲート電極６の伝導帯下端に過剰に蓄積された電子のエネルギ準位に対応するエネルギ準位が存在しない。このため、フローティングゲート電極６内に注入された電子は、トンネル現象によりチャネル領域４内へ移動することができない。電子がチャネル領域４に移動しないため、注入された電子をフローティングゲート電極６内に長時間保持することができる。
【００４７】
図６は、チャネル領域４の表面の不純物濃度を深層部に比べて高くしていない場合の、情報保持状態のエネルギバンド図を示す。チャネル領域４の不純物濃度が比較的低いため、フローティングゲート電極６とチャネル領域４との間の電位差が、チャネル領域４の深層部にまで加わる。
【００４８】
トンネル絶縁膜５に加わる電圧が少なくなるため、フローティングゲート電極６の伝導帯下端よりもやや高い位置に、チャネル領域４の伝導帯下端が位置することになる。このため、フローティングゲート電極６の伝導帯下端近傍に過剰に蓄積された電子がトンネル現象によりチャネル領域４内に移動しやすくなる。フローティングゲート電極６に蓄積された電子がチャネル領域４に移動すると、記憶された情報が消滅してしまう。
【００４９】
チャネル領域４の表面層の不純物濃度を、その深層部の不純物濃度よりも高くしておくことにより、情報を長時間保持することができる。なお、基板全体の不純物濃度を高くしておいても、図５（Ｃ）のようにトンネル絶縁膜５に多くの電圧が加わる。しかし、基板の不純物濃度を高くすることは、ソース／ドレイン領域２及び３と基板間とのリーク電流の増大の要因になるため、好ましくない。
【００５０】
図５（Ｄ）は、情報消去時のエネルギバンド図を示す。フローティングゲート電極８にソース／ドレイン領域２及び３に対して負の電圧を印加する。図２（Ｄ）に示す第１の実施例及び図３（Ｄ）に示す第１の実施例の変形例の場合には、チャネル領域４からフローティングゲート電極６内に正孔を注入することにより電荷を中和した。第２の実施例の図５（Ｃ）の状態では、チャネル領域４の価電子帯上端のエネルギ準位が、フローティングゲート電極６の禁制帯の中に位置する。
【００５１】
このため、フローティングゲート電極６にわずかな負電圧を印加しただけでは、チャネル領域４からフローティングゲート電極６に正孔を注入することができない。フローティングゲート電極６に印加する負電圧を大きくし、チャネル領域４とフローティングゲート電極６との価電子帯上端のエネルギ準位がほぼ等しくなった時点で、正孔の注入が始まる。しかし、この時、両者の伝導帯下端のエネルギ準位もほぼ等しくなる。このため、フローティングゲート電極６に過剰に蓄積されていた電子が、トンネル現象によりチャネル領域４に移動する。
【００５２】
フローティングゲート電極６への正孔の注入よりも、チャネル領域４への電子の移動の方が支配的となる。フローティングゲート電極６からチャネル領域４への電子の移動により、情報が消去される。
【００５３】
また、第２の実施例では、フローティングゲート電極６にポリシリコンを使用する。このため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の製造に用いられる通常のシリコンプロセスにより製造することができる。
【００５４】
図７は、上記第１及び第２の実施例による半導体メモリ装置の等価回路図を示す。相互に平行に配置された複数のゲート線２０が図の横方向に延在する。相互に平行に配置された複数のソース線２１及びドレイン線２２が、図の縦方向に延在する。ソース線２１とドレイン線２２とは、交互に配置されている。
【００５５】
ソース線２１とドレイン線２２との一組とゲート線２０との各交差箇所に、フローティングゲート型ＦＥＴ２５が配置されている。フローティングゲート型ＦＥＴ２５のコントロールゲート電極、ソース領域、及びドレイン領域は、それぞれ対応するゲート線２０、ソース線２１、及びドレイン線２２に接続されている。すべてのゲート線２０は、ゲート線制御回路３０に接続され、すべてのソース線２１及びドレイン線２２は、ソース／ドレイン線制御回路３１に接続されている。
【００５６】
特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線２１及びドレイン線２２に電圧０Ｖを印加し、対応するゲート線２０に電圧（＋Ｖｗｒｉｔｅ）を印加する。選択されないソース線２１及びドレイン線２２には、電圧（＋Ｖｗｒｉｔｅ）を印加し、選択されないゲート線２０には、電圧０Ｖを印加する。これらの電圧の印加は、ゲート線制御回路３０及びソース／ドレイン線制御回路３１により行われる。
【００５７】
選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Ｖｗｒｉｔｅが印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース／ドレイン領域とチャネル領域との間のｐｎ接合が逆バイアスされる。このため、図１に示すコントロールゲート電極８の端部とソース／ドレイン領域２及び３の先端との間に電界が集中し、フローティングゲート電極７とチャネル領域４との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。
【００５８】
情報を消去する場合には、ゲート線２０に電圧（−Ｖｗｒｉｔｅ）を印加する。電圧（−Ｖｗｒｉｔｅ）が印加されたゲート線２０に接続されているメモリセルにおいて、一括して情報の消去が行われる。
【００５９】
次に、情報を読み出す方法を説明する。情報を読み出すべきメモリセルのゲート線２０に、消去状態におけるしきい値と書込状態におけるしきい値との中間の電圧＋Ｖｒｅａｄを印加する。その他のゲート線２０には電圧０Ｖを印加しておき、すべてのメモリセルを非導通状態にしておく。読み出すべきメモリセルのソース線２１とドレイン線２２との間に電圧を印加し、流れる電流を検出する。情報が書き込まれている場合には電流が流れ、消去されている場合には電流がほとんど流れない。
【００６０】
上記実施例による半導体メモリ装置では、１つのメモリセルが、１つのフローティングゲート型ＦＥＴのみで構成されている。このため、高集積化を図ることが可能になる。
【００６１】
上記実施例では、ｐ−型シリコン基板を使用し、ｎチャネルのフローティングゲート型ＦＥＴを形成する場合を説明したが、ｎ型シリコン基板を使用し、ｐチャネルのフローティングゲート型ＦＥＴを形成してもよい。この場合、ソース／ドレイン領域２及び３とコントロールゲート電極８との間に印加する電圧の極性を逆にする。また、第２の実施例の場合には、フローティングゲート電極６をｐ型ポリシリコンで形成する。なお、コントロールゲート電極８の導電型は、基板と同一導電型とすることが好ましい。
【００６２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６３】
１ ｐ−型シリコン基板
２ ソース領域
３ ドレイン領域
４ チャネル領域
５ トンネル絶縁膜
６ フローティングゲート電極
７ ゲート絶縁膜
８ コンロールゲート電極
２０ ゲート線
２１ ソース線
２２ ドレイン線
２５ フローティングゲート型ＦＥＴ
３０ ゲート線制御回路
３１ ソース／ドレイン線制御回路
【技術分野】
【０００１】
本発明は、新たな動作原理に基づく半導体記憶装置に関する。代表的な半導体記憶装置として、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）が知られている。ＤＲＡＭは、１つのＭＩＳＦＥＴと１つのキャパシタからなる１メモリセルに１ビットの情報を記憶する。ＤＲＡＭにおいては、メモリセルの微細化及び大容量化が進んでいるが、より大容量化を図ることが可能な半導体記憶装置が望まれている。
【背景技術】
【０００２】
さらなる大容量化を図ることが可能な半導体記憶装置として、フラッシュメモリが注目されている。フラッシュメモリは、１つのＭＩＳＦＥＴのみで１つのメモリセルを構成するため、大容量化に適している。
【０００３】
フラッシュメモリでは、フローティングゲート型ＦＥＴのフローティングゲート電極へキャリアを注入することにより情報を記憶する。フローティングゲート電極に注入されたキャリアを保持するために、フローティングゲート電極とチャネル領域との間の絶縁膜の厚さは８ｎｍ程度以上とされる。この絶縁膜を通したフローティングゲート電極へのキャリアの注入は、チャネルとフローティングゲート電極間に高電圧を印加することにより行う。両者間に高電圧を印加すると、ファウラノルドハイムトンネル（ＦＬトンネル）現象により、キャリアがフローティングゲート電極に注入される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＬトンネル現象を利用してキャリアをフローティングゲート電極に注入するためには、１０〜２０Ｖ程度の電圧が必要とされる。このため、低電圧化、低消費電力化を図ることが困難である。
【０００５】
本発明の目的は、大容量化、低電圧化を図ることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によると、
半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置が提供される。
【発明の効果】
【０００７】
コントロールゲート電極とソース／ドレイン領域との間に電圧を印加すると、チャネル領域内のキャリアがトンネル絶縁膜をトンネルしてフローティングゲート電極に注入される。フローティングゲート電極に注入されたキャリアは、そのフェルミ準位近傍の準位を占める。フローティングゲート電極のフェルミ準位が、チャネル領域の禁制帯の中に位置するため、注入された電子はトンネル現象によってチャネル領域に移動できない。このため、フローティングゲート電極に、電子を長時間蓄積することができる。
【０００８】
比較的低電圧で情報の書き込み及び消去を行うことができる。また、１つのフローティングゲート型ＦＥＴで１つのメモリセルを構成するため、高集積化を図ることが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。
【図２】第１の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図３】第１の実施例の変形例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図４】第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図である。
【図５】第２の実施例による半導体メモリ装置の動作原理を説明するためのエネルギバンド図である。
【図６】第２の実施例による半導体メモリ装置のチャネル領域の不純物濃度を低くした場合の、情報保持状態におけるエネルギバンド図である。
【図７】本発明の実施例による半導体メモリ装置の等価回路図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の第１の実施例による半導体メモリ装置の１メモリセル部分の断面図を示す。
【００１１】
ｐ−型シリコン基板１の表面層のチャネル領域４の両側に、ｎ型のソース領域２及びドレイン領域３が形成されている。ｐ−型シリコン基板の不純物濃度は、例えば５×１０１５ｃｍ−３である。チャネル長、すなわちソース領域２とドレイン領域３との間隔は、例えば１５０ｎｍである。チャネル領域４の表面上に、ＳｉＯ２からなる厚さ２〜３ｎｍのトンネル絶縁膜５が形成されている。トンネル絶縁膜５の厚さは、キャリアがトンネル現象により移動することができる程度の厚さである。
【００１２】
トンネル絶縁膜５の表面上に、厚さ１０ｎｍのフローティングゲート電極６が配置されている。フローティングゲート電極６は、ＴｉＮ等の高融点金属で形成されている。フローティングゲート電極６は、基板法線方向から見たとき、ソース領域２及びドレイン領域３のいずれにも重ならないように配置されている。例えば、フローティングゲート電極６のソース領域２側の縁とソース領域２のチャネル領域４側の縁との間隔、及びフローティングゲート電極６のドレイン領域３側の縁とドレイン領域３のチャネル領域４側の縁との間隔は、５０ｎｍである。
【００１３】
トンネル絶縁膜５及びフローティングゲート電極６を覆うように、ＳｉＯ２からなる厚さ６〜１０ｎｍのゲート絶縁膜７が形成されている。ゲート絶縁膜７の表面上に、ｎ＋型ポリシリコンからなるコントロールゲート電極８が形成されている。トンネル絶縁膜５、ゲート絶縁膜７、及びコントロールゲート電極８からなる積層構造のソース領域２とドレイン領域３側の周縁部は、基板法線方向から見たとき、ソース領域２及びドレイン領域３に接するか、または部分的に重なるように配置されている。
【００１４】
コントロールゲート電極８に電圧を印加していない状態のとき、チャネル領域４の表面層部分は空乏化している。なお、ｐ−型シリコン基板１とソース領域２との界面及びｐ−型シリコン基板１とドレイン領域３との界面にも空乏層が形成されている。
【００１５】
次に、図２を参照して、図１に示す第１の実施例による半導体メモリ装置の動作原理を説明する。
【００１６】
図２（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４のバンド端が下方に曲がり、チャネル領域４の表面層が空乏化している。フローティングゲート電極６のフェルミ準位Ｅｆが、チャネル領域４の伝導帯下端Ｅｃと価電子帯上端Ｅｖとの間、すなわち禁制帯の中に位置している。
【００１７】
図２（Ｂ）は、書込時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。例えば、コントロールゲート電極８に＋５Ｖの電圧を印加する。フローティングゲート電極６とチャネル領域４との間に約１．５Ｖ程度の電位差が発生する。この電位差により、チャネル領域４の表面に反転層が形成される。この反転層内の電子が、トンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フローティングゲート電極６のフェルミ準位近傍のエネルギ準位を占める。
【００１８】
図２（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図２（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。このため、チャネル領域４の表面のバンド端の曲がりが少なくなっている。図２（Ｃ）の場合は、図２（Ａ）の場合に比べて、フローティングゲート型ＦＥＴのしきい値が大きくなる。この２つの状態のしきい値の違いを検出することにより、記憶された情報を読みだすことができる。
【００１９】
図２（Ｃ）の状態において、フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。このため、フェルミ準位近傍のエネルギを持つ電子が、トンネル現象によりチャネル領域４内に移動することはない。また、チャネル領域４の表面には、正孔がほとんど存在しないため、正孔がチャネル領域４からフローティングゲート電極６に注入されることもない。
【００２０】
図１において、フローティングゲート電極６の両端とソース／ドレイン領域２及び３との間には、キャリアがトンネルできない程度の間隔が確保されている。このため、フローティングゲート電極６に蓄積された電子が、トンネル現象によりソース／ドレイン領域２及び３に移動することもない。従って、フローティングゲート電極６内に電子が長時間保持される。すなわち、フローティングゲート電極６の両端の各々とソース／ドレイン領域２及び３との間隔を、トンネル絶縁膜５の厚さよりも広くしておく必要がある。
【００２１】
図２（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。例えばソース／ドレイン領域に０Ｖを印加し、コントロールゲート電極８に−５Ｖを印加する。チャネル領域４の表面に蓄積層が形成される。この蓄積層内の正孔が、トンネル現象によりフローティングゲート電極６に注入される。正孔の注入により、フローティングゲート電極６に蓄積されていた電荷が中和される。コントロールゲート電極８への電圧の印加を停止すると、図２（Ａ）の状態に戻る。
【００２２】
図２（Ｂ）に示す書込時、及び図２（Ｄ）に示す消去時に、キャリアがトンネル絶縁膜５をダイレクトトンネリングする。ＦＮトンネル現象を利用していないため、比較的低電圧で書込及び消去を行うことができる。
【００２３】
次に、図１に示す半導体メモリ装置の製造方法を説明する。ｐ−型シリコン基板１の表面に素子分離構造体を形成し、活性領域を画定する。活性領域の表面を熱酸化し、トンネル絶縁膜５を形成する。トンネル絶縁膜５の上に、ＴｉＮ膜を堆積し、パターニングすることにより、フローティングゲート電極６を形成する。ＴｉＮ膜の堆積は、例えば反応性スパッタリング、または化学気相成長（ＣＶＤ）により行うことができる。
【００２４】
トンネル絶縁膜５及びフローティングゲート電極６の上に、ＳｉＯ２からなるゲート絶縁膜７をＣＶＤにより堆積する。ゲート絶縁膜７の上に、ｎ＋型ポリシリコンからなるコントロールゲート電極８をＣＶＤにより堆積する。コントールゲート電極８からトンネル絶縁膜５までの積層構造をパターニングし、図１に示すトンネル絶縁膜５からコントロールゲート電極８までのメサ構造を形成する。
【００２５】
このメサ構造をマスクとしてリンイオンを注入することにより、ソース／ドレイン領域２及び３を形成する。このようにして、図１に示すフローティングゲート型ＦＥＴが形成される。
【００２６】
上記第１の実施例では、フローティングゲート電極６を高融点金属で形成した場合を説明した。次に、フローティングゲート電極６を、ｐ型Ｇｅで形成した第１の実施例の変形例について説明する。なお、ｐ型Ｇｅの代わりにｐ型ＳｉＧｅを用いてもよい。装置構成は、図１に示す第１の実施例の構成と同様である。
【００２７】
Ｇｅ膜の堆積は、例えばＧｅＨ４を用いた減圧ＣＶＤにより行うことができる。また、ＳｉＨ４とＧｅＨ４を用いることにより、ＳｉＧｅ膜を堆積することができる。ｐ型導電性の付与は、成膜後にボロンをイオン注入することにより行ってもよいし、成膜中にＢ２Ｈ６ガスを導入することにより行ってもよい。これらの成膜方法については、例えばＩＥＥＥエレクトロンデバイスレターズ第１８巻第９号（１９９７年９月）の４５６〜４５８頁（IEEE Electron Device Letters, Vol.18, No.9, Sep. 1997, pp.456-458）に説明されている。
【００２８】
図３（Ａ）は、電圧無印加時のエネルギバンド図を示す。Ｇｅの価電子帯上端のエネルギ準位は、Ｓｉの価電子帯上端のエネルギ準位よりも約０．５ｅＶ程度高い。このため、ｐ型Ｇｅのフェルミ準位は、チャネル領域４の禁制帯のほぼ中間に位置する。
【００２９】
図３（Ｂ）は、書込時のエネルギバンド図を示す。図２（Ｂ）の場合と同様にコントロールゲート電極８に、ソース／ドレイン領域に対して正の電圧を印加する。チャネル領域４からフローティングゲート電極６に電子が注入される。注入された電子は、フェルミ準位近傍の準位、すなわち価電子帯上端近傍のエネルギ準位を占める。
【００３０】
図３（Ｃ）は、情報保持状態におけるエネルギバンド図を示す。フローティングゲート電極６に電子が蓄積されているため、図３（Ａ）の状態に比べて、フローティングゲート電極６の電位が下がる。図２（Ｃ）の場合と同様に、フローティングゲート型ＦＥＴのしきい値が変化する。
【００３１】
フローティングゲート電極６に注入された電子は、価電子帯上端近傍のエネルギを有する。このエネルギ準位は、チャネル領域４の禁制帯の中に位置するため、この電子のチャネル領域４への移動は起こらない。従って、図２（Ｃ）の場合と同様に、フローティングゲート電極６内に電子が保持される。
【００３２】
図３（Ｄ）は、消去時のエネルギバンド図を示す。コントロールゲート電極８に、ソース／ドレイン領域に対して負の電圧を印加する。図２（Ｄ）の場合と同様に、チャネル領域４からフローティングゲート電極６に正孔が注入され、フローティングゲート電極６の負電荷が中和される。
【００３３】
このように、フローティングゲート電極６にｐ型Ｇｅを用いた場合にも、第１の実施例の場合と同様に、半導体メモリ装置として機能する。フローティングゲート電極６にｐ型ＳｉＧｅを用いた場合にも、同様の機能が得られる。
【００３４】
上記第１の実施例及びその変形例では、フローティングゲート電極６に注入された電子を保持することにより、情報を記憶する。電子の保持時間を長くするためには、図２（Ｃ）及び図３（Ｃ）の保持状態において、フローティングゲート電極６のフェルミ準位がチャネル領域４の表面における禁制帯の中に位置することが望ましい。さらには、電圧無印加時におけるフローティングゲート電極６のフェルミ準位をＥｆ０、チャネル領域４の表面における伝導帯下端のエネルギをＥｃ、価電子帯上端のエネルギをＥｖとしたとき、
【００３５】
（数１）
（Ｅｃ−Ｅｆ０）≧０．４ｅＶ かつ （Ｅｆ０−Ｅｖ）≧０．４ｅＶ
となるように、チャネル領域４、フローティングゲート電極６、及びコントロール電極８の材料を選択することが好ましい。ＥｃとＥｆ０との差、及びＥｆ０とＥｖとの差が０．４ｅＶ以上ある場合には、室温（３００Ｋ）の熱エネルギを有するキャリアに対しても、このエネルギ差が十分なポテンシャルバリアとして機能する。
【００３６】
ただし、真性シリコンのように、フェルミ準位が禁制帯のほぼ中央に位置するような半導体材料をフローティングゲート電極６に用いることは好ましくない。第１の実施例の変形例で用いたｐ型Ｇｅのように、フェルミ準位の近傍に電子のとり得るエネルギ準位が存在することが好ましい。室温の熱エネルギを有するキャリアは、Ｅｆ０＋５０ｍｅＶのエネルギ準位の状態に、十分大きな確率で存在することができる。従って、フローティングゲート電極６の材料として、Ｅｆ０±５０ｍｅＶの範囲内に電子のとり得るエネルギ準位が存在するものを選択することが好ましい。
【００３７】
次に、図４及び図５を参照して、第２の実施例について説明する。上記第１の実施例では、フローティングゲート電極６として、高融点金属、ｐ型Ｇｅ、またはｐ型ＳｉＧｅを使用した。第２の実施例では、フローティングゲート電極６としてｎ型ポリシリコンを使用する。
【００３８】
図４は、第２の実施例による半導体メモリ装置の１つのメモリセル部分の断面図を示す。基本構成は、図１に示す第１の実施例による半導体メモリ装置と同様であるため、相違点についてのみ説明する。図４の半導体メモリ装置の各構成部分には、図１の対応する構成部分と同一の参照番号が付されている。
【００３９】
第２の実施例の場合には、チャネル領域４の表面層４ａの不純物濃度が、基板深層部の不純物濃度よりも高くされている。例えば表面層４ａの不純物濃度は、１×１０１８ｃｍ−３以上である。フローティングゲート電極６は、リンを添加されたｎ型ポリシリコンで形成されている。フローティングゲートゲート電極６の不純物濃度は、例えば１×１０２０ｃｍ−３である。
【００４０】
表面層４ａは、トンネル絶縁膜５を形成する前に、例えばボロンをイオン注入することにより形成される。ポリシリコン膜の堆積は、ＳｉＨ４を用いたＣＶＤにより行うことができる。
【００４１】
次に、図５を参照して、第２の実施例による半導体メモリ装置の動作原理について説明する。
【００４２】
図５（Ａ）は、コントロールゲート電極８に電圧を印加していないときのエネルギバンド図を示す。チャネル領域４の表面近傍において、バンド端が下方に曲がっている。フローティングゲート電極６のフェルミ準位は、チャネル領域４の禁制帯の中に位置する。
【００４３】
図５（Ｂ）は、情報書込時のエネルギバンド図を示す。コントロールゲート電極８にソース／ドレイン領域２及び３に対して正の電圧を印加する。チャネル領域４の表面に反転層が形成される。反転層内の電子がトンネル現象によりフローティングゲート電極６に注入される。注入された電子は、フェルミ準位近傍の準位、すなわち伝導帯下端近傍のエネルギ準位を占める。
【００４４】
図５（Ｃ）は、情報を保持している状態のエネルギバンド図を示す。フローティングゲート電極６に蓄積された負電荷のため、その電位が低下する。フローティングゲート電極６の電位の低下により、チャネル領域４の表面におけるバンド端の曲がりが少なくなる。このため、図５（Ｃ）の状態のフローティングゲート型ＦＥＴのしきい値は、図５（Ａ）の状態のしきい値よりも大きくなる。
【００４５】
フローティングゲート電極６のフェルミ準位が、チャネル領域４の禁制帯の中に位置する。さらに、チャネル領域４の表面の不純物濃度を高くしてあるため、チャネル領域４とフローティングゲート電極６との電位差のうち大部分がトンネル絶縁膜５に加わる。
【００４６】
トンネル絶縁膜５の両側に大きな電位差が発生するため、チャネル領域４の表面には、フローティングゲート電極６の伝導帯下端に過剰に蓄積された電子のエネルギ準位に対応するエネルギ準位が存在しない。このため、フローティングゲート電極６内に注入された電子は、トンネル現象によりチャネル領域４内へ移動することができない。電子がチャネル領域４に移動しないため、注入された電子をフローティングゲート電極６内に長時間保持することができる。
【００４７】
図６は、チャネル領域４の表面の不純物濃度を深層部に比べて高くしていない場合の、情報保持状態のエネルギバンド図を示す。チャネル領域４の不純物濃度が比較的低いため、フローティングゲート電極６とチャネル領域４との間の電位差が、チャネル領域４の深層部にまで加わる。
【００４８】
トンネル絶縁膜５に加わる電圧が少なくなるため、フローティングゲート電極６の伝導帯下端よりもやや高い位置に、チャネル領域４の伝導帯下端が位置することになる。このため、フローティングゲート電極６の伝導帯下端近傍に過剰に蓄積された電子がトンネル現象によりチャネル領域４内に移動しやすくなる。フローティングゲート電極６に蓄積された電子がチャネル領域４に移動すると、記憶された情報が消滅してしまう。
【００４９】
チャネル領域４の表面層の不純物濃度を、その深層部の不純物濃度よりも高くしておくことにより、情報を長時間保持することができる。なお、基板全体の不純物濃度を高くしておいても、図５（Ｃ）のようにトンネル絶縁膜５に多くの電圧が加わる。しかし、基板の不純物濃度を高くすることは、ソース／ドレイン領域２及び３と基板間とのリーク電流の増大の要因になるため、好ましくない。
【００５０】
図５（Ｄ）は、情報消去時のエネルギバンド図を示す。フローティングゲート電極８にソース／ドレイン領域２及び３に対して負の電圧を印加する。図２（Ｄ）に示す第１の実施例及び図３（Ｄ）に示す第１の実施例の変形例の場合には、チャネル領域４からフローティングゲート電極６内に正孔を注入することにより電荷を中和した。第２の実施例の図５（Ｃ）の状態では、チャネル領域４の価電子帯上端のエネルギ準位が、フローティングゲート電極６の禁制帯の中に位置する。
【００５１】
このため、フローティングゲート電極６にわずかな負電圧を印加しただけでは、チャネル領域４からフローティングゲート電極６に正孔を注入することができない。フローティングゲート電極６に印加する負電圧を大きくし、チャネル領域４とフローティングゲート電極６との価電子帯上端のエネルギ準位がほぼ等しくなった時点で、正孔の注入が始まる。しかし、この時、両者の伝導帯下端のエネルギ準位もほぼ等しくなる。このため、フローティングゲート電極６に過剰に蓄積されていた電子が、トンネル現象によりチャネル領域４に移動する。
【００５２】
フローティングゲート電極６への正孔の注入よりも、チャネル領域４への電子の移動の方が支配的となる。フローティングゲート電極６からチャネル領域４への電子の移動により、情報が消去される。
【００５３】
また、第２の実施例では、フローティングゲート電極６にポリシリコンを使用する。このため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の製造に用いられる通常のシリコンプロセスにより製造することができる。
【００５４】
図７は、上記第１及び第２の実施例による半導体メモリ装置の等価回路図を示す。相互に平行に配置された複数のゲート線２０が図の横方向に延在する。相互に平行に配置された複数のソース線２１及びドレイン線２２が、図の縦方向に延在する。ソース線２１とドレイン線２２とは、交互に配置されている。
【００５５】
ソース線２１とドレイン線２２との一組とゲート線２０との各交差箇所に、フローティングゲート型ＦＥＴ２５が配置されている。フローティングゲート型ＦＥＴ２５のコントロールゲート電極、ソース領域、及びドレイン領域は、それぞれ対応するゲート線２０、ソース線２１、及びドレイン線２２に接続されている。すべてのゲート線２０は、ゲート線制御回路３０に接続され、すべてのソース線２１及びドレイン線２２は、ソース／ドレイン線制御回路３１に接続されている。
【００５６】
特定のメモリセルに情報を書き込む方法を説明する。情報を書き込むべきメモリセルに対応するソース線２１及びドレイン線２２に電圧０Ｖを印加し、対応するゲート線２０に電圧（＋Ｖｗｒｉｔｅ）を印加する。選択されないソース線２１及びドレイン線２２には、電圧（＋Ｖｗｒｉｔｅ）を印加し、選択されないゲート線２０には、電圧０Ｖを印加する。これらの電圧の印加は、ゲート線制御回路３０及びソース／ドレイン線制御回路３１により行われる。
【００５７】
選択されたメモリセルのコントロールゲート電極とチャネル領域間に電圧Ｖｗｒｉｔｅが印加され、情報が書き込まれる。選択されないメモリセルにおいては、ソース／ドレイン領域とチャネル領域との間のｐｎ接合が逆バイアスされる。このため、図１に示すコントロールゲート電極８の端部とソース／ドレイン領域２及び３の先端との間に電界が集中し、フローティングゲート電極７とチャネル領域４との間には大きな電圧が印加されない。従って、選択されていないメモリセルには、情報の書込が行われない。
【００５８】
情報を消去する場合には、ゲート線２０に電圧（−Ｖｗｒｉｔｅ）を印加する。電圧（−Ｖｗｒｉｔｅ）が印加されたゲート線２０に接続されているメモリセルにおいて、一括して情報の消去が行われる。
【００５９】
次に、情報を読み出す方法を説明する。情報を読み出すべきメモリセルのゲート線２０に、消去状態におけるしきい値と書込状態におけるしきい値との中間の電圧＋Ｖｒｅａｄを印加する。その他のゲート線２０には電圧０Ｖを印加しておき、すべてのメモリセルを非導通状態にしておく。読み出すべきメモリセルのソース線２１とドレイン線２２との間に電圧を印加し、流れる電流を検出する。情報が書き込まれている場合には電流が流れ、消去されている場合には電流がほとんど流れない。
【００６０】
上記実施例による半導体メモリ装置では、１つのメモリセルが、１つのフローティングゲート型ＦＥＴのみで構成されている。このため、高集積化を図ることが可能になる。
【００６１】
上記実施例では、ｐ−型シリコン基板を使用し、ｎチャネルのフローティングゲート型ＦＥＴを形成する場合を説明したが、ｎ型シリコン基板を使用し、ｐチャネルのフローティングゲート型ＦＥＴを形成してもよい。この場合、ソース／ドレイン領域２及び３とコントロールゲート電極８との間に印加する電圧の極性を逆にする。また、第２の実施例の場合には、フローティングゲート電極６をｐ型ポリシリコンで形成する。なお、コントロールゲート電極８の導電型は、基板と同一導電型とすることが好ましい。
【００６２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００６３】
１ ｐ−型シリコン基板
２ ソース領域
３ ドレイン領域
４ チャネル領域
５ トンネル絶縁膜
６ フローティングゲート電極
７ ゲート絶縁膜
８ コンロールゲート電極
２０ ゲート線
２１ ソース線
２２ ドレイン線
２５ フローティングゲート型ＦＥＴ
３０ ゲート線制御回路
３１ ソース／ドレイン線制御回路
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置。
【請求項２】
前記チャネル領域が、前記第１導電型とは反対の第２導電型のシリコンで形成されている請求項１に記載の半導体記憶装置。
【請求項３】
前記フローティングゲート電極が、高融点金属で形成されている請求項２に記載の半導体記憶装置。
【請求項４】
前記フローティングゲート電極が、ｐ型不純物を添加されたゲルマニウムもしくはシリコンゲルマニウムで形成されている請求項２に記載の半導体記憶装置。
【請求項５】
前記フローティングゲート電極が、第１導電型の不純物を添加されたシリコンで形成されている請求項２に記載の半導体記憶装置。
【請求項６】
前記チャネル領域の表面層の不純物濃度が、該チャネル領域の深層部の不純物濃度よりも高い請求項５に記載の半導体記憶装置。
【請求項７】
前記フローティングゲート電極と前記ソース領域との間隔、及び前記フローティングゲート電極と前記ドレイン領域との間隔が、キャリアがトンネル現象により移動できない距離とされている請求項１〜６のいずれかに記載の半導体記憶装置。
【請求項８】
前記トンネル絶縁膜の厚さが２〜３ｎｍである請求項１〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記フローティングゲート電極のフェルミ準位をＥｆ０、前記チャネル領域の表面における伝導帯下端のエネルギをＥｃ、伝導帯上端のエネルギをＥｖとしたとき、Ｅｃ−Ｅｆ０が０．４ｅＶ以上であり、かつＥｆ０−Ｅｖが０．４ｅＶ以上である請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板の表面層のチャネル領域の両側に形成された第１導電型のソース領域及びドレイン領域と、
前記半導体基板の前記チャネル領域上に形成され、キャリアがダイレクトトンネル現象により移動することができる厚さを有するトンネル絶縁膜と、
前記トンネル絶縁膜の上に形成さたフローティングゲート電極であって、基板法線方向から見たとき、該フローティングゲート電極が前記ソース領域及び前記ドレイン領域のいずれにも重ならないように配置されている前記フローティングゲート電極と、
前記フローティングゲート電極を覆うように、前記チャネル領域の上方に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたコントロールゲート電極であって、基板法線方向から見たとき、該コントロール電極が前記ソース領域及びドレイン領域に接するかまたは部分的に重なるように配置された前記コントロールゲート電極とを有し、前記フローティングゲート電極に電荷が注入された状態において、前記チャネル領域と前記コントロールゲート電極との間に外部から電圧を印加しない状態のときに、前記フローティングゲート電極のフェルミ準位が前記チャネル領域の禁制帯の中に位置するように、前記フローティングゲート電極及びチャネル領域の材料が選択されている半導体記憶装置。
【請求項２】
前記チャネル領域が、前記第１導電型とは反対の第２導電型のシリコンで形成されている請求項１に記載の半導体記憶装置。
【請求項３】
前記フローティングゲート電極が、高融点金属で形成されている請求項２に記載の半導体記憶装置。
【請求項４】
前記フローティングゲート電極が、ｐ型不純物を添加されたゲルマニウムもしくはシリコンゲルマニウムで形成されている請求項２に記載の半導体記憶装置。
【請求項５】
前記フローティングゲート電極が、第１導電型の不純物を添加されたシリコンで形成されている請求項２に記載の半導体記憶装置。
【請求項６】
前記チャネル領域の表面層の不純物濃度が、該チャネル領域の深層部の不純物濃度よりも高い請求項５に記載の半導体記憶装置。
【請求項７】
前記フローティングゲート電極と前記ソース領域との間隔、及び前記フローティングゲート電極と前記ドレイン領域との間隔が、キャリアがトンネル現象により移動できない距離とされている請求項１〜６のいずれかに記載の半導体記憶装置。
【請求項８】
前記トンネル絶縁膜の厚さが２〜３ｎｍである請求項１〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記フローティングゲート電極のフェルミ準位をＥｆ０、前記チャネル領域の表面における伝導帯下端のエネルギをＥｃ、伝導帯上端のエネルギをＥｖとしたとき、Ｅｃ−Ｅｆ０が０．４ｅＶ以上であり、かつＥｆ０−Ｅｖが０．４ｅＶ以上である請求項１〜８のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２１５６２（Ｐ２０１０−２１５６２Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００９−２０８１８６（Ｐ２００９−２０８１８６）
【出願日】平成２１年９月９日（２００９．９．９）
【分割の表示】特願平１０−３２２０３４の分割
【原出願日】平成１０年１１月１２日（１９９８．１１．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２１年９月９日（２００９．９．９）
【分割の表示】特願平１０−３２２０３４の分割
【原出願日】平成１０年１１月１２日（１９９８．１１．１２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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