【課題】 アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供する。
【解決手段】ビット線群層２１とワード線群層２２とが交互に積層され、ビット線とワード線との各交点に不揮発性記憶体が形成され、全ての第１引き出しプラグ１０５Ａ及び第２引き出しプラグ１０５Ｂは多層不揮発性記憶素子アレイの表面に達するように形成され、アクセス機構２５Ａ，２５Ｂは、全ての第１プラグ群２３に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての第２プラグ群２４に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている。 （もっと読む）

【課題】3T2C型の半導体記憶装置の記憶素子に用いる強誘電体キャパシタのキャパシタ面積を十分に確保すると共に、第１の電極と第２の電極との間に生じるリークを防止する手段を提供する。
【解決手段】SOI基板1に形成されたトランジスタとキャパシタとから構成される半導体記憶装置であって、キャパシタは、第１の電極22と第２の電極23と、この第１の電極22と第２の電極23との間に形成された強誘電体層25とから構成され、半導体基板1には、半導体層４を貫通して底面に絶縁膜3を露出し、かつ対向する側壁を備えるキャパシタ溝21a,21bが設けられ、第１および第２の電極は、互いに離間するようにキャパシタ溝の対向する側壁にそれぞれ形成され、強誘電体層25は、キャパシタ溝内における第１および第２の電極の間に形成される。 （もっと読む）

【課題】記憶素子毎の挙動のばらつきを低減することを目的とする。また、前記記憶素子を搭載した性能及び信頼性に優れた半導体装置を得ることを課題とする。
【解決手段】第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを有し、半導体層及び有機化合物層は第１の導電層及び第２の導電層に挟持され、半導体層は第１の導電層及び／もしくは第２の導電層に接して形成された構成とする。このような構成とすることで、記憶素子毎の挙動のばらつきを低減する。 （もっと読む）

【課題】キャパシタ構造の上部電極の材料に酸化イリジウムを採用して特性劣化の防止を図るも、酸化イリジウムの還元を抑止してポーラス化を防止し、結果として高い特性確保を可能とする。
【解決手段】強誘電体キャパシタ構造３０を形成するに際して、キャパシタ膜２５上に上部電極層２６の構成要素であるＩｒＯ₂膜２６ａ及びＩｒＯ_x膜２６ｂを順次形成する。そして、Ｏ₂雰囲気で６００℃〜７５０℃、ここでは７２５℃で１分間程度のＲＴＡ処理により、ＩｒＯ_x膜２６ｂの表層のみを酸化し、ＩｒＯ_x膜２６ｂの他の部分に比べて酸化度の高い、高酸化度層１９を形成する。 （もっと読む）

【課題】レイアウトパターンの均一性を高めて製造時の加工バラツキを抑制した半導体記憶装置を提供する。
【解決手段】半導体基板上に形成された１箇所のＮ型の拡散層ＯＤごとに、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、２つのメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成され、Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタのストレージ電極に接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートＴＧおよびビット線接続ゲートＳＷは、４つ単位で同一のパターンを繰り返すように配置される。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】ＳＯＩ半導体基板１と、素子分離層３８と、トランジスタ形成領域１０に形成されたＭＯＳＦＥＴ８と、キャパシタ形成領域に形成されたＭＯＳキャパシタ９とを備えた半導体記憶装置であって、ＭＯＳＦＥＴ８はゲート絶縁膜と、ゲート酸化膜上に形成されたフローティングゲート電極１３と、ソース層１６およびドレイン層１７と、チャネル領域に接しチャネル領域に拡散された不純物と同じ型の不純物を高濃度に拡散させた高濃度拡散層１９と、高濃度拡散層１９とソース層１６とを覆うシリサイド層とを有し、ＭＯＳキャパシタ９はソース層１６と同じ型の不純物を高濃度に拡散させたキャパシタ電極２１を有し、ＭＯＳキャパシタ９のキャパシタ電極２１をＭＯＳＦＥＴのフローティングゲート電極１３の端部にゲート絶縁膜を挟んで対向配置する。 （もっと読む）

【課題】本発明の課題は、十分な強誘電体特性を有する半導体容量素子及びその製造方法を提供することにある。
【解決手段】上記のような課題は、強誘電体と下部電極界面を単一とすることにより達成される。すなわち、本発明に係る半導体容量素子は、所定の電極材料を複数積層して形成される下部電極と；前記下部電極の一部の側壁に形成されるサイドウォールと；前記下部電極上に形成される誘電体層と；前記誘電体層上に形成される上部電極とを備えている。
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【課題】自己整合プロセスを用いて、メモリセルサイズを微細化することができる相変化メモリを提供する。
【解決手段】メモリは、複数のトランジスタが複数の行および複数の列をなしたアレイと、上記アレイと交差して複数の列をなす複数の導電線１１２と、上記導電線１１２と接触し、且つ該導電線１１２に合わせて自己整合している相変化素子１０７とを備えている。さらに、上記メモリは、上記相変化素子と接触している複数の下部電極２４０を備えており、各下部電極２４０は、或る１つの上記導電線１１２に合わせて自己整合しており、且つ或る１つの上記トランジスタのソース−ドレイン経路の一方の側と結合している。 （もっと読む）

【課題】薄膜キャパシタのリーク電流を低減し、寿命を改善する。
【解決手段】薄膜キャパシタは、下部電極（１２）と、上部電極（１４）と、前記下部電極と上部電極の間に挟持される誘電体膜（１３）とを有し、前記誘電体膜は、少なくとも、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、チタニウム（Ｔｉ）のカチオンと、酸素（Ｏ）のアニオンを含み、前記イオンのうち、Ｓｒ，Ｔｉ，Ｏの組成は膜厚方向に均一であり、前記上部電極と下部電極の少なくとも一方の電極との界面近傍領域において、ペロブスカイト相のバリウムイオン（Ｂａ-Ｉ）の平均濃度［atom％］が、非ペロブスカイト相のバリウムイオン（Ｂａ-ＩＩ）の平均濃度［atom％］よりも低く設定されているＢａ-Ｉ低濃度領域（１３ａ）を有し、Ｒ＝（Ｂａ-Ｉ濃度［atom％］）／（Ｂａ-Ｉ濃度［atom％］＋Ｂａ-ＩＩ濃度［atom％］）とすると、０．１<Ｒ<０．２である。 （もっと読む）

【課題】ＦｅＲＡＭの耐湿性を向上させる。
【解決手段】パッド６を利用したプローブ試験後、保護膜７の開口に設けられたパッド６と、そのパッド６から保護膜７の開口外周部までを被覆するように、金属膜９を形成する。そして、その金属膜９上に金属バンプ１０を形成する。金属膜９は、第１，第２の金属膜９ａ，９ｂの２層構造とし、下層側は主に保護膜７との密着性を、また、上層側は主に金属バンプ１０との密着性を、それぞれ考慮して材質を選択する。さらに、所望の膜質や膜厚の金属膜９が得られるように、その成膜条件を設定する。これにより、パッド６やその周辺からの強誘電体キャパシタ４への水分等の浸入を防ぎ、浸入後の水分等に起因した電位反転異常の発生を効果的に抑制することが可能になる。 （もっと読む）

【課題】 メモリサイズを小さくすることが可能なメモリを提供する。
【解決手段】 このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも下層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）

【課題】メモリセルを３次元に積層した新規な構造を有し、チップ面積を縮小することのできる不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスを有する不揮発性半導体記憶装置であって、前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された第１乃至第ｎの電極（ｎは２以上の自然数）とを有しており、前記メモリストリングスの前記第１乃至第ｎの電極と、別の前記メモリストリングスの前記第１乃至第ｎの電極とは、それぞれ、２次元的に広がる第１乃至第ｎの導電体層であることを特徴している。 （もっと読む）

【課題】強誘電体キャパシタを有する半導体装置の製造方法に関し、強誘電体キャパシタ下部電極の膜質を改善して、強誘電体キャパシタ下部電極の上に形成する強誘電体膜の特性を良好にする。
【解決手段】強誘電体キャパシタ１０２を有する半導体装置において、ＭＯＳトランジスタ２０に接続されたタングステン層３０を選択的成長法により形成する。その上にチタンナイトライド膜５０、チタンアルミナイトライド膜６０、イリジウム膜７０、強誘電体膜８０、上部電極１０１を形成する。これにより、チタンナイトライド膜５０、チタンアルミナイトライド膜６０、イリジウム膜７０及び強誘電体膜８０を結晶性良く形成することができる。 （もっと読む）

【課題】モリセルの面積の増大を抑制しつつ、読み出しトランジスタのゲート幅が変動を低減させる。
【解決手段】Ｌ字状に屈曲して構成されたゲート電極３ｃのインコーナ部に、矩形領域２ｂと対向するように配置されたリセス８を設ける。 （もっと読む）

【課題】キャパシタ膜の薄膜化を進展させていった際においても、低電圧での動作を維持するとともに、その動作速度を顕著に向上させることができるようにする。
【解決手段】半導体基板の上方に形成され、上部電極３０３と下部電極３０１との間に強誘電体膜（キャパシタ膜）３０２が挟持されてなるキャパシタにおいて、上部電極３０３の強誘電体膜３０２との界面に、成膜の時点で結晶化されている導電性酸化物膜３０３ａを設けるようにして、上部電極３０３と強誘電体膜３０２との界面に、結晶粒が粗大化した界面層が形成されてしまうのを回避する。 （もっと読む）

半導体記憶セルは、半導体層に形成された第１トレンチの下の第１ソース／ドレイン領域（１０２）を備える。第２ソース／ドレイン領域は、半導体層の第２トレンチの下に位置する。第１トレンチ（１０８）における第１選択ゲート（１３０−１）および第２トレンチ（１０８）における第２選択ゲート（１３０−２）は、選択ゲート誘電体によってライナーを施される。電荷貯蔵スタックは選択ゲートの上に位置し、制御ゲートはスタックの上に位置する。ＤＳＥは、ポリシリコンの慎重な堆積物を含んでもよい。第１および第２の選択ゲートの上面は、第１および第２のトレンチの上面より低い。制御ゲートは、選択ゲートに対し垂直に延び、選択ゲートを横切る連続した制御ゲートであってもよい。このセルは、半導体層に対する接点を含んでもよい。制御ゲートは、第１選択ゲートの上の第１制御ゲートと、第２選択ゲートの上の第２制御ゲートとを含んでよい。
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【課題】徒に工程数を増加させることなく、強誘電体キャパシタにダメージを与えずに強誘電体キャパシタに対する開孔を層間絶縁膜及び水素拡散防止膜に形成し、しかも不要な残存物を除去する。
【解決手段】ドライエッチングにより、層間絶縁膜３３に強誘電体キャパシタ構造３０への第１のビア孔３４ａ，３５ａを形成した後、ウェットエッチングにより、第１のビア孔３４ａ，３５ａに整合するように、水素拡散防止膜２８，２７に強誘電体キャパシタ構造３０の一部を露出させる第２のビア孔３４ｂ，３５ｂを形成し、第１のビア孔３４ａ，３５ａと第２のビア孔３４ｂ，３５ｂとがそれぞれ連通してなるビア孔３４Ａ，３５Ａを形成する。 （もっと読む）

【課題】従来に比べて分極特性がより一層良好な強誘電体キャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】トランジスタＴ１，Ｔ２等を形成したシリコン基板１０の上に、下部電極２６、強誘電体膜２７及び上部電極２８からなる強誘電体キャパシタ３０を形成する。下部電極２６は、強誘電体よりも熱膨張係数が大きい（００１）配向の導電体により形成する。また、下部電極２６のアスペクト比（厚さ／幅）を例えば１／２以上とする。強誘電体キャパシタ３０を形成後、強誘電体のキュリー点以上の温度で熱処理し、その後室温まで冷却する。この冷却過程で熱膨張率の差により強誘電体に面内方向の圧縮応力が印加され、強誘電体のｃ軸が厚さ方向（基板面に対し垂直方向）に配向する。 （もっと読む）

【課題】積層された絶縁膜間の剥離やクラックの発生を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１において、基板１０上に配設された堆積型絶縁膜１２１と、堆積型絶縁膜１２１の表面上に配設され、堆積型絶縁膜１２１の膜密度に比べて膜密度が低い塗布型絶縁膜１２３と、堆積型絶縁膜１２１と塗布型絶縁膜１２３との間に配設され、堆積型絶縁膜１２１の膜密度と塗布型絶縁膜１２３の膜密度との中間の膜密度を有する中間絶縁膜１２２とを備える。中間絶縁膜１２２にはＯＨ終端処理が行われる。塗布型絶縁膜１２３にはメガソニック処理が行われる。 （もっと読む）

【課題】リソグラフィの最小加工寸法よりも小さな実効寸法を有する要素素子を備えた半導体記憶装置を提供する。
【解決手段】本発明の１態様による半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と前記半導体基板中に前記ゲート電極を挟んで対向して設けられたソース／ドレインとを含むトランジスタと、前記トランジスタの上方に形成され、下部電極、強誘電体膜、上部電極を含む強誘電体キャパシタと、前記下部電極に電気的に接続された第１の配線と、前記上部電極に電気的に接続された第２の配線とを具備し、前記強誘電体キャパシタは、前記上部電極が複数の前記下部電極の一部とそれぞれ同等に重なるように配置された位置ずらしキャパシタであることを特徴とする。 （もっと読む）