【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの各交差部に配置され可変抵抗素子Ｒを含むメモリセルＭＣと、メモリセルＭＣに印加する電圧を制御するカラム／ロウ制御回路２０、３０とを備える。カラム／ロウ制御回路２０、３０は、フォーミング時に可変抵抗素子Ｒに＋パルス電圧を与え、セット時に＋フォーミング素子Ｒ（可変抵抗素子Ｒ）に−パルス電圧を与え、リセット時に＋フォーミング素子Ｒに＋パルス電圧を与える。 （もっと読む）

【課題】コストを増大させずとも、書き込みに高電圧を必要とせず、不良が発生しにくく、書き込み時間が短く、データの書換えができない半導体記憶装置を提供する。
【解決手段】ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】占有面積を縮小化し且つ消費電力を低減して動作可能な不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、基板４０上に設けられた下部電極層６２と、下部電極層６２上に設けられ、且つ電気抵抗を変化させる可変抵抗層６３と、可変抵抗層６３上に設けられた上部電極層６５とを備える。可変抵抗層６３は、多数の間隙Ｇをもつように積層されたカーボンナノ構造体６３１と、間隙Ｇ中に拡散された金属原子６３２とを備える。 （もっと読む）

【課題】書き込み／消去におけるディスターブを抑制し、かつ面積の増大を抑えた不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルＭＣを含む第１セルアレイ３２が形成された第１導電型の第１のウェル領域と、複数のメモリセルＭＣを含む第２セルアレイ３２が形成された第１導電型の第２のウェル領域と、第１、第２のウェル領域を含む第２導電型の第３のウェル領域とを備える。さらに、第１セルアレイ３２が含むメモリセルと第２セルアレイ３２が含むメモリセルとに共通に接続されたビット線ＢＬと、ビット線ＢＬに接続されたカラムデコーダ１３とを備える。 （もっと読む）

【課題】エッジ・ダミーメモリセル・ブロックを除去したオープン・ビットライン構造の半導体メモリ装置を提供する。
【解決手段】メモリセル配列を含むメモリセル・ブロックと、一つ以上の第１センスアンプを具備し、それぞれの第１センスアンプは、第１ビットライン、第１相補ビットライン及び第１サイズの第１トランジスタを有する第１増幅回路を具備するエッジ・センスアンプ・ブロックと、一つ以上の第２センスアンプを具備し、それぞれの第２センスアンプは、第２ビットライン、第２相補ビットライン、及び前記第１サイズと互いに異なる第２サイズの第２トランジスタを有する第２増幅回路を具備するセントラル・センスアンプ・ブロックと、エッジ・センスアンプ・ブロックと電気的に連結され、少なくとも１つのキャパシタを含むキャパシタ・ブロックと、を具備する。 （もっと読む）

【課題】高速性と読み出し精度を満足可能なレベルとする。
【解決手段】センスアンプ７Ａは、前記可変セル抵抗Ｒｃｅｌｌが接続されたビット線ＢＬの電位を参照電位ＶＲＥＦと比較し、情報の論理を読み出す。ダイナミックセンス動作と、スタティックセンス動作とを切り替え可能である。ダイナミックセンス動作では、センスノードＳＮをプリチャージ電圧ＶＲにプリチャージし、プリチャージ電圧ＶＲとプレート線ＰＬの電圧との電圧差で読み出しを行う。スタティックセンス動作では、センスノードＳＮに電流負荷ＩＲｅｆを接続した状態で読み出しを行う。 （もっと読む）

【課題】メモリセルに負の閾値電圧を設定することができ、しかも安定な動作が可能な半導体記憶装置を提供する。
【解決手段】ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置され、前記メモリセルに負の閾値電圧を設定することが可能なメモリセルアレイと、前記ワード線、及びビット線の電位を制御する制御回路と、前記制御回路は、前記ビット線のうち第１のビット線ＢＬｏに接続されたメモリセルから負の閾値電圧の読み出し動作を行なう場合、前記第１のビット線に隣接して配置された第２のビット線ＢＬｅと、前記メモリセルアレイが形成されたウェルと、前記メモリセルアレイのソース線ＳＲＣに、正の第１の電圧Ｖｆｉｘを供給し、選択セルのワード線に前記第１の電圧より低い正の電圧を供給する。 （もっと読む）

【課題】ドライバ領域の増加を最小限に抑え、抵抗変化メモリの三次元化を実現する。
【解決手段】本発明の抵抗変化メモリは、半導体基板１１上に、第１導電線、第１可変抵抗素子、第２導電線、第２可変抵抗素子、…第ｎ導電線、第ｎ可変抵抗素子、及び、第（ｎ＋１）導電線の順番で、積み重ねられる積層構造（但し、ｎは、２以上の自然数）と、第１乃至第（ｎ＋１）導電線Ｌ１（１），Ｌ２（１），…Ｌ（ｎ＋１）（１）を駆動する第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）とを備える。第１乃至第（ｎ＋１）ドライバＤｒ１（１），Ｄｒ２（１）のサイズは、第１ドライバから第（ｎ＋１）ドライバに向かって次第に大きくなる。 （もっと読む）

プログラマブルメモリアレイ回路アーキテクチャ（例えば、ＰＲＯＭ、ＯＴＰＲＯＭ、及び他のそのようなプログラマブル不揮発メモリ等）を効果的に実施するための技術及び回路が開示される。回路は、メモリビットセルのアレイを有するアンチヒューズ方式を用いる。各ビットセルは、プログラム装置と、電流経路絶縁ウェルを有して構成され、メモリセル状態を記憶するアンチヒューズ素子とを有する。行／列選択回路、電力選択器回路、及び／又は読出回路とともに使用されるビットセル構造は、高密度のメモリアレイ回路設計及びレイアウトを可能にする。
（もっと読む）

【課題】周囲の不要なセルから受ける影響を低減出来る半導体記憶装置を提供する。
【解決手段】第１信号線と、第２信号線と、前記第１信号線に隣接しつつ形成された第１ダミー配線ＦＡＴ＿ＤＭＹ＿ＢＬと、前記第２信号線に隣接しつつ形成された第２ダミー配線ＦＡＴ＿ＤＭＹ＿ＷＬと、前記第１信号線と前記第２信号線とが交差する第１領域に設けられ、前記第１信号線と前記第２信号線によって電圧が印加されるメモリセルＭＣと、前記第１ダミー配線と前記第２ダミー配線とが交差する第２領域に設けられ、前記第１ダミー配線と前記第２ダミー配線とによって電圧が印加される第１ダミーセルと、前記第１、第２信号線に電圧印加可能なデコーダとを具備し、前記第１、第２ダミー配線の電位は、前記第１ダミーセルに逆バイアスが生じるように固定される。 （もっと読む）

【課題】本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、第１の配線と、前記第１の配線と対向する位置に在る第２の配線と、前記第１の配線と前記第２の配線との間に在り、前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により、第１の抵抗率を有する第１の状態と、前記第１の抵抗率よりも、より高い第２の抵抗率を有する第２の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。 （もっと読む）

【課題】ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。
【解決手段】読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段とを備える。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。
【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。 （もっと読む）

【課題】複数のエリアを有する半導体システムにおいて不使用エリアにおける消費電力を削減する。
【解決手段】内部電源発生回路７０ｂ〜７０ｄを其々有する複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦと、を備えた半導体システムであって、前記インターフェースチップＩＦはコアチップＣＣ０〜ＣＣ７の不使用チップ情報ＤＥＦを保持する不使用チップ情報保持回路３３を備える。コアチップＣＣ０〜ＣＣ７は其々対応する不使用チップ情報ＤＥＦを不使用チップ情報保持回路３３から受け、該不使用チップ情報ＤＥＦが不使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを非活性とし、使用状態を示すときには内部電源発生回路７０ｂ〜７０ｄを活性とする。これにより、不使用チップにおける無駄な電力消費が削減される。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】消費電流の低減及び回路の省スペース化を実現する不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】書き込み電圧の印加によって状態が変化するメモリ素子及び第１配線からメモリ素子を介して第２配線に流れる電流を順方向として流す整流素子を含む直列回路により形成された複数のメモリセルを有するメモリセルアレイと、外部電源電圧を昇圧又は降圧して、第１電圧、第１電圧よりも低い第２電圧、第２電圧よりも低い第３電圧、及び第３電圧よりも低く、第１電圧との電位差が書き込み電圧となる第４電圧を、それぞれ生成する電源電圧と、データ書き込み時に、選択第１配線に第１電圧を印加し、非選択第２配線に第２電圧を印加し、非選択第１配線に第３電圧を印加し、選択第２配線に第４電圧を印加するドライバ回路とを有し、第２電圧は、外部電源電圧よりも低いことを特徴とする。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】複数の記憶素子が直列に接続され、複数の記憶素子の一は、第１〜第３のゲート電極、第１〜第３のソース電極、および第１〜第３のドレイン電極を有する第１〜第３のトランジスタを有し、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、第１の配線と、第１のソース電極と、第３のソース電極とは、電気的に接続され、第２の配線と、第１のドレイン電極と、第３のドレイン電極とは、電気的に接続され、第３の配線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のゲート電極とは、電気的に接続され、第５の配線と、第３のゲート電極とは電気的に接続された半導体装置。 （もっと読む）