システムと方法は、様々な実施形態に従って非揮発性半導体メモリのプログラム妨害を抑制することを提供する。一実施形態では、ＮＡＮＤストリングの最後のワードラインに接続されているもの等のような選択メモリセルが、他のセル又はワードラインをプログラムするために利用される対応レベルと異なる一又は複数のプログラムベリファイレベル又は電圧を利用してプログラムされる。一実施形態は、プログラムオペレーションの間にストリングのためにプログラムされるべき最後のワードラインをプログラミングする際に、選択シジカル状態のためにより低い閾電圧ベリファイレベルを利用することを含む。他の実施形態は、選択シジカル状態に最後のワードラインのメモリセルをプログラムするために、より低いプログラム電圧を供給することを含む。いくつかの実施例においてより低いベリファイレベルを利用してプログラムされた状態を読み込むために、追加の読み込みレベルが設けられる。一実施形態では、ＮＡＮＤストリングのためにプログラムされるべき最後のワードラインのような選択メモリセル又はワードラインをプログラミングする際に、通常のステップサイズより大きい第２プログラム電圧ステップサイズが利用される。
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【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

相変化メモリを低電圧動作および高温の動作又は放置させる場合に、記録保持信頼性を向上させること。
読み出し電圧をセット電圧およびリセット電圧以上として高速動作させ、読み出し後に読み出し前の状態を再書込みする、いわゆる破壊読出しを行う。または、複数個のセルを用いて１ビットの情報を記録する、いわゆるオアセルを用いて、高温時の動作又は放置のける信頼性を向上させる。破壊読出しおよびオアセルを用いた相変化メモリに必要な、回路構成および動作方法を用いる。 （もっと読む）

不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。 （もっと読む）

【解決手段】第１の可変抵抗（５）は、第１の端子（７）と第３の端子（９）との間に接続され、第１の端子（７）と第３の端子（９）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗（６）は、第３の端子（９）と第２の端子（８）との間に接続され、第３の端子（９）と第２の端子（８）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第１の端子（７）と第３の端子（９）との間および第３の端子（９）と第２の端子（８）との間に所定のパルス電圧を印加して第１および第２の可変抵抗（５，６）の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。 （もっと読む）

【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。 （もっと読む）

【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

メモリ蓄積ユニットの１つの連続するページをプログラムするとき、メモリ蓄積ユニットは、その目標の状態に達してプログラミングが禁止されるか、或いはそれ以上のプログラミングからロックアウトされる度に、なおプログラムされつつある隣接するメモリ蓄積ユニットに動揺を生じさせる。本発明は、プログラミングの一部として、動揺に対するオフセットがなおプログラムされつつある隣接するメモリ蓄積ユニットに加えられるようになっている回路および方法を提供する。このオフセットは、プログラミングが禁止されているメモリ蓄積ユニットとなおプログラムされつつあるメモリ蓄積ユニットとの隣接するビットライン間の制御された結合によって加えられる。このようにして、高密度メモリ蓄積ユニットを並列にプログラムする動作に固有のエラーが除去されるか、或いは最小にされる。
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相変化材料を使ってアナログメモリを形成することができる。相変化材料は複数の抵抗状態のうちの一つをとり、それが保存すべき特定のアナログ特性を定義する。
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非揮発性半導体メモリシステム（又は他のタイプのメモリシステム）において、メモリセルは、その閾電圧を変更することによってプログラミングされる。システム内の様々なメモリセルに対するプログラミングのタイミングが異なることが原因で、いくつかのメモリセルは、オーバー・プログラミングされてしまう可能性がある。即ち、例えば、セルの閾電圧が、目的とされた値、又は、目的とされた範囲から外れてしまう可能性がある。本発明は、セルに対するプログラミングが原因で、それに隣接する行のメモリセルがオーバー・プログラミングされたか否かを判断することを含んでいる。

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集積回路デバイスにおいて２つのノードを選択的に相互接続するための回路は、複数のワード線及び複数のビット線を有するメモリアレイを含む。リフレッシュトランジスタは複数のビット線のうち一本に接続されたソース、ダイナミックランダムアクセスメモリワード線に接続された制御ゲート、及びドレインを有する。スイッチトランジスタはリフレッシュトランジスタのドレインに接続されたゲート、一番目のノードに接続されたソース、及び二番目のノードに接続されたドレインを有する。アドレスデコーダはワード線とダイナミックランダムアクセスメモリワード線に周期信号を供給する。
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不揮発性メモリ（３０）はナノクリスタルメモリセル（５０、５１、５３）を備える。メモリセルトランジスタ（５０、５１、５３）のプログラム及び消去閾値電圧は、プログラム／消去動作の回数の関数として上昇する。読み出し動作の間、基準トランジスタ（４６）がセル電流と比較するための基準電流を供給する。基準トランジスタ（４６）がナノクリスタルを含まないことを除いて、基準トランジスタ（４６）は、メモリセルトランジスタ（５０、５１、５３）を製造する際に用いるのと同様のプロセスで製造される。同様のプロセスを用いて基準トランジスタ（４６）及びメモリセルトランジスタ（５０、５１、５３）双方を製造することにより、基準トランジスタ（４６）の閾値電圧は、メモリセルトランジスタ（５０、５１、５３）の閾値電圧のずれに追従する。基準トランジスタ（４６）のゲートにバイアスをかけるために、読み出し制御回路（４２）が設けられている。読み出し制御回路（４２）は、基準トランジスタ（４６）のドレイン電流を検知し、基準電流をセル電流に対して実質的に一定値に維持するように、ゲートバイアス電圧を調節する。
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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたＤＲＡＭを提供する。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 （もっと読む）

【課題】ＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去後に、ビット線コンタクト部とセルＰウエルとの接合の順方向電流によるラッチアップを防止する。
【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮遊ゲートおよび制御ゲートを有する不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、メモリセルユニットが形成されるメモリセルウエルCPWELL、CNWELLと、メモリセルユニットの一端に接続された第１の信号線ＢＬi と、メモリセルユニットの他端に接続された第２の信号線CELSRCと、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、第１の信号線および第２の信号線をフローティング状態にして、メモリセルウエルの消去電圧を放電させるように制御する制御回路を具備する。 （もっと読む）