不揮発性メモリにおける基準トランジスタ用可変ゲート・バイアス
不揮発性メモリ（３０）はナノクリスタルメモリセル（５０、５１、５３）を備える。メモリセルトランジスタ（５０、５１、５３）のプログラム及び消去閾値電圧は、プログラム／消去動作の回数の関数として上昇する。読み出し動作の間、基準トランジスタ（４６）がセル電流と比較するための基準電流を供給する。基準トランジスタ（４６）がナノクリスタルを含まないことを除いて、基準トランジスタ（４６）は、メモリセルトランジスタ（５０、５１、５３）を製造する際に用いるのと同様のプロセスで製造される。同様のプロセスを用いて基準トランジスタ（４６）及びメモリセルトランジスタ（５０、５１、５３）双方を製造することにより、基準トランジスタ（４６）の閾値電圧は、メモリセルトランジスタ（５０、５１、５３）の閾値電圧のずれに追従する。基準トランジスタ（４６）のゲートにバイアスをかけるために、読み出し制御回路（４２）が設けられている。読み出し制御回路（４２）は、基準トランジスタ（４６）のドレイン電流を検知し、基準電流をセル電流に対して実質的に一定値に維持するように、ゲートバイアス電圧を調節する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、更に特定すれば、不揮発性メモリにおいて基準トランジスタのために可変ゲート・バイアスを設定することに関する。
【背景技術】
【０００２】
フラッシュ・メモリのように、フローティング・ゲート・トランジスタを有する典型的な不揮発性メモリでは、ビットをプログラムする際、選択したフローティング・ゲート・メモリ・セルの閾値電圧を変更する。プログラムされていないセル、または消去されたセルは、プログラムされているセルとは異なる閾値電圧を有する。読み出し動作は、フローティング・ゲート・メモリ・セルのプログラム状態を判定するために行われ、選択されたメモリ・セルのソース端子を、例えば、接地のような所定の電圧に接続した状態で、このセルのゲートに所定の電圧を印加することによって行われる。その結果得られるドレイン電流を、センス・アンプにおける基準電流と比較して、プログラム状態を判定する。例えば、セル電流が基準電流よりも大きい場合、セルは消去状態にあると考えることができる。同様に、セル電流が基準電流未満である場合、セルはプログラム状態にあると考えることができる。基準電圧、または基準電流は、一般には、メモリ・セルの論理ハイ電圧と論理ロー電圧との間の約半分となるように定められている。
【０００３】
従来、電圧検知を用いるメモリに対して基準電圧を発生するための技法が種々用いられている。基準電圧を発生するために用いられる技法の１つは、「ダミー・セル」の使用に依存する。ダミー・セルは、通常のセルの挙動をできるだけ近似させてモデル化するために、メモリ・アレイの通常のセルと同じプロセス技術を用いて製造される。しかしながら、ダミー・セルは、セルの論理ハイ電圧と論理ロー電圧との間にある基準電圧を発生することができるよう物理的に小さなものとされる。この技法に伴う問題は、セルの外形形状を縮小すると、ダミー・セルの通常セルに対する時間−電流比を一定に維持する際にプロセス上の問題が生ずることである。
【０００４】
また、通常セルと同じサイズのダミー・セルを用いることもできる。しかしながら、通常のサイズのセルに供給するゲート電圧を低下させるには、分圧器が用いられる。
通常サイズのダミー・セルを直列または並列に組み合わせて接続するという別の技法がある。セルの１つに「０」状態を読み出すようにプログラムし、他のセルに「１」論理状態を読み出すようにプログラムすることによって、必要な基準電圧を生成する。しかしながら、この技法は、電圧に対する抵抗の非線形性のためにエラーを生ずる虞れがある。
【０００５】
更に別の技法では、基準電圧を定めるためにカレント・ミラーの使用を伴う。しかしながら、カレント・ミラーでは、容認できる精度で所望の電流が得られない場合がある。
ナノクリスタル・メモリ(nanocrystal memory)は、酸化物のような絶縁体に埋め込まれたナノクリスタルを電荷蓄積媒体として用いる。プログラミングにホット・キャリア注入を用い、消去にチャネル消去を採用するナノクリスタル・メモリでは、ナノクリスタル同士の間の領域において、電子が上位酸化物と下位トンネル酸化物との間の界面内に捕獲され易いことがわかっている。これらの電子は、消去時間の延長および／または非常に高い消去電圧によっても、除去することができない。この電子捕獲の結果、消去閾値電圧およびプログラム閾値電圧は、双方とも、プログラム／消去動作が回を重ねるに連れて、上昇する傾向がある。このために、読み出し動作に基準電圧を選択するときに問題が生ずる。基準電圧が高過ぎる場合、ゲート酸化物が損傷を受ける可能性があり、読み出し速度が低下する。しかしながら、基準電圧を余りに低く選択すると、読み出しマージンが影響を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、ナノクリスタル・メモリ・セルにおいて、正確な基準電圧を発生可能とし、メモリの寿命を通じて速度および読み出しマージンを維持する回路が求められている。
【課題を解決するための手段】
【０００７】
本発明の以上記述した、ならびにより具体的な目的および利点は、添付図面と関連付けた、以下の好適な実施形態の詳細な説明から、当業者には容易に明白となり得る。
概略的には、本発明は、不揮発性メモリ・セルが、ナノクラスタまたはナノクリスタルを有するトランジスタを備えている、不揮発性メモリを提供する。メモリ・セル・トランジスタのプログラムおよび消去閾値電圧は、電子捕獲によって、プログラム／消去動作の回数の関数として上昇する。選択されたメモリ・セルに記憶されているデータ値を判定するために、セルの電流が基準電流と比較される。基準電流を供給するために、基準トランジスタが用いられる。基準トランジスタはナノクラスタを用いないことを除いて、メモリ・セル・トランジスタを製造するために用いられるのと同様のプロセスによって製造される。同様のプロセスを用いて基準トランジスタおよびメモリ・セル・トランジスタ双方を製造することにより、基準トランジスタの閾値電圧は、メモリ・セル・トランジスタの閾値電圧の上昇に追従することになる。基準トランジスタのゲートにバイアスをかけるために、読み出し制御回路が設けられる。読み出し制御回路は、基準トランジスタのドレイン電流を検知し、ゲート・バイアス、即ち、基準トランジスタの電圧を調節することにより、基準電流をセル電流に対して実質的に一定値に維持する。
【発明を実施するための最良の形態】
【０００８】
図１は、ナノクリスタル・メモリの消去閾値電圧１２およびプログラム閾値電圧１４が、プログラム／消去サイクルの回数と共にどのように上昇するかを示すグラフ１０である。図１において、一定読み出し基準セル・ゲート電圧１６は、メモリの予測された寿命を通じて少なくとも最小要求マージン１８が得られるように選択される。しかしながら、一定読み出し基準セル・ゲート電圧１６を比較的高くすると、ゲート酸化物に過剰に応力がかかることになり得る。加えて、基準セル・ゲート電圧１６が高い程、メモリの動作速度が低下する可能性がある。更に、比較的高いゲート電圧を供給するには、チャージ・ポンプが必要となる場合もあり、実装するには集積回路のかなりの部分が必要となる可能性がある。
【０００９】
図２は、プログラム／消去サイクル回数に対するナノクリスタル・メモリの消去閾値電圧２２およびプログラム閾値電圧２４を示すグラフ２０である。読み出し基準セルの閾値電圧は、通常のメモリ・セルのプログラム／消去閾値電圧に追従する。プログラム／消去サイクル回数と共にプログラム／消去閾値電圧が変化するに連れて、可変読み出し基準セル・ゲート電圧２６も変化し、このためプログラム閾値電圧と消去閾値電圧との間に最適電圧マージン２８が維持される。
【００１０】
図３は、本発明による不揮発性メモリ３０を示す。メモリ３０は、メモリ・アレイ３２、列デコーダ３４、行デコーダ３６、制御ブロック３８、および読み出し制御回路４１を含む。読み出し制御回路４１は、基準回路４２、センス・アンプ４０、およびデータ出力バッファ４４を含み、図４に更に詳細に示されている。メモリ３２は、ビット線およびワード線に接続されたプログラム可能な不揮発性メモリ・セルのアレイであり、図５に更に詳細に示されている。行デコーダ３６および列デコーダ３４は、複数のアドレス信号（図示せず）に応答して、アクセスする１つ以上のメモリ・セルを選択する。制御ブロック３８は、メモリ３０の種々の部分の動作を制御するために制御信号を供給する。例えば、制御ブロック３８は、複数の制御信号をメモリ・アレイ３２に供給し、メモリ・セルのプログラム、消去、および読み出しに必要な電圧の印加を制御する。また、制御ブロック３８は、制御信号を行デコーダ３６および列デコーダ３４に供給し、アドレス信号のタイミングを制御する。加えて、制御ブロック３８は、基準回路４３の動作を制御するために、「ＲＥ」と表示したリード・イネーブル信号を供給する。
【００１１】
基準回路４２は、行デコーダ３６に制御信号４９を供給するとともに、センス・アンプ４０の１つの入力に基準電流を供給する。センス・アンプ４０の第２の入力は、列デコーダ３４に接続されており、選択されたメモリ・セルからのメモリ・セル電流を受ける。論理状態、即ち、選択されたメモリ・セルに記憶されているデータ値を表す出力電圧が、センス・アンプ４０によって出力データ・バッファ４４に供給される。すると、データ・バッファ４４は、出力電圧をバッファし、更に増幅して、「ＯＵＴＰＵＴ」と表示したデータ信号を供給する。また、メモリ・アレイ３２にプログラムするデータを受け取るために、入力データ経路がメモリ３０に含まれているが、図示されていない。入力データ経路の構成要素は、不揮発性メモリでは従来通りであり、その動作の機能の説明は、本発明の説明には特に不要である。
【００１２】
図４は、図３のメモリの読み出し制御回路４１を更に詳しく示す。読み出し制御回路４１は、基準回路４２、基準トランジスタ４６、行選択トランジスタ５２、メモリ・セル５０、列選択トランジスタ５４、センス・アンプ４０、およびデータ出力バッファ４４を含む。
【００１３】
概略的に、メモリ・アレイ３２は複数の不揮発性メモリ・セルを含み、これらは、セルの閾値電圧変更に応答して情報を格納する。具体的には、図示の実施形態では、メモリ・アレイ３２は複数のナノクリスタル・メモリ・セルを含む。基準トランジスタ４６が情報を記憶するナノクリスタルを含まないことを除いて、基準トランジスタ４６はメモリ・アレイ３２のメモリ・セルと同一に製造されている。基準トランジスタ４６は、「ＶＲＥＦ」と表示した基準電圧を受けるゲートと、「ＶＳＲ」と表示したソース電圧を受けるソース端子と、センス・アンプ４０の入力に接続されているドレインとを有する。メモリ・セル５０は、行選択トランジスタ５２のドレイン／ソース端子に接続されているゲートと、「ＶＳＣ」と表示したソース電圧を受けるソース端子と、列選択トランジスタ５４のドレイン／ソース端子に接続されているドレインとを有する。メモリ・アレイ３２および基準トランジスタ４６を製造する方法については、図６〜図１１の論述において詳しく説明する。
【００１４】
基準トランジスタ４６の閾値電圧がメモリ・アレイ３２の閾値電圧に追従するために、基準トランジスタ４６は、メモリ・アレイ３２が一巡される毎に一巡する。即ち、基準トランジスタ４６は、メモリ・アレイ３２がプログラムまたは消去される毎に、同じ時間長だけ、メモリ・アレイ３２と同じプログラムまたは消去電圧を受ける。以下で説明するが、通常のメモリ・セルと同じプロセス工程を用いてトランジスタ４６が製造されるので、上位酸化物と下位トンネル酸化物との間の界面に電荷が捕獲され、これは除去することができない。閾値電圧は、プログラム／消去サイクルの回数に応答して、メモリ・セルの閾値電圧が変化するに従って変化する。メモリ３０内で実施される実際のプログラムおよび消去動作は従来通りであり、本発明の説明には重要でないため、詳しく説明しない。
【００１５】
読み出し動作の間、所定のメモリ・セルが選択され、センス・アンプ４０の一方の入力に電流が供給される。アドレスに応答して、「ＲＳ」と表示した行選択信号が接続トランジスタ５２のゲートに供給され、「ＣＳ」と表示した列選択信号が接続トランジスタ５４のゲートに供給される。「ＲＥ」と表示した制御信号に応答して、「ＶＲＥＦ」と表示した基準電圧が基準トランジスタ４６のゲートに供給され、選択されたメモリ・セル、例えば、メモリ・セル５０のゲートにゲート電圧「ＶＣＥＬＬ」が供給される。ソース電圧ＶＳＣおよびＶＳＲは共に接地電位にある。基準電流ｉＲＥＦがセンス・アンプ４０の一方の入力に供給され、セル電流ｉＣＥＬＬがセンス・アンプ４０の他方の入力に供給される。センス・アンプ４０は、電流検知型のセンス・アンプである。電流検知は、一般に、論理ハイおよび論理ローセル電圧間の電圧差が比較的小さいときに用いられる。セル電流ｉＣＥＬＬが基準電流ｉＲＥＦよりも大きい場合、メモリ・セル５０は低閾値電圧を有し、消去状態にある。一方、セル電流ｉＣＥＬＬが基準電流ｉＲＥＦよりも低い場合、メモリ・セル５０は高閾値電圧を有し、プログラム状態にある。他の不揮発性メモリでは、高閾値電圧が消去状態を示す場合もあり、低閾値電圧が消去状態を示す場合もある。センス・アンプは、メモリ・セル５０について検知した状態に対応する出力電圧をデータ出力バッファ４４に供給する。データ出力バッファ４４は、バッファした出力電圧ＯＵＴＰＵＴをメモリ３０外部の回路（図示せず）に供給する。
【００１６】
図１および図２に示すように、プログラムおよび消去動作の回数が増大するに連れて、メモリ・セルのプログラムおよび消去閾値電圧が増大する。基準トランジスタ４６はメモリ・アレイ３２と同じプログラムおよび消去動作を受けるため、その閾値電圧も上昇し、基準電流ｉＲＥＦを対応する量だけ減少させる。読み出し動作の間、基準電流ｉＲＥＦは電圧制御回路４８にフィードバックされる。電圧制御４８は、減少する基準電流の関数として、基準トランジスタ４６のゲート電圧ＶＲＥＦおよびセル電圧ＶＣＥＬＬを調節する。その結果、図２に示すように、セル電圧ＶＣＥＬＬは、メモリがプログラムおよび消去されるに連れ、経時的に上昇する。
【００１７】
本発明による可変基準ゲート電圧を用いることによって、ナノクリスタル・メモリ・セルには、セル閾値電圧の変化に追従する、正確な基準電流が供給される。これによって、メモリの寿命を通じて最適な読み出しマージンで動作し、アクセス速度を維持するナノクリスタル・メモリが得られる。
【００１８】
図５は、図３のメモリのメモリ・アレイ３２を更に詳しく示す。メモリ・アレイ３２は、４つの代表的なナノクリスタル・メモリ・セル５０、５６、５８、および６０を含む。メモリ・アレイ３２は、行および列に編成されている。例えば、メモリ・セル５０および５８は、メモリ・セルの１つの「列」を形成し、メモリ・セル５０および５６は、メモリ・セルの１つの「行」を形成する。１行におけるセルの全ては、互いに接続され、セル・ゲート電圧ＶＣＥＬＬを受け、セルの列のドレイン端子は全て互いに接続されている。また、メモリ・アレイ３２のフローティング・ゲート・トランジスタの全ても、そのソース端子が互いに接続され（共通ソース）ソース電圧ＶＳＣを受ける。前述の読み出し動作の間、１つのアドレスに応答して１つのメモリ・セルが選択され、セル電流ｉＣＥＬＬがセンス・アンプ４０に供給される。
【００１９】
図６〜図１１は、本発明にしたがって集積回路６２内にナノクリスタル・メモリ・アレイ３２および基準セル４６を製造する方法を断面図で示す。
図６において、半導体基板６４の所定の領域に、メモリ・アレイ・ウェル６６および基準セル・ウェル６８が打ち込まれる。メモリ・アレイ・ウェル６６は、第１の所定のドーピング濃度を有するように形成され、基準セル・ウェル６８は、第２の所定のドーピング濃度を有するように形成される。第１および第２ドーピング濃度は、同一でも、異なってもよい。第２の所定のドーピング濃度の選択は、基準セルに望ましい固有閾値電圧（natural threshold voltage ）値によって決定される。典型的な回路では、メモリ・アレイ・ウェル６６および基準セル・ウェル６８は双方とも同時に形成され、基準セルおよびメモリ・アレイ・セル双方が同じ固有閾値電圧を有するようにしている。ドーピング濃度の典型的な値は、５〜１０×１０１７ｃｍ−３であり、本明細書において記載する酸化物スタックでは、２ないし３ボルトの範囲の固有閾値電圧が得られる。
【００２０】
基板の他の領域には他の回路７０が形成され得る。他の回路７０は、デコーダまたはセンス・アンプのようなメモリ３０の周辺回路、あるいはマイクロプロセッサ・コアやメモリ３０と連通してもしなくてもよいランダム・ロジックのようなその他の回路を含み得る。第１誘電体層７２が基板上に形成される。図示の実施形態では、基板６４の表面上に二酸化シリコンを約５０オングストロームの厚さまで熱成長させることにより、第１誘電体層が形成される。第１誘電体層７２の上に、記憶材料層７６が形成される。図示の実施形態では、記憶材料層７６は、ナノクリスタルまたはナノクラスタを含む。ナノクリスタルまたはナノクラスタは、アレイのメモリ・セル内に電荷を蓄積するための非常に小さいシリコン・ドットである。別の実施形態では、これらのドットは窒化物またはゲルマニウムで形成され得る。加えて、ドットは、銀、プラチナ、金、タングステンまたはタンタルのような金属で形成され得る。ドットは、互いに直接接触しないように、少なくとも一部の領域上では離間されている。記憶材料層７６の上および周囲に第２誘電体層７４が形成される。第２誘電体層７４は、高温酸化物で形成され、約１００オングストロームの厚さまで堆積される。第２誘電体層７４の上に第１バリア層７８が形成される。バリア層７８は、約７５オングストロームの厚さを有する堆積窒化物である。バリア層７８は、以降の処理工程のためのハードマスクとして機能し、後に完全に除去される。パターン化フォト・レジスト７９の層は第１バリア層７８上に堆積され、図６に示すようにパターン化される。
【００２１】
図７に示すように、第１バリア層７８、誘電体層７４および７２、ならびに記憶材料層７６は、メモリ・アレイ・ウェル６６の上を除いて、全ての領域から除去される。次いで、フォト・レジスト７９が除去される。
【００２２】
図８は、基板６４上および第１誘電体層７８上に第３誘電体層８０を形成する工程を示す。第４誘電体層８２は第３誘電体層８０の上に形成される。第４誘電体層８２の上に第２バリア層８４が形成される。第３誘電体層８０の厚さおよび第４誘電体層８２の厚さは、それぞれ、第１誘電体層７２および第２誘電体層７４と同じにされる。しかしながら、回路の用途によっては、第３誘電体層８０の厚さおよび第４誘電体層８２の厚さが、第１誘電体層７２および第２誘電体層７４の厚さとは異なることが要求される場合もある。基準セル・ウェル６８におけるドーピング濃度、ならびに第３誘電体層８０の厚さおよび第４誘電体層８２の厚さの組み合わせを用いることによって、（図１０における）基準トランジスタ４６の固有閾値電圧は、メモリ・アレイ・トランジスタのそれと同一にする、または異なるようにすることができる。
【００２３】
図９に示すように、第２バリア層８４、第３誘電体層８０、および第４誘電体層８２は、基準トランジスタ・ウェル６８の上を除いて、集積回路６２のあらゆるところから除去される。メモリ・アレイ・ウェル６６上の第１バリア層７８および基準トランジスタ・ウェル上の第２バリア層８４は残される。他の回路７０の構成要素を形成するために必要な基板の他の熱酸化は、いずれも第１および第２バリア層を除去する前に実施される。
【００２４】
図１０は、第２バリア層８４および第１バリア層７８を除去する工程を示す。
図１１は、第２誘電体層７４および第４誘電体層８２上に導電性ゲート材料８６を堆積することを示すために提示する。ゲート材料８６は、ポリシリコン、又は、アルミニウムや銅のような金属とすることができる。マスキング処理を用いて、ゲート材料８６、誘電体層７４、記憶材料層７６および第１誘電体層７２が選択的に除去されることによって、アレイのメモリ・セル５０、５１、および５３のトランジスタのゲート・スタックが規定され、更には基準トランジスタ４６のゲート・スタックが規定される。次いで、ソース／ドレイン領域８８が基板６４内に拡散される。尚、基準トランジスタ４６のゲート・スタックの厚さは、メモリ・セルのゲート・スタックの厚さと異なっていてもよい。また、簡潔性および明確性のために、他の通常の処理工程は示されていない。例えば、通常は、サイドウォール・スペーサがゲート・スタックの側面に形成されるが、示されていない。
【００２５】
例示の目的のためにここで選択した実施形態に対し、種々の変更や修正が当業者には容易に想起され得る。例えば、トランジスタの導電型、トランジスタの種類等の変更は容易に行い得る。このような修正や変更が本発明の範囲を逸脱しない範囲においてはこれらは本発明の範囲に含まれるものであり、本発明の範囲は、特許請求の範囲の公正な解釈によってのみ評価される。
【図面の簡単な説明】
【００２６】
【図１】プログラム／消去サイクルの回数の関数として、ナノクリスタル・メモリの一定読み出し基準電圧およびプログラム／消去閾値電圧を示すグラフ。
【図２】プログラム／消去サイクルの回数の関数として、ナノクリスタル・メモリの可変読み出し基準電圧およびプログラム／消去閾値電圧を示すグラフ。
【図３】本発明による不揮発性メモリを示す。
【図４】図３のメモリの読み出し制御回路を更に詳細に示す。
【図５】図３のメモリのメモリ・アレイを更に詳細に示す。
【図６】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図７】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図８】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図９】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図１０】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図１１】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【技術分野】
【０００１】
本発明は、集積回路メモリに関し、更に特定すれば、不揮発性メモリにおいて基準トランジスタのために可変ゲート・バイアスを設定することに関する。
【背景技術】
【０００２】
フラッシュ・メモリのように、フローティング・ゲート・トランジスタを有する典型的な不揮発性メモリでは、ビットをプログラムする際、選択したフローティング・ゲート・メモリ・セルの閾値電圧を変更する。プログラムされていないセル、または消去されたセルは、プログラムされているセルとは異なる閾値電圧を有する。読み出し動作は、フローティング・ゲート・メモリ・セルのプログラム状態を判定するために行われ、選択されたメモリ・セルのソース端子を、例えば、接地のような所定の電圧に接続した状態で、このセルのゲートに所定の電圧を印加することによって行われる。その結果得られるドレイン電流を、センス・アンプにおける基準電流と比較して、プログラム状態を判定する。例えば、セル電流が基準電流よりも大きい場合、セルは消去状態にあると考えることができる。同様に、セル電流が基準電流未満である場合、セルはプログラム状態にあると考えることができる。基準電圧、または基準電流は、一般には、メモリ・セルの論理ハイ電圧と論理ロー電圧との間の約半分となるように定められている。
【０００３】
従来、電圧検知を用いるメモリに対して基準電圧を発生するための技法が種々用いられている。基準電圧を発生するために用いられる技法の１つは、「ダミー・セル」の使用に依存する。ダミー・セルは、通常のセルの挙動をできるだけ近似させてモデル化するために、メモリ・アレイの通常のセルと同じプロセス技術を用いて製造される。しかしながら、ダミー・セルは、セルの論理ハイ電圧と論理ロー電圧との間にある基準電圧を発生することができるよう物理的に小さなものとされる。この技法に伴う問題は、セルの外形形状を縮小すると、ダミー・セルの通常セルに対する時間−電流比を一定に維持する際にプロセス上の問題が生ずることである。
【０００４】
また、通常セルと同じサイズのダミー・セルを用いることもできる。しかしながら、通常のサイズのセルに供給するゲート電圧を低下させるには、分圧器が用いられる。
通常サイズのダミー・セルを直列または並列に組み合わせて接続するという別の技法がある。セルの１つに「０」状態を読み出すようにプログラムし、他のセルに「１」論理状態を読み出すようにプログラムすることによって、必要な基準電圧を生成する。しかしながら、この技法は、電圧に対する抵抗の非線形性のためにエラーを生ずる虞れがある。
【０００５】
更に別の技法では、基準電圧を定めるためにカレント・ミラーの使用を伴う。しかしながら、カレント・ミラーでは、容認できる精度で所望の電流が得られない場合がある。
ナノクリスタル・メモリ(nanocrystal memory)は、酸化物のような絶縁体に埋め込まれたナノクリスタルを電荷蓄積媒体として用いる。プログラミングにホット・キャリア注入を用い、消去にチャネル消去を採用するナノクリスタル・メモリでは、ナノクリスタル同士の間の領域において、電子が上位酸化物と下位トンネル酸化物との間の界面内に捕獲され易いことがわかっている。これらの電子は、消去時間の延長および／または非常に高い消去電圧によっても、除去することができない。この電子捕獲の結果、消去閾値電圧およびプログラム閾値電圧は、双方とも、プログラム／消去動作が回を重ねるに連れて、上昇する傾向がある。このために、読み出し動作に基準電圧を選択するときに問題が生ずる。基準電圧が高過ぎる場合、ゲート酸化物が損傷を受ける可能性があり、読み出し速度が低下する。しかしながら、基準電圧を余りに低く選択すると、読み出しマージンが影響を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、ナノクリスタル・メモリ・セルにおいて、正確な基準電圧を発生可能とし、メモリの寿命を通じて速度および読み出しマージンを維持する回路が求められている。
【課題を解決するための手段】
【０００７】
本発明の以上記述した、ならびにより具体的な目的および利点は、添付図面と関連付けた、以下の好適な実施形態の詳細な説明から、当業者には容易に明白となり得る。
概略的には、本発明は、不揮発性メモリ・セルが、ナノクラスタまたはナノクリスタルを有するトランジスタを備えている、不揮発性メモリを提供する。メモリ・セル・トランジスタのプログラムおよび消去閾値電圧は、電子捕獲によって、プログラム／消去動作の回数の関数として上昇する。選択されたメモリ・セルに記憶されているデータ値を判定するために、セルの電流が基準電流と比較される。基準電流を供給するために、基準トランジスタが用いられる。基準トランジスタはナノクラスタを用いないことを除いて、メモリ・セル・トランジスタを製造するために用いられるのと同様のプロセスによって製造される。同様のプロセスを用いて基準トランジスタおよびメモリ・セル・トランジスタ双方を製造することにより、基準トランジスタの閾値電圧は、メモリ・セル・トランジスタの閾値電圧の上昇に追従することになる。基準トランジスタのゲートにバイアスをかけるために、読み出し制御回路が設けられる。読み出し制御回路は、基準トランジスタのドレイン電流を検知し、ゲート・バイアス、即ち、基準トランジスタの電圧を調節することにより、基準電流をセル電流に対して実質的に一定値に維持する。
【発明を実施するための最良の形態】
【０００８】
図１は、ナノクリスタル・メモリの消去閾値電圧１２およびプログラム閾値電圧１４が、プログラム／消去サイクルの回数と共にどのように上昇するかを示すグラフ１０である。図１において、一定読み出し基準セル・ゲート電圧１６は、メモリの予測された寿命を通じて少なくとも最小要求マージン１８が得られるように選択される。しかしながら、一定読み出し基準セル・ゲート電圧１６を比較的高くすると、ゲート酸化物に過剰に応力がかかることになり得る。加えて、基準セル・ゲート電圧１６が高い程、メモリの動作速度が低下する可能性がある。更に、比較的高いゲート電圧を供給するには、チャージ・ポンプが必要となる場合もあり、実装するには集積回路のかなりの部分が必要となる可能性がある。
【０００９】
図２は、プログラム／消去サイクル回数に対するナノクリスタル・メモリの消去閾値電圧２２およびプログラム閾値電圧２４を示すグラフ２０である。読み出し基準セルの閾値電圧は、通常のメモリ・セルのプログラム／消去閾値電圧に追従する。プログラム／消去サイクル回数と共にプログラム／消去閾値電圧が変化するに連れて、可変読み出し基準セル・ゲート電圧２６も変化し、このためプログラム閾値電圧と消去閾値電圧との間に最適電圧マージン２８が維持される。
【００１０】
図３は、本発明による不揮発性メモリ３０を示す。メモリ３０は、メモリ・アレイ３２、列デコーダ３４、行デコーダ３６、制御ブロック３８、および読み出し制御回路４１を含む。読み出し制御回路４１は、基準回路４２、センス・アンプ４０、およびデータ出力バッファ４４を含み、図４に更に詳細に示されている。メモリ３２は、ビット線およびワード線に接続されたプログラム可能な不揮発性メモリ・セルのアレイであり、図５に更に詳細に示されている。行デコーダ３６および列デコーダ３４は、複数のアドレス信号（図示せず）に応答して、アクセスする１つ以上のメモリ・セルを選択する。制御ブロック３８は、メモリ３０の種々の部分の動作を制御するために制御信号を供給する。例えば、制御ブロック３８は、複数の制御信号をメモリ・アレイ３２に供給し、メモリ・セルのプログラム、消去、および読み出しに必要な電圧の印加を制御する。また、制御ブロック３８は、制御信号を行デコーダ３６および列デコーダ３４に供給し、アドレス信号のタイミングを制御する。加えて、制御ブロック３８は、基準回路４３の動作を制御するために、「ＲＥ」と表示したリード・イネーブル信号を供給する。
【００１１】
基準回路４２は、行デコーダ３６に制御信号４９を供給するとともに、センス・アンプ４０の１つの入力に基準電流を供給する。センス・アンプ４０の第２の入力は、列デコーダ３４に接続されており、選択されたメモリ・セルからのメモリ・セル電流を受ける。論理状態、即ち、選択されたメモリ・セルに記憶されているデータ値を表す出力電圧が、センス・アンプ４０によって出力データ・バッファ４４に供給される。すると、データ・バッファ４４は、出力電圧をバッファし、更に増幅して、「ＯＵＴＰＵＴ」と表示したデータ信号を供給する。また、メモリ・アレイ３２にプログラムするデータを受け取るために、入力データ経路がメモリ３０に含まれているが、図示されていない。入力データ経路の構成要素は、不揮発性メモリでは従来通りであり、その動作の機能の説明は、本発明の説明には特に不要である。
【００１２】
図４は、図３のメモリの読み出し制御回路４１を更に詳しく示す。読み出し制御回路４１は、基準回路４２、基準トランジスタ４６、行選択トランジスタ５２、メモリ・セル５０、列選択トランジスタ５４、センス・アンプ４０、およびデータ出力バッファ４４を含む。
【００１３】
概略的に、メモリ・アレイ３２は複数の不揮発性メモリ・セルを含み、これらは、セルの閾値電圧変更に応答して情報を格納する。具体的には、図示の実施形態では、メモリ・アレイ３２は複数のナノクリスタル・メモリ・セルを含む。基準トランジスタ４６が情報を記憶するナノクリスタルを含まないことを除いて、基準トランジスタ４６はメモリ・アレイ３２のメモリ・セルと同一に製造されている。基準トランジスタ４６は、「ＶＲＥＦ」と表示した基準電圧を受けるゲートと、「ＶＳＲ」と表示したソース電圧を受けるソース端子と、センス・アンプ４０の入力に接続されているドレインとを有する。メモリ・セル５０は、行選択トランジスタ５２のドレイン／ソース端子に接続されているゲートと、「ＶＳＣ」と表示したソース電圧を受けるソース端子と、列選択トランジスタ５４のドレイン／ソース端子に接続されているドレインとを有する。メモリ・アレイ３２および基準トランジスタ４６を製造する方法については、図６〜図１１の論述において詳しく説明する。
【００１４】
基準トランジスタ４６の閾値電圧がメモリ・アレイ３２の閾値電圧に追従するために、基準トランジスタ４６は、メモリ・アレイ３２が一巡される毎に一巡する。即ち、基準トランジスタ４６は、メモリ・アレイ３２がプログラムまたは消去される毎に、同じ時間長だけ、メモリ・アレイ３２と同じプログラムまたは消去電圧を受ける。以下で説明するが、通常のメモリ・セルと同じプロセス工程を用いてトランジスタ４６が製造されるので、上位酸化物と下位トンネル酸化物との間の界面に電荷が捕獲され、これは除去することができない。閾値電圧は、プログラム／消去サイクルの回数に応答して、メモリ・セルの閾値電圧が変化するに従って変化する。メモリ３０内で実施される実際のプログラムおよび消去動作は従来通りであり、本発明の説明には重要でないため、詳しく説明しない。
【００１５】
読み出し動作の間、所定のメモリ・セルが選択され、センス・アンプ４０の一方の入力に電流が供給される。アドレスに応答して、「ＲＳ」と表示した行選択信号が接続トランジスタ５２のゲートに供給され、「ＣＳ」と表示した列選択信号が接続トランジスタ５４のゲートに供給される。「ＲＥ」と表示した制御信号に応答して、「ＶＲＥＦ」と表示した基準電圧が基準トランジスタ４６のゲートに供給され、選択されたメモリ・セル、例えば、メモリ・セル５０のゲートにゲート電圧「ＶＣＥＬＬ」が供給される。ソース電圧ＶＳＣおよびＶＳＲは共に接地電位にある。基準電流ｉＲＥＦがセンス・アンプ４０の一方の入力に供給され、セル電流ｉＣＥＬＬがセンス・アンプ４０の他方の入力に供給される。センス・アンプ４０は、電流検知型のセンス・アンプである。電流検知は、一般に、論理ハイおよび論理ローセル電圧間の電圧差が比較的小さいときに用いられる。セル電流ｉＣＥＬＬが基準電流ｉＲＥＦよりも大きい場合、メモリ・セル５０は低閾値電圧を有し、消去状態にある。一方、セル電流ｉＣＥＬＬが基準電流ｉＲＥＦよりも低い場合、メモリ・セル５０は高閾値電圧を有し、プログラム状態にある。他の不揮発性メモリでは、高閾値電圧が消去状態を示す場合もあり、低閾値電圧が消去状態を示す場合もある。センス・アンプは、メモリ・セル５０について検知した状態に対応する出力電圧をデータ出力バッファ４４に供給する。データ出力バッファ４４は、バッファした出力電圧ＯＵＴＰＵＴをメモリ３０外部の回路（図示せず）に供給する。
【００１６】
図１および図２に示すように、プログラムおよび消去動作の回数が増大するに連れて、メモリ・セルのプログラムおよび消去閾値電圧が増大する。基準トランジスタ４６はメモリ・アレイ３２と同じプログラムおよび消去動作を受けるため、その閾値電圧も上昇し、基準電流ｉＲＥＦを対応する量だけ減少させる。読み出し動作の間、基準電流ｉＲＥＦは電圧制御回路４８にフィードバックされる。電圧制御４８は、減少する基準電流の関数として、基準トランジスタ４６のゲート電圧ＶＲＥＦおよびセル電圧ＶＣＥＬＬを調節する。その結果、図２に示すように、セル電圧ＶＣＥＬＬは、メモリがプログラムおよび消去されるに連れ、経時的に上昇する。
【００１７】
本発明による可変基準ゲート電圧を用いることによって、ナノクリスタル・メモリ・セルには、セル閾値電圧の変化に追従する、正確な基準電流が供給される。これによって、メモリの寿命を通じて最適な読み出しマージンで動作し、アクセス速度を維持するナノクリスタル・メモリが得られる。
【００１８】
図５は、図３のメモリのメモリ・アレイ３２を更に詳しく示す。メモリ・アレイ３２は、４つの代表的なナノクリスタル・メモリ・セル５０、５６、５８、および６０を含む。メモリ・アレイ３２は、行および列に編成されている。例えば、メモリ・セル５０および５８は、メモリ・セルの１つの「列」を形成し、メモリ・セル５０および５６は、メモリ・セルの１つの「行」を形成する。１行におけるセルの全ては、互いに接続され、セル・ゲート電圧ＶＣＥＬＬを受け、セルの列のドレイン端子は全て互いに接続されている。また、メモリ・アレイ３２のフローティング・ゲート・トランジスタの全ても、そのソース端子が互いに接続され（共通ソース）ソース電圧ＶＳＣを受ける。前述の読み出し動作の間、１つのアドレスに応答して１つのメモリ・セルが選択され、セル電流ｉＣＥＬＬがセンス・アンプ４０に供給される。
【００１９】
図６〜図１１は、本発明にしたがって集積回路６２内にナノクリスタル・メモリ・アレイ３２および基準セル４６を製造する方法を断面図で示す。
図６において、半導体基板６４の所定の領域に、メモリ・アレイ・ウェル６６および基準セル・ウェル６８が打ち込まれる。メモリ・アレイ・ウェル６６は、第１の所定のドーピング濃度を有するように形成され、基準セル・ウェル６８は、第２の所定のドーピング濃度を有するように形成される。第１および第２ドーピング濃度は、同一でも、異なってもよい。第２の所定のドーピング濃度の選択は、基準セルに望ましい固有閾値電圧（natural threshold voltage ）値によって決定される。典型的な回路では、メモリ・アレイ・ウェル６６および基準セル・ウェル６８は双方とも同時に形成され、基準セルおよびメモリ・アレイ・セル双方が同じ固有閾値電圧を有するようにしている。ドーピング濃度の典型的な値は、５〜１０×１０１７ｃｍ−３であり、本明細書において記載する酸化物スタックでは、２ないし３ボルトの範囲の固有閾値電圧が得られる。
【００２０】
基板の他の領域には他の回路７０が形成され得る。他の回路７０は、デコーダまたはセンス・アンプのようなメモリ３０の周辺回路、あるいはマイクロプロセッサ・コアやメモリ３０と連通してもしなくてもよいランダム・ロジックのようなその他の回路を含み得る。第１誘電体層７２が基板上に形成される。図示の実施形態では、基板６４の表面上に二酸化シリコンを約５０オングストロームの厚さまで熱成長させることにより、第１誘電体層が形成される。第１誘電体層７２の上に、記憶材料層７６が形成される。図示の実施形態では、記憶材料層７６は、ナノクリスタルまたはナノクラスタを含む。ナノクリスタルまたはナノクラスタは、アレイのメモリ・セル内に電荷を蓄積するための非常に小さいシリコン・ドットである。別の実施形態では、これらのドットは窒化物またはゲルマニウムで形成され得る。加えて、ドットは、銀、プラチナ、金、タングステンまたはタンタルのような金属で形成され得る。ドットは、互いに直接接触しないように、少なくとも一部の領域上では離間されている。記憶材料層７６の上および周囲に第２誘電体層７４が形成される。第２誘電体層７４は、高温酸化物で形成され、約１００オングストロームの厚さまで堆積される。第２誘電体層７４の上に第１バリア層７８が形成される。バリア層７８は、約７５オングストロームの厚さを有する堆積窒化物である。バリア層７８は、以降の処理工程のためのハードマスクとして機能し、後に完全に除去される。パターン化フォト・レジスト７９の層は第１バリア層７８上に堆積され、図６に示すようにパターン化される。
【００２１】
図７に示すように、第１バリア層７８、誘電体層７４および７２、ならびに記憶材料層７６は、メモリ・アレイ・ウェル６６の上を除いて、全ての領域から除去される。次いで、フォト・レジスト７９が除去される。
【００２２】
図８は、基板６４上および第１誘電体層７８上に第３誘電体層８０を形成する工程を示す。第４誘電体層８２は第３誘電体層８０の上に形成される。第４誘電体層８２の上に第２バリア層８４が形成される。第３誘電体層８０の厚さおよび第４誘電体層８２の厚さは、それぞれ、第１誘電体層７２および第２誘電体層７４と同じにされる。しかしながら、回路の用途によっては、第３誘電体層８０の厚さおよび第４誘電体層８２の厚さが、第１誘電体層７２および第２誘電体層７４の厚さとは異なることが要求される場合もある。基準セル・ウェル６８におけるドーピング濃度、ならびに第３誘電体層８０の厚さおよび第４誘電体層８２の厚さの組み合わせを用いることによって、（図１０における）基準トランジスタ４６の固有閾値電圧は、メモリ・アレイ・トランジスタのそれと同一にする、または異なるようにすることができる。
【００２３】
図９に示すように、第２バリア層８４、第３誘電体層８０、および第４誘電体層８２は、基準トランジスタ・ウェル６８の上を除いて、集積回路６２のあらゆるところから除去される。メモリ・アレイ・ウェル６６上の第１バリア層７８および基準トランジスタ・ウェル上の第２バリア層８４は残される。他の回路７０の構成要素を形成するために必要な基板の他の熱酸化は、いずれも第１および第２バリア層を除去する前に実施される。
【００２４】
図１０は、第２バリア層８４および第１バリア層７８を除去する工程を示す。
図１１は、第２誘電体層７４および第４誘電体層８２上に導電性ゲート材料８６を堆積することを示すために提示する。ゲート材料８６は、ポリシリコン、又は、アルミニウムや銅のような金属とすることができる。マスキング処理を用いて、ゲート材料８６、誘電体層７４、記憶材料層７６および第１誘電体層７２が選択的に除去されることによって、アレイのメモリ・セル５０、５１、および５３のトランジスタのゲート・スタックが規定され、更には基準トランジスタ４６のゲート・スタックが規定される。次いで、ソース／ドレイン領域８８が基板６４内に拡散される。尚、基準トランジスタ４６のゲート・スタックの厚さは、メモリ・セルのゲート・スタックの厚さと異なっていてもよい。また、簡潔性および明確性のために、他の通常の処理工程は示されていない。例えば、通常は、サイドウォール・スペーサがゲート・スタックの側面に形成されるが、示されていない。
【００２５】
例示の目的のためにここで選択した実施形態に対し、種々の変更や修正が当業者には容易に想起され得る。例えば、トランジスタの導電型、トランジスタの種類等の変更は容易に行い得る。このような修正や変更が本発明の範囲を逸脱しない範囲においてはこれらは本発明の範囲に含まれるものであり、本発明の範囲は、特許請求の範囲の公正な解釈によってのみ評価される。
【図面の簡単な説明】
【００２６】
【図１】プログラム／消去サイクルの回数の関数として、ナノクリスタル・メモリの一定読み出し基準電圧およびプログラム／消去閾値電圧を示すグラフ。
【図２】プログラム／消去サイクルの回数の関数として、ナノクリスタル・メモリの可変読み出し基準電圧およびプログラム／消去閾値電圧を示すグラフ。
【図３】本発明による不揮発性メモリを示す。
【図４】図３のメモリの読み出し制御回路を更に詳細に示す。
【図５】図３のメモリのメモリ・アレイを更に詳細に示す。
【図６】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図７】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図８】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図９】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図１０】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【図１１】本発明によるナノクリスタル・メモリ・アレイおよび基準セルの製造方法を示す。
【特許請求の範囲】
【請求項１】
メモリであって、
行および列に形成されているメモリ・セルのアレイと、
前記メモリ・セルのアレイに接続されているセンス・アンプであって、前記メモリ・セルの１つからのデータ値に対応する電流を受ける第１の入力と、所定の基準電流を受ける第２の入力と、メモリから読み出されるときに出力データ値を与える出力とを有するセンス・アンプと、
前記センス・アンプの第２の入力に接続されている読み出し制御回路であって、基準電圧に応答して前記所定の基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、読み出し制御回路と、
を備えた、メモリ。
【請求項２】
請求項１記載のメモリにおいて、
前記メモリ・セルのアレイは、ナノクラスタを有するトランジスタからなり、前記基準トランジスタは、ナノクラスタを有していないトランジスタからなる、メモリ。
【請求項３】
請求項２記載のメモリにおいて、
前記ナノクラスタはさらに、シリコン・ナノクラスタを含む、メモリ。
【請求項４】
請求項３記載のメモリにおいて、
前記読み出し制御回路は、前記センス・アンプの第２の入力に接続された入力であって、多数のプログラムおよび消去サイクルによって生じる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかける入力を有する、メモリ。
【請求項５】
請求項１記載のメモリにおいて、
前記メモリ・セルのアレイが供給するデータ値に対応する電流は、前記メモリのプログラムおよび消去サイクルの回数の関数として変動し、前記基準トランジスタは、前記メモリ・セルのアレイと同じ回数だけプログラムおよび消去される、メモリ。
【請求項６】
請求項５記載のメモリにおいて、
前記読み出し制御回路はさらに、リード・イネーブル信号を受けたことに応答して、前記基準トランジスタおよび前記メモリ・セルのアレイのアドレス指定されたメモリ・セルに、実質的に同じゲート電圧をそれぞれ印加する値として、第１制御信号および第２制御信号を供給する、メモリ。
【請求項７】
メモリの動作寿命を延長する方法であって、
行および列に形成されているメモリ・セルのアレイを用意すること、
前記メモリ・セルのアレイにセンス・アンプを接続することであって、前記センス・アンプが、前記メモリ・セルの１つからのデータ値に対応する電流を受ける第１の入力と、所定の基準電流を受ける第２の入力と、メモリから読み出されるときに出力データ値を与える出力とを有する、前記メモリ・セルのアレイにセンス・アンプを接続すること、
前記センス・アンプの第２の入力に読み出し制御回路を接続することであって、前記読み出し制御回路が、基準電圧に応答して前記基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、前記センス・アンプの第２の入力に読み出し制御回路を接続すること、
を備えた、方法。
【請求項８】
請求項７記載の方法はさらに、
ナノクラスタを有するトランジスタを用いて前記メモリ・セルのアレイを実装し、ナノクラスタを有さないトランジスタを用いて前記基準トランジスタを実装することを備える、方法。
【請求項９】
請求項７記載の方法はさらに、
前記メモリのプログラムおよび消去サイクルの回数の関数として、前記メモリ・セルのアレイによって供給されるデータ値に対応する電流を変化させること、
前記メモリ・セルのアレイと同じ回数だけ、前記基準トランジスタをプログラムし、前記基準トランジスタを消去することを備える、方法。
【請求項１０】
請求項７記載の方法はさらに、
多数のプログラムおよび消去サイクルによって生ずる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかけることを備える、方法。
【請求項１】
メモリであって、
行および列に形成されているメモリ・セルのアレイと、
前記メモリ・セルのアレイに接続されているセンス・アンプであって、前記メモリ・セルの１つからのデータ値に対応する電流を受ける第１の入力と、所定の基準電流を受ける第２の入力と、メモリから読み出されるときに出力データ値を与える出力とを有するセンス・アンプと、
前記センス・アンプの第２の入力に接続されている読み出し制御回路であって、基準電圧に応答して前記所定の基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、読み出し制御回路と、
を備えた、メモリ。
【請求項２】
請求項１記載のメモリにおいて、
前記メモリ・セルのアレイは、ナノクラスタを有するトランジスタからなり、前記基準トランジスタは、ナノクラスタを有していないトランジスタからなる、メモリ。
【請求項３】
請求項２記載のメモリにおいて、
前記ナノクラスタはさらに、シリコン・ナノクラスタを含む、メモリ。
【請求項４】
請求項３記載のメモリにおいて、
前記読み出し制御回路は、前記センス・アンプの第２の入力に接続された入力であって、多数のプログラムおよび消去サイクルによって生じる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかける入力を有する、メモリ。
【請求項５】
請求項１記載のメモリにおいて、
前記メモリ・セルのアレイが供給するデータ値に対応する電流は、前記メモリのプログラムおよび消去サイクルの回数の関数として変動し、前記基準トランジスタは、前記メモリ・セルのアレイと同じ回数だけプログラムおよび消去される、メモリ。
【請求項６】
請求項５記載のメモリにおいて、
前記読み出し制御回路はさらに、リード・イネーブル信号を受けたことに応答して、前記基準トランジスタおよび前記メモリ・セルのアレイのアドレス指定されたメモリ・セルに、実質的に同じゲート電圧をそれぞれ印加する値として、第１制御信号および第２制御信号を供給する、メモリ。
【請求項７】
メモリの動作寿命を延長する方法であって、
行および列に形成されているメモリ・セルのアレイを用意すること、
前記メモリ・セルのアレイにセンス・アンプを接続することであって、前記センス・アンプが、前記メモリ・セルの１つからのデータ値に対応する電流を受ける第１の入力と、所定の基準電流を受ける第２の入力と、メモリから読み出されるときに出力データ値を与える出力とを有する、前記メモリ・セルのアレイにセンス・アンプを接続すること、
前記センス・アンプの第２の入力に読み出し制御回路を接続することであって、前記読み出し制御回路が、基準電圧に応答して前記基準電流を供給する基準トランジスタを有し、前記所定の基準電流を実質的に一定値に維持するように、前記基準電圧を変化させる、前記センス・アンプの第２の入力に読み出し制御回路を接続すること、
を備えた、方法。
【請求項８】
請求項７記載の方法はさらに、
ナノクラスタを有するトランジスタを用いて前記メモリ・セルのアレイを実装し、ナノクラスタを有さないトランジスタを用いて前記基準トランジスタを実装することを備える、方法。
【請求項９】
請求項７記載の方法はさらに、
前記メモリのプログラムおよび消去サイクルの回数の関数として、前記メモリ・セルのアレイによって供給されるデータ値に対応する電流を変化させること、
前記メモリ・セルのアレイと同じ回数だけ、前記基準トランジスタをプログラムし、前記基準トランジスタを消去することを備える、方法。
【請求項１０】
請求項７記載の方法はさらに、
多数のプログラムおよび消去サイクルによって生ずる前記基準電流の変動に応答して、前記基準トランジスタにバイアスをかけることを備える、方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２００７−５２５７７８（Ｐ２００７−５２５７７８Ａ）
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願番号】特願２００６−５１７１００（Ｐ２００６−５１７１００）
【出願日】平成１６年４月３０日（２００４．４．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１３３７４
【国際公開番号】ＷＯ２００５／００６３３７
【国際公開日】平成１７年１月２０日（２００５．１．２０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願日】平成１６年４月３０日（２００４．４．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１３３７４
【国際公開番号】ＷＯ２００５／００６３３７
【国際公開日】平成１７年１月２０日（２００５．１．２０）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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