記憶素子、メモリ回路、半導体集積回路
【解決手段】第１の可変抵抗（５）は、第１の端子（７）と第３の端子（９）との間に接続され、第１の端子（７）と第３の端子（９）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗（６）は、第３の端子（９）と第２の端子（８）との間に接続され、第３の端子（９）と第２の端子（８）との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第１の端子（７）と第３の端子（９）との間および第３の端子（９）と第２の端子（８）との間に所定のパルス電圧を印加して第１および第２の可変抵抗（５，６）の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、与えられる電気的パルスに応じてその抵抗値が変化する材料を用いた記憶素子、メモリ回路、半導体集積回路に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性メモリ素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求がますます高まりつつある。現在、不揮発性メモリ素子としては半導体トランジスタのゲート部分に浮遊ゲートを設け、その浮遊ゲート内に電子を注入するメカニズムを用いて不揮発性を実現したフラッシュメモリが実用化され、デジタルカメラやパーソナルコンピュータの外部記憶素子として多く用いられている。
【０００３】
しかしながらフラッシュメモリは、書き込み電力が大きい、書き込み時間が長い、書き換え寿命が短い、大容量化（素子の微細化）が困難等の多くの課題を有している。そのため、現在これらフラッシュメモリの課題を解決すべく、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、ＴＭＲ（トンネルＭＲ）材料を用いた半導体メモリ（ＭＲＡＭ）、相変化材料を用いた半導体メモリ（ＯＵＭ）等の新規な不揮発性記憶素子の開発が盛んに行われている。ところがこれらの記憶素子も、ＦｅＲＡＭに関しては素子の微細化が困難、ＭＲＡＭに関しては書き込み電力が高い、ＯＵＭに関しては書き換え寿命が短い等の課題を有しており、不揮発性の個体記憶素子に対する要望をすべて満たす記憶素子がないのが現状である。さらに、それらを克服するための新しい記録方法としてパルス電圧によりペロブスカイト構造酸化物の抵抗値を変化させる手法がヒューストン大学により開発された（米国特許第６，２０４，１３９号公報）が、メモリ素子としての安定な動作および製造歩留まりに大きな課題を有するのが現状である。
【発明の開示】
【課題を解決するための手段】
【０００４】
この発明の１つの局面に従うと、記憶素子は第１の可変抵抗と第２の可変抵抗とを備える。第１および第２の可変抵抗は、第１の端子と第２の端子との間に直列に接続される。第１の可変抵抗は、第１の端子と第３の端子との間に接続され、第１の端子と第３の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗は、第３の端子と第２の端子との間に接続され、第３の端子と第２の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。
【０００５】
上記記憶素子では、第１の端子と第３の端子との間および第３の端子と第２の端子との間に所定のパルス電圧を印加して第１および第２の可変抵抗の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。
【０００６】
一方、第１の端子に第１の電位を与えかつ第２の端子に第２の電位を与えた状態において第３の端子の電圧を出力することで１ビットあるいは多ビットの情報を再生する。
【０００７】
この発明のもう１つの局面に従うと、記憶素子は、与えられる電気的パルスに応じてその抵抗値が変化する材料（可変抵抗材料）を用いて次のように構成されている。
【０００８】
ソース，ドレイン，およびゲートを有するトランジスタが半導体基板上に形成されている。トランジスタの上部に保護絶縁膜が形成されている。保護絶縁膜の上部に導電膜が形成されている。可変抵抗材料によって構成された可変抵抗膜が導電膜の上部に形成されている。可変抵抗膜の上部に２つの電極が形成されている。トランジスタのドレインおよびソースのうちいずれか一方と導電膜とを電気的に接続するコンタクトプラグが設けられている。
【０００９】
上記記憶素子では、電極と導電膜との間に電気的パルスが印加されると、可変抵抗膜のうち電極の直下に存在する領域（可変抵抗部）の抵抗値が変化する。これにより、可変抵抗部は複数の抵抗状態を有する。この複数の抵抗状態の各々に数値を対応づければ、１ビットあるいは多ビットの情報を記憶することができる。また、トランジスタがスイッチの役割を果たすので、メモリセルとして用いることができる。
【００１０】
上記記憶素子によれば、従来の不揮発性固体記憶素子で課題となっていた、書き込み電力が高い，書き込み時間が長い，書き換え寿命が短い，大容量化（素子の微細化）が困難等の多くの課題を解決することができる不揮発性固体記憶素子を実現することができる。
【００１１】
この発明のさらにもう１つの局面に従うと、メモリ回路は、第１のメモリブロックと、第２のメモリブロックと、第１のブロック選択トランジスタとを備える。第１のメモリブロックは、第１のノードと第２のノードとの間に接続される。第１のブロック選択トランジスタは、第１のノードと第２のノードとの間に第１のメモリブロックと直列に接続される。第２のメモリブロックは、第１のメモリブロックと第１のブロック選択トランジスタとの相互接続ノードと第３のノードとの間に接続される。第１および第２のメモリブロックの各々は、直列に接続された複数のメモリセルを含む。複数のメモリセルの各々は可変抵抗とトランジスタとを含む。可変抵抗は、第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられる電気的パルスに応答して抵抗値が変化する。トランジスタは、第１の端子と第２の端子との間に可変抵抗と並列に接続される。
【００１２】
この発明のさらにもう１つの局面に従うと、メモリ回路は、第１のメモリブロックと、第１のブロック選択トランジスタと、第２のメモリブロックと、第２のブロック選択トランジスタとを備える。第１のメモリブロックは、第１のノードと第２のノードとの間に接続される。第１のブロック選択トランジスタは、第１のノードと第２のノードとの間に第１のメモリブロックと直列に接続される。第２のメモリブロックは、第２のノードと第３のノードとの間に接続される。第２のブロック選択トランジスタは、第２のノードと第３のノードとの間に第２のメモリブロックと直列に接続される。第１および第２のメモリブロックの各々は、直列に接続された複数のメモリセルを含む。複数のメモリセルの各々は可変抵抗とトランジスタとを含む。可変抵抗は、第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられる電気的パルスに応答して抵抗値が変化する。トランジスタは、第１の端子と第２の端子との間に可変抵抗と並列に接続される。
【００１３】
上記メモリ回路によれば、半導体の微細化が進んでもクロスポイント型の記憶素子に比べて記録再生のエラーが少ないメモリ回路の実現が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態を図面を参照して詳しく説明する。なお、図面において同一または相当する部分には同じ参照符号を付してその説明は繰り返さない。
【００１５】
＜可変抵抗体の基本構成および基本特性＞
まず、本発明の実施形態において用いられる可変抵抗体の基本構成および基本特性について説明する。
【００１６】
本実施形態において用いられる可変抵抗体は、与えられる電気的パルスの極性の応じてその抵抗値を増加／減少させる特性を有するものである。その基本構成を図１に示す。この可変抵抗体では、基板４上に電極３が設けられ、電極３上に抵抗変化材料２が製膜され、抵抗変化材料２の上に電極１が設られている。ここでは基板４としてＳｉを用い、電極３としてＰｔを用い、抵抗変化材料２としてPr0.7Ca0.3MnO3(PCMO)からなるＣＭＲ材料を用い、電極１としてＡｇを用いた。ＰＣＭＯ材料は、印加されるパルス電圧（ここでは電極１，３間に与えられるパルス電圧）のパルス数に依存して抵抗値が変化（増加／減少）し、その変化の方向が印加電圧の極性（ここでは電極１，３間に与えられるパルス電圧の極性）により異なるという特性を有することが米国特許第６，２０４，１３９号公報に報告されているが、その初期状態に関しては明記されていない。そこで我々は、基板温度７００℃でスパッタ形成したＰＣＭＯ材料２に異なる極性のパルス電圧を印加した時の抵抗変化のパルス数依存性を調べた。図２にその結果を示す。
【００１７】
図２（ａ）は、成膜後のＰＣＭＯ材料２の表面にまず−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）したときの抵抗の変化を示す。ＰＣＭＯ材料２のうち電極１の直下に存在する領域（可変抵抗部）２ａは、成膜後（与えられたパルス電圧の数が０の状態）には約３０ｋΩの高い抵抗値Ｒを示していたがパルス数の増加にしたがい抵抗値Ｒは減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）すると抵抗値Ｒは増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）すると抵抗値Ｒは再び減少していく傾向を示した。したがって、図２（ａ）に示したようなプロセスによって抵抗値Ｒの初期値が１００Ωまたは９ｋΩに設定された可変抵抗体αは、図３（ａ）に示すように、膜表面（電極１）に＋極性のパルス電圧を印加することにより抵抗値Ｒが増加し、−極性のパルス電圧を印加することにより抵抗値Ｒが減少する特性を有する。なお、抵抗値Ｒが９ｋΩの状態において＋極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は増加せず、抵抗値Ｒが１００Ωの状態において−極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は減少しない。
【００１８】
また、図２（ｂ）は、成膜後のＰＣＭＯ材料２の表面にまず＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）した時の抵抗の変化を示す。ＰＣＭＯ材料２のうち電極１の直下に存在する領域（可変抵抗部）２ａは、成膜後（与えられたパルス電圧の数が０の状態）には約３０ｋΩの高い抵抗値Ｒを示していたがパルス数の増加にしたがい抵抗値Ｒは減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）すると抵抗値Ｒは増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）すると抵抗値Ｒは再び減少していく傾向を示した。したがって、図２（ｂ）に示したようなプロセスによって抵抗値の初期値が１００Ωまたは９ｋΩに設定された可変抵抗体βは、図３（ｂ）に示すように、膜表面（電極１）に−極性のパルス電圧を印加することにより抵抗値Ｒが増加し、＋極性のパルス電圧を印加することにより抵抗値Ｒが減少する特性を有する。なお、抵抗値Ｒが９ｋΩの状態において−極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は増加せず、抵抗値Ｒが１００Ωの状態において＋極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は減少しない。
【００１９】
本実施例ではパルス電圧の極性を、便宜上、ＰＣＭＯ材料２の膜表面（電極１）に与えられる電圧の極性と定義して説明した。しかしながら回路図で説明する場合は材料の表裏の定義は意味を持たない。それゆえ、ここで使用した可変抵抗体を図３に示すような回路記号で表記すると、可変抵抗体αの特性も可変抵抗体βの特性も同時に説明できることになる。すなわち、可変抵抗体を表す回路記号を、矢印の先端に＋極性のパルス電圧が印加されると抵抗値が増加し、矢印の先端に−極性のパルス電圧が印加されると抵抗値が減少する特性を有すると定義する。このように定義すると可変抵抗体αも可変抵抗体βも全く同じ記号で説明することができる。したがって、本明細書では図３に示した記号で可変抵抗体を表すことにする。
【００２０】
（第１の実施形態）
＜記憶素子の構成＞
本発明の第１の実施形態による記憶素子の構成を図４（ａ）に示す。この記憶素子では、与えられる電気的パルスの極性に応じて抵抗値が変化する可変抵抗５および６が電源端子７と電源端子８との間に直列に接続されている。可変抵抗５と可変抵抗６との相互接続ノードに入出力端子９が接続されている。可変抵抗５は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、入出力端子９と電源端子７との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源足し８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が増加し電源端子８が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００２１】
＜記憶素子への情報の記録＞
この記憶素子に情報を記録する際には、図４（ａ）に示すように、電源端子７および８に設置電圧ＧＮＤを与えた状態で入出力端子９に記録パルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加する。この場合、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧が印加される。その結果、図４（ｂ）に示すように、印可されるパルス数の増加にしたがい可変抵抗５の抵抗値Ｒは増加し可変抵抗６の抵抗値Ｒは減少していく。このようにパルス電圧を印加することにより２つの可変抵抗体５，６の抵抗値Ｒを初期値と逆方向に変化させることで情報の記録を行うことができる。この場合、印加されるパルス数が０のときを（０，０）、パルス数が１のときを（０，１）、パルス数が２のときを（１，０）、パルス数が３のときを（１，１）の状態とすると、パルス数に応じて抵抗値Ｒが４つの状態に変化するため、２ビットの多値情報を記録できたことになる。
【００２２】
＜記憶素子からの情報の再生＞
抵抗変化材料２（図１）は、印加される電圧の絶対値（振幅）が所定のレベル以下のときには可変抵抗部２ａの抵抗値が変化しないという特性も有する。よって、所定のレベル以下の電圧を可変抵抗部２ａに印加することによって可変抵抗部２ａの抵抗値を測定することが可能である。これを利用して、図４に示した記憶素子から情報を再生する。
【００２３】
図５（ａ）は、図４に示した記憶素子に記録された情報を再生する時の様子を示す。再生時には、電源端子７に接地電圧ＧＮＤを与え、記録パルス電圧よりも低い再生電圧（たとえば、＋１Ｖ）を電源端子８に印加する。そして入出力端子９から出力電圧を取り出す。その出力電圧の様子を図５（ｂ）に示す。出力電圧は記録時のパルス数に応じて異なる値になるため、２ビットの多値情報を再生できたことになる。
【００２４】
＜記録状態のリセット＞
この記憶素子の記録状態をリセットする時の様子を図６（ａ）に示す。リセット時には、電源端子７および８に接地電圧ＧＮＤを与え、記録する時とは逆の−極性のリセットパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を入出力端子９に印加する。この場合、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧が印加される。その結果、図６（ｂ）に示すように、パルス数の増加にしたがい可変抵抗５の抵抗値Ｒは減少し可変抵抗６の抵抗値Ｒは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗５および６の抵抗値Ｒを初期状態にリセットすることができる。
【００２５】
＜変形例＞
図４（ａ）に示した記憶素子において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
【００２６】
記憶素子に情報を記録する際には、入出力端子９に記録パルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）を印加するとともに、この記録パルスとは逆極性のパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を記録パルスに同期させて電源端子７および８に与える。この場合、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧（＋４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧（−４Ｖ）が印加される。その結果、図４（ｂ）に示したのと同様の抵抗変化が生じる。
【００２７】
リセット時には、記録する時とは逆の−極性のリセットパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を入出力端子９に印加するとともに、このリセットパルスとは逆極性のパルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）をリセットパルスに同期させて電源端子７および８に与える。この場合、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧（−４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧（＋４Ｖ）が印加される。その結果、図６（ｂ）に示したのと同様の抵抗変化が生じる。
【００２８】
（第２の実施形態）
＜記憶素子の構成＞
本発明の第２の実施形態による記憶素子の構成を図７（ａ）に示す。この記憶素子における可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源端子８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が減少し電源端子８が−極性となるパルス電圧が与えられると抵抗値が増加する。その他の構成は図４（ａ）に示したものと同様である。
【００２９】
＜記憶素子への情報の記録＞
この記憶素子に情報を記録する際には、図７（ａ）に示すように、＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなる記録パルス電圧を入出力端子９に印加するとともに、−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子７に印加し、＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子８に与える。これにより、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧（＋４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧（−４Ｖ）が印加される。その結果、図７（ｂ）に示すように、印可されるパルス数の増加にしたがい可変抵抗５の抵抗値Ｒは増加し可変抵抗６の抵抗値Ｒは減少していく。このようにパルス電圧を印加することにより２つの可変抵抗５，６の抵抗値Ｒを初期値と逆方向に変化させることで情報の記録を行うことができる。
【００３０】
＜記憶素子からの情報の再生＞
第１の実施形態と同様、再生時には、電源端子７に接地電圧ＧＮＤを与え、記録パルス電圧よりも低い再生電圧（たとえば、＋１Ｖ）を電源端子８に与える。そして入出力端子９から出力電圧を取り出す。この出力電圧の様子は図５（ｂ）に示したものと同様になる。
【００３１】
＜記録状態のリセット＞
記憶素子の記録状態をリセットする時には、＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるリセットパルス電圧を入出力端子９に印加するとともに、＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧をリセットパルスに同期させて電源端子７に印加し、−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子８に与える。これにより、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧（−４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧（＋４Ｖ）が印加される。その結果、図６（ｂ）に示したのと同様に、パルス数の増加にしたがい可変抵抗５の抵抗値Ｒは減少し可変抵抗６の抵抗値Ｒは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗５および６の抵抗値Ｒを初期状態にリセットすることができる。
【００３２】
（第３の実施形態）
＜メモリアレイ回路の回路構成＞
第３の実施形態によるメモリアレイ回路の回路構成を図８に示す。このメモリアレイ回路は、第２の実施形態（図７）において説明した記憶素子をトランジスタ回路に組み込んで作成した例である。このメモリアレイ回路では、複数のメモリセルＭＣ１００が行方向および列方向にマトリクス状に配置されている。複数のワード線Ｗ１，Ｗ２，…が行方向に配置されている。複数のビット線Ｂ１，…が列方向に配置されている。複数のプレート線Ｐ１ａ，Ｐ１ｂ，…が列方向に配置されている。なお、図８では、メモリアレイ回路に含まれている複数のメモリセルＭＣ１００のうちワード線Ｗ１，Ｗ２、ビット線Ｂ１、プレート線Ｐ１ａ，Ｐ１ｂに対応する２つのメモリセルＭＣ１００に関する部分を示している。
【００３３】
メモリセルＭＣ１００は、可変抵抗５および６と、トランジスタＴ１００とを含む。トランジスタＴ１００および可変抵抗５は、対応するビット線Ｂ１と対応するプレート線Ｐ１ａとの間に直列に接続されている。トランジスタＴ１００のゲートは、対応するワード線Ｗ１またはＷ２に接続されている。可変抵抗６は、トランジスタＴ１００と可変抵抗５との相互接続ノードと対応するプレート線Ｐ１ｂとの間に接続されている。なお、図７（ａ）に示した記憶素子と対応させて説明すると、入出力端子９はトランジスタＴ１００のドレイン（あるいはソース）側に接続され、電源端子７はプレート線Ｐ１ａに接続され、電源端子８はプレート線Ｐ１ｂに接続されている。また、可変抵抗５は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、入出力端子９と電源端子７との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、入出力端子９と電源端子８との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００３４】
＜メモリアレイ回路の断面構造＞
図８に示したメモリアレイ回路の断面構造を図９に示す。このメモリアレイ回路では次のようにして１つのメモリセルＭＣ１００が構成されている。まず。半導体基板１００１上にドレイン１００２ａおよびソース１００２ｂが形成され、ゲート酸化膜１００３を介してゲート１００４が形成されている。これによりトランジスタＴ１００が形成されている。このトランジスタＴ１００は保護絶縁膜１００５で覆われている。保護絶縁膜１００５の上に導電膜１００７が形成されている。導電膜１００７の上にスパッタリング法によって可変抵抗膜１００８が形成されている。導電膜１００７とソース１００２ｂとがコンタクトプラグ１００６によって接続されている。可変抵抗膜１００８の上に２つの電極１００９ａおよび１００９ｂが形成されている。このようにして１つのメモリセルＭＣ１００が構成されている。
【００３５】
電極１００９ａと導電膜１００７との間に所定のパルス電圧が印加されると、可変抵抗膜１００８のうち電極１００９ａの直下に存在する領域（可変抵抗部１００８ａ）の抵抗値が増加／減少する。また、電極１００９ｂと導電膜１００７との間に所定のパルス電圧が印加されると、可変抵抗膜１００８のうち電極１００９ｂの直下に存在する領域（可変抵抗部１００８ｂ）の抵抗値が増加／減少する。このメモリセルＭＣ１００では、可変抵抗部１００８ａおよび１００８ｂを１つの記憶素子として利用し、可変抵抗部１００８ａおよび１００８ｂの抵抗変化を用いて１ビットあるいは多ビットの情報（ビットデータ）を記憶する。
【００３６】
なお、図８との対応関係を説明すると、ドレイン１００２ａはビット線Ｂ１に接続されている。ゲート１００４はワード線Ｗ１またはＷ２に接続されている。コンタクトプラグ１００６は入出力端子９に相当する。可変抵抗膜１００８のうち電極１００９ａの直下に存在する領域（可変抵抗部１００８ａ）は可変抵抗５に相当する。可変抵抗膜１００８のうち電極１００９ｂの直下に存在する領域（可変抵抗部１００８ｂ）は可変抵抗６に相当する。
【００３７】
＜大きさ＞
保護絶縁膜１００５の膜厚は、ゲート１００４と導電膜１００７とが電気的に接続されない程度の厚さであればよい。導電膜１００７の幅は、少なくともコンタクトプラグ１００６と可変抵抗部１００８ａ，１００８ｂとを電気的に接続することができる程度の幅であればよい。電極１００９ａ，１００９ｂは、導電膜１００７の幅に収まる区域に形成すればよい。このようにすれば、導電膜１００７と電極１００９ａ，１００９ｂとの間に電界を生じさせることができる。また、電極１００９ａと電極１００９ｂとの距離は、電極１００９ａと導電膜１００７との間で発生する電界が電極１００９ｂに影響を及ぼさない程度の距離であればよい。このようにすれば、可変抵抗部１００８ａ，１００８ｂの各々に個別のパルス電圧を印加することができる。
【００３８】
なお、本実施形態では、図９に示したメモリセルＭＣ１００の１つあたりの幅を０．２８μｍとし、可変抵抗膜１００８の膜厚を０．０５μｍとし、保護絶縁膜１００５の膜厚を０．４μｍとし、電極１００９ａ，１００９ｂの幅を０．０９μｍとしている。また、導電膜１００７の幅をメモリセルＭＣ１００の幅と同様の０．２８μｍとし、電極１００９ａと電極１００９ｂとの距離を０．１μｍとした。
【００３９】
＜用いた材料＞
本実施形態では、可変抵抗膜１００８としてPr0.7Ca0.3MnO3(PCMO)からなるＣＭＲ材料を用い、導電膜１００７にはPt、電極１００９ａ，１００９ｂにはAgを用いた。また、基板１００１にはSiを用い、ゲート酸化膜１００３にはSiO2、ゲート１００４にはポリSi、コンタクトプラグ１００６にはW（タングステン）を用いた。
【００４０】
＜メモリアレイ回路の動作＞
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルＭＣ１００に２値もしくは多値の情報（ビットデータ）を記録する。以下、具体的に説明する。
【００４１】
＜記憶モード＞
図８および図９に示したメモリセルＭＣ１００に情報（ビットデータ）を記憶する記憶モードについて図１０（ａ），（ｂ）を参照しつつ説明する。なお、可変抵抗部１００８ａ（可変抵抗５）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部１００８ｂ（可変抵抗６）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、導電膜１００７と電極１００９ｂとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００４２】
まず、情報を記録すべきメモリセルＭＣ１００に対応する２つのプレート線に互いに同期したパルス電圧を与える。２つのプレート線の一方（ここではＰ１ａ）には−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与え、他方（ここではＰ１ｂ）には＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与える。
【００４３】
次に、情報を記録すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００４４】
次に、情報を記録すべきメモリセルＭＣ１００に対応するビット線（ここではＢ１）に＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるパルス電圧を２つのプレート線（Ｐ１ａ，Ｐ１ｂ）に与えられるパルス電圧に同期させて与える。
【００４５】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少する（図１０（ｂ）の１〜１０パルス目）。
【００４６】
このように、ビット線Ｂ１に印加されるパルス電圧の回数（パルス数）に応じて可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが段階的に増加／減少することにより、メモリセルＭＣ１００に情報が書き込まれる。つまり、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じて記憶状態を設定することができる。たとえば、可変抵抗部１００８ａの抵抗値Ｒが１００Ωであるときを「０」とし可変抵抗部１００８ａの抵抗値Ｒが９ｋΩであるときを「１」とすると２値の情報を記憶することができる。
【００４７】
＜リセットモード＞
図８および図９に示したメモリセルＭＣ１００に書き込まれた情報を消去するリセットモードについて図１０（ａ），（ｂ）を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部１００８ａの抵抗値Ｒは９ｋΩになっているものとし、可変抵抗部１００８ｂの抵抗値Ｒは１００Ωになっているものとする（図１０（ｂ）の１０パルス目）。
【００４８】
まず、情報を消去すべきメモリセルＭＣ１００に対応する２つのプレート線に互いに同期したパルス電圧を与える。２つのプレート線の一方（ここではＰ１ａ）には＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与え、他方（ここではＰ１ｂ）には−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与える。
【００４９】
次に、情報を消去すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００５０】
次に、情報を消去すべきメモリセルＭＣ１００に対応するビット線（ここではＢ１）に＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるパルス電圧を２つのプレート線（Ｐ１ａ，Ｐ１ｂ）に与えられるパルス電圧に同期させて与える。
【００５１】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加する（図１０（ｂ）の１１〜２０パルス目）。
【００５２】
このように、可変抵抗部１００８ａ，１００８ｂの各々に対して、記録モードのときに印加されたパルス電圧とは逆の極性を有するパルス電圧を、記録モードのときに印加した回数と同じ回数だけ印加すれば、メモリセルＭＣ１００に書き込まれた情報をリセットすることができる。つまり、可変抵抗部１００８ａ，１００８ｂの記憶状態を初期状態に戻すことができる。
【００５３】
以上のような記録モードおよびリセットモードを交互に１０パルスづつ行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは図１０（ｂ）のように規則正しく変化する。
【００５４】
＜再生モード＞
図８および図９に示したメモリセルＭＣ１００に書き込まれた情報（ビットデータ）を読み出す再生モードについて説明する。
【００５５】
まず、情報を読み出すべきメモリセルＭＣ１００に対応する２つのプレート線の一方（ここではＰ１ａ）に接地電圧ＧＮＤを与える。
【００５６】
次に、情報を読み出すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００５７】
次に、上記２つのプレート線の他方（ここではＰ１ｂ）に再生電圧Ｖ０を印加する。なお、可変抵抗部１００８ａ，１００８ｂの抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧Ｖ０の絶対値（振幅）は、記録モードおよびリセットモードのときにビット線Ｂ１に印加されるパルス電圧（＋極性パルスおよび−極性パルス）の絶対値（振幅）よりも小さいものとする。
【００５８】
次に、プレート線Ｐ１ｂに印加された再生電圧Ｖ０が可変抵抗部１００８ｂに印加されるので、ビット線Ｂ１には可変抵抗部１００８ｂの抵抗値Ｒと可変抵抗部１００８ａの抵抗値Ｒとの比に応じた出力電圧Ｖｏｕｔが出力される。可変抵抗１００８ｂの抵抗値Ｒを「Ｒｂ」とし可変抵抗部１００８ａの抵抗値Ｒを「Ｒａ」とすると、ビット線Ｂ１に出力される出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒａ／（Ｒａ＋Ｒｂ）×Ｖ０ である。
【００５９】
ここで、記録モードにおけるパルス印加を１０回行いさらにリセットモードにおけるパルス印加を１０回行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは、図１１（ａ）のように変化した。また、パルス電圧が１回印加されるたびに再生モードを行いビット線Ｂ１に出力される出力電圧Ｖｏｕｔを測定すると、図１１（ｂ）のようになった。図１１（ｂ）に示すように、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じてビット線Ｂ１に出力される出力電圧Ｖｏｕｔが異なる。
【００６０】
このように本実施形態のメモリアレイ回路によれば、異なる記録状態を分解能良く再生でき、１ビット情報のみならず他ビット情報を記録・再生することができる。たとえば、可変抵抗部（１００８ａ，１００８ｂ）の抵抗値Ｒが（１００Ω，９ｋΩ）のときの出力電圧Ｖｏｕｔを「０」とし可変抵抗部（１００８ａ，１００８ｂ）の抵抗値Ｒが（９ｋΩ，１００Ω）のときの出力電圧Ｖｏｕｔを「１」とすることにより、１ビットの情報を読み出すことができる。また、可変抵抗部（１００８ａ，１００８ｂ）の抵抗値が（１００Ω，９ｋΩ）と（９ｋΩ，１００Ω）との間でパルス数に応じてとりうる複数の状態を複数ビットに対応づけることにより多ビット情報を記録、再生することができる。
【００６１】
＜可変抵抗部の抵抗変化が小さいとき＞
次に、可変抵抗部１００８ａ，１００８ｂにおける抵抗値の変化が少ない場合について図１２（ａ），（ｂ）を参照しつつ説明する。
【００６２】
一般に、記憶素子の特性は、異なるメモリアレイの間および同一メモリアレイ内に存在する記憶素子間でばらつく。このばらつきにより、各々の記憶素子の抵抗値変化が一定にならず、ある記憶素子では抵抗値の上限が所望する抵抗値よりも高くなり、また、ある記憶素子では抵抗値の下限が所望する抵抗値よりも低くなることがある。このように、メモリセルＭＣ１００が生成される場所等の要因によって、そのメモリセルＭＣ１００を構成する可変抵抗部１００８ａ，１００８ｂの抵抗変化が小さくなる場合がある。この場合、１つの可変抵抗部による抵抗変化によって情報を記憶する構成であると、その抵抗変化が少ない場合には分解能が小さくなり、書き込んだ情報を読み出すことができない可能性がある。一方、本実施形態のメモリセルＭＣ１００は２つの可変抵抗部１００８ａ，１００８ｂの各々の抵抗値が相補的に変化しそれらの分圧比を出力電圧Ｖｏｕｔとしている。よって、例えば、図１２（ａ）のように可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが図１１（ａ）の半分であっても、図１２（ｂ）のように出力電圧Ｖｏｕｔは図１１（ｂ）に示したものとほぼ同一になる。このように、抵抗変化が場所によりばらついても、異なる記録状態を分解能良く再生することができる。この特徴を利用すれば、書き込み時に印加する電気的パルスの電圧をさらに小さくすることができる。
【００６３】
＜効果＞
以上のように本実施形態によるメモリアレイ回路では、書き込みに要する時間が１０nsecと極めて短く、書き込みに要する電圧も４Ｖと少ないため、従来の課題となっていた書き込み電圧，書き込み速度の低減，および長寿命化を実現することができる。
【００６４】
また、２つの可変抵抗５（１００８ａ），６（１００８ｂ）を直列に接続してそれらの抵抗値を相補的に変化させる構成にしたため、メモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができる。
【００６５】
また、記憶領域である可変抵抗膜１００８そのものはベタ膜のまま利用することができ微細加工をする必要がない構成としているので、従来の記憶素子と比較すると、量産化にも適している。
【００６６】
また、電極１００９ａ，１００９ｂは導電膜１００７の幅に収まる区域に形成すればよいので、導電膜１００７を大きく形成すれば電極１００９ａ，１００９ｂを形成することができる区域が広くなる。これにより、電極を容易に形成することができる。
【００６７】
また、情報を書き込む方法として抵抗変化を利用しているので、高密度化のための微細化を行っても特に大きな問題がないという利点を有している。
【００６８】
＜変形例＞
ここでは、記録時とは逆極性の同電圧をリセット時に印加する例を示したが、記録時よりも高い電圧をリセット時に印加してもよい。これにより、リセットパルス数を少なくすることができる。
【００６９】
また、可変抵抗膜１００８としては、Pr0.7Ca0.3MnO3(PCMO)ペロブスカイト構造の酸化物を用いたが、他の巨大磁気抵抗材料あるいは高温超伝導材料（たとえば、Pr1-xCaxMnO3(PCMO)、LaSrMnO3、GdBaCoxOy等）やイルメナイト構造を有する非線形光学材料（たとえば、LiNbO3等）を用いても同様の効果が実現できる。
【００７０】
また、ペロブスカイト構造のPCMO材料を用いた可変抵抗膜１００８をスパッタリング法により形成したが、他の薄膜形成方法（たとえば、CVD、MOCVD、スピンコート、レーザーアブレーション等）を用いてもよい。
【００７１】
また、導電膜１００７の材料としてPtを用いたがそれだけに限るものではなく、Ag, Au, Ir, Ru, Ti, Ta, Al, Cu, RuO3, RuO2, SrRuO3, LaCoO3, SrCoO3, LaSrCoO3, TiN, TiOx, YBa2Cu3Ox, IrO2, TaSiN, MoNのうちのいずれか１つ、あるいはそれらの混合物から構成されている材料を用いてもよい。
【００７２】
また、電極１００９ａ，１００９ｂの材料としてAgを用いたがそれだけに限るものではなく、Cu, Al, Ag, Pt, Au, Ir, Ru, Os, Ti, Taのうちのいずれか１つ、あるいはそれらの混合物から構成されている材料を用いてもよい。
【００７３】
（第４の実施形態）
第４の実施形態によるメモリアレイ回路の断面構造を図１３に示す。このメモリあれ回路では、図９に示した可変抵抗膜１００８のうち可変抵抗部１００８ａと可変抵抗部１００８ｂとの間に存在する領域が削除されている。その他の構造は図９と同様である。
【００７４】
図１３に示したメモリアレイ回路では、メモリセルＭＣ１００の１つあたりの幅を０．２５μｍとし、可変抵抗膜１００８の膜厚を０．１μｍとし、保護絶縁膜１００５の膜厚を０．４μｍとし、電極１００９ａ，１００９ｂの幅を０．０９μｍとしている。また、導電膜１００７の幅をメモリセルＭＣ１００の幅と同様の０．２５μｍとし、電極１００９ａと電極１００９ｂとの距離を０．０７μｍとしている。
【００７５】
このメモリアレイ回路では、可変抵抗部１００８ａと可変抵抗部１００８ｂとの間に可変抵抗膜１００８が存在していないので、電極１００９ａと導電膜１００７との間で発生する電界が電極１００９ｂに影響を及ぼさない。よって、第３の実施形態と比較すると、電極１００９ａと電極１００９ｂとの距離を縮めることができ、メモリセルＭＣ１００のサイズを小さくすることができる。
【００７６】
（第５の実施形態）
＜メモリアレイ回路の回路構成＞
第５の実施形態によるメモリアレイ回路は、図８に示したメモリセルＭＣ１００に代えて図１４に示すメモリセルＭＣ２００を備える。その他の構成は、図８に示したメモリアレイ回路と同様である。
【００７７】
メモリセルＭＣ２００は、可変抵抗５および６と、トランジスタＴ１００とを含む。メモリセルＭＣ２００における可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源端子８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が増加し電源端子８が−極性となるパルス電圧が与えられると抵抗値が減少する。メモリセルＭＣ２００におけるその他の部分は図８に示したメモリセルＭＣ１００と同様である。
【００７８】
＜メモリアレイ回路の断面構造＞
図１４に示したメモリアレイ回路の断面構造は、図１３に示した構造と同様である。なお、可変抵抗部１００８ａ（可変抵抗５）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部１００８ｂ（可変抵抗６）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、導電膜１００７と電極１００９ｂとの間に導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が減少する。
【００７９】
＜メモリアレイ回路の動作＞
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルＭＣ２００に２値もしくは多値の情報（ビットデータ）を記録する。以下、具体的に説明する。
【００８０】
＜記憶モード＞
図１４（および図１３）に示したメモリセルＭＣ２００に情報（ビットデータ）を記憶する記憶モードについて図１５（ａ），（ｂ）を参照しつつ説明する。
【００８１】
まず、情報を記録すべきメモリセルＭＣ２００に対応する２つのプレート線（ここではＰ１ａ，Ｐ１ｂ）に接地電圧ＧＮＤを与える。
【００８２】
次に、情報を記録すべきメモリセルＭＣ２００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００８３】
次に、情報を記録すべきメモリセルＭＣ２００に対応するビット線（ここではＢ１）に＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を与える。
【００８４】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少する（図１５（ｂ）の１〜１０パルス目）。
【００８５】
このように、ビット線Ｂ１に印加されるパルス電圧の回数（パルス数）に応じて可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが段階的に増加／減少することにより、メモリセルＭＣ２００に情報が書き込まれる。つまり、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じて記憶状態を設定することができる。
【００８６】
＜リセットモード＞
図１４（および図１３）に示したメモリセルＭＣ２００に書き込まれた情報を消去するリセットモードについて図１５（ａ），（ｂ）を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部１００８ａの抵抗値Ｒは９ｋΩになっているものとし、可変抵抗部１００８ｂの抵抗値Ｒは１００Ωになっているものとする（図１５（ｂ）の１０パルス目）。
【００８７】
まず、情報を消去すべきメモリセルＭＣ２００に対応する２つのプレート線（ここではＰ１ａ，Ｐ１ｂ）に接地電圧ＧＮＤを与える。
【００８８】
次に、情報を消去すべきメモリセルＭＣ２００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００８９】
次に、情報を消去すべきメモリセルＭＣ２００に対応するビット線（ここではＢ１）に−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を与える。
【００９０】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加する（図１５（ｂ）の１１〜２０パルス目）。
【００９１】
このように、可変抵抗部１００８ａ，１００８ｂの各々に対して、記録モードのときに印加されたパルス電圧とは逆の極性を有するパルス電圧を、記録モードのときに印加した回数と同じ回数だけ印加すれば、メモリセルＭＣ２００に書き込まれた情報をリセットすることができる。つまり、可変抵抗部１００８ａ，１００８ｂの記憶状態を初期状態に戻すことができる。
【００９２】
以上のような記録モードおよびリセットモードを交互に１０パルスづつ行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは図１５（ｂ）のように規則正しく変化する。
【００９３】
＜再生モード＞
図１４（および図１３）に示したメモリセルＭＣ２００に書き込まれた情報（ビットデータ）を読み出す処理の流れは第３の実施形態と同様である。
【００９４】
＜変形例＞
図１４（および図１３）に示したメモリアレイ回路において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
【００９５】
メモリセルＭＣ２００に情報を記録する際には、ビット線Ｂ１に記録パルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）を印加するとともに、この記録パルスとは逆極性のパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を記録パルスに同期させてプレート線Ｐ１ａおよびＰ１ｂに与える。これにより、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧（＋４Ｖ）が与えられ可変抵抗部１００８ａの抵抗値が増加し、導電膜１００７と電極１００９ｂとの間に電極１００９ｂが−極性となるパルス電圧（−４Ｖ）が与えられ可変抵抗部１００８ｂの抵抗値が減少する。その結果、図１５（ｂ）に示したのと同様の抵抗変化が生じる。
【００９６】
リセット時には、記録する時とは逆の−極性のリセットパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）をビット線Ｂ１に印加するとともに、このリセットパルスとは逆極性のパルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）をリセットパルスに同期させてプレート線Ｐ１ａおよびＰ１ｂに与える。これにより、導電膜１００７と電極１００９ａとの間に導電膜１００７が−極性となるパルス電圧（−４Ｖ）が与えられ可変抵抗部１００８ａの抵抗値が減少し、導電膜１００７と電極１００９ｂとの間に電極１００９ｂが＋極性となるパルス電圧（＋４Ｖ）が与えられ可変抵抗部１００８ｂの抵抗値が増加する。その結果、図１５（ｂ）に示したのと同様の抵抗変化が生じる。
【００９７】
（第６の実施形態）
＜背景＞
図１から図３を参照して説明した可変抵抗を用いた大容量のメモリＬＳＩとして、図１６に示すようなクロスポイント構造のメモリＬＳＩが提案されている。図１６に示すメモリＬＳＩでは、複数のビット線ＢＬとそれに直交する複数のプレート線ＰＬとが設けられている。各ビット線Ｂｌにはビット線選択用トランジスタ１１１，各プレート線ＰＬにはプレート線選択用トランジスタ１１２が設けられている。各ビット線ＢＬおよび各プレート線ＰＬの交差部にメモリセルＭＣが設けられている。メモリセルＭＣでは、可変抵抗１００に２つの電極１０１，１０２が接続されている。このメモリセルＭＣでは、可変抵抗１００の抵抗値が低抵抗の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルスが電極１０１，１０２間に印加されると、可変抵抗１００の抵抗値が増加する。一方、可変抵抗１００の抵抗値が高抵抗の状態において、電極１０１に対して電極１０２が−極性となる電気的パルスが電極１０１，１０２間に印加されると、可変抵抗１００の抵抗値が減少する。
【００９８】
しかしながら、図１６に示したクロスポイント構造のメモリＬＳＩは、記録時に加えられる電気的パルスが、選択されたビット線ＢＬと選択されたプレート線ＰＬとがクロスする位置のメモリセル以外のメモリセルにも影響を及ぼすこと、および、再生時には選択されたメモリセル以外のメモリセル内の可変抵抗の抵抗値によって再生信号が影響を受けることにより、Ｓ／Ｎの劣化をもたらす。このことは半導体の微細化に伴って記録再生のエラーの増大につながる。
【００９９】
＜メモリＬＳＩの全体構成＞
本発明の第６の実施形態によるメモリＬＳＩの全体構成を図１７に示す。このメモリＬＳＩ６００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１，ＢＬ２と、ブロック選択信号線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２と、プレート線ＰＬ１，ＰＬ２とを備える。
【０１００】
メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２は行および列にマトリクス状に配置されている。
【０１０１】
ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４は行方向に配置されている。ワード線ＷＬ１１〜ＷＬ１４は、メモリブロックＢＫ１１，ＢＫ１２に対応している。ワード線ＷＬ２１〜ＷＬ２４は、メモリブロックＢＫ２１，ＢＫ２２に対応している。
【０１０２】
ビット線ＢＬ１，ＢＬ２は列方向に配置されている。ビット線ＢＬ１は、メモリブロックＢＫ１１，ＢＫ２１に対応している。ビット線ＢＬ２は、メモリブロックＢＫ１２，ＢＫ２２に対応している。
【０１０３】
プレート線ＰＬ１は、メモリブロックＢＫ１１，ＢＫ１２に対応して配置されている。プレート線ＰＬ２は、メモリブロックＢＫ２１，ＢＫ２２に対応して配置されている。
【０１０４】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。トランジスタＴ１１のゲートは、ブロック選択信号線ＢＳ１１に接続されている。トランジスタＴ１２およびメモリブロックＢＫ１２は、ビット線ＢＬ２上のノードＮ２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。トランジスタＴ１２のゲートは、ブロック選択信号線ＢＳ１２に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２上のノードＮ７との間に直列に接続されている。トランジスタＴ２１のゲートは、ブロック選択信号線ＢＳ２１に接続されている。トランジスタＴ２２およびメモリブロックＢＫ２２は、ビット線ＢＬ２上のノードＮ４とプレート線ＰＬ２上のノードＮ８との間に直列に接続されている。トランジスタＴ２２のゲートは、ブロック選択信号線ＢＳ２２に接続されている。
【０１０５】
行デコーダ１０は、外部からのアドレス信号を受け、これに対応するブロック選択信号線およびワード線を活性化する。
【０１０６】
列デコーダ２０は、書き込み時には、外部からのアドレス信号を受け、これに対応するビット線とプレート線との間に、書き込むべきデータに応じた電気的パルスを印加する。一方、読み出し時には、外部からのアドレス信号に対応するビット線とプレート線との間に所定の電圧を印加し、これにより流れる電流の値を検出し、検出した電流値に応じたデータを外部に出力する。
【０１０７】
＜メモリブロックＢＫ１１の内部構成＞
図１７に示したメモリブロックＢＫ１１の内部構成を図１８に示す。メモリブロックＢＫ１１は、メモリセルＭＣ１〜ＭＣ４を含む。メモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。メモリセルＭＣ１〜ＭＣ４はワード線ＷＬ１１〜ＷＬ１４に対応している。メモリセルＭＣ１〜ＭＣ４の各々は、可変抵抗１００と、電極１０１，１０２と、トランジスタＴ１とを含む。可変抵抗１００は、電極１０１と電極１０２との間に接続されている。可変抵抗１００は、電極１０１と電極１０２との間に与えられる電気的パルスに応答してその抵抗値が変化（増加／減少）する材料により構成されている。トランジスタＴ１は、電極１０１と電極１０２との間に可変抵抗１００と並列に接続されている。トランジスタＴ１のゲートは、対応するワード線に接続されている。
【０１０８】
なお、メモリブロックＢＫ１２，２１，２２の内部構成も、図１８に示したメモリブロックＢＫ１１の内部構成と同様の構成である。
【０１０９】
＜可変抵抗１００の特性＞
次に、各メモリセルＭＣ１〜ＭＣ４に含まれている可変抵抗１００の特性について説明する。
【０１１０】
図１９（ａ）に示すように、可変抵抗１００の抵抗値Ｒが低抵抗値ｒ１の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）を電極１０１，１０２間に印加すると、可変抵抗１００の抵抗値Ｒがｒ１からｒ２に増加する。なお、可変抵抗１００の抵抗値Ｒが高抵抗値ｒ２の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルスが電極１０１，１０２間に印加されたときには高抵抗値ｒ２の状態が保持される。
【０１１１】
一方、図１９（ｂ）に示すように、可変抵抗１００の抵抗値Ｒが高抵抗値ｒ２の状態において、電極１０１に対して電極１０２が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）を電極１０１，１０２間に印加すると、可変抵抗１００の抵抗値Ｒがｒ２からｒ１に減少する。なお、可変抵抗１００の抵抗値Ｒが低抵抗値ｒ１の状態において、電極１０１に対して電極１０２が−極性となる電気的パルスが電極１０１，１０２間に印加されたときには低抵抗値ｒ１の状態が保持される。
【０１１２】
図１９において可変抵抗１００を表す回路記号は、矢印の先端のほうが＋極性となる（すなわち電極１０１に対して電極１０２が＋極性となる）電気的パルスを電極１０１，１０２間に印加すると可変抵抗１００の抵抗値Ｒが増加し、矢印の先端のほうが−極性となる（すなわち電極１０１に対して電極１０２が−極性となる）電気的パルスを電極１０１，１０２間に印加すると可変抵抗１００の抵抗値Ｒが減少することを示している。
【０１１３】
可変抵抗１００の抵抗値Ｒは、電気的パルスが次に印加されるまで現在の値が保持されるので、低抵抗値ｒ１および高抵抗値ｒ２の一方を"０"、他方を"１"に対応させることにより、デジタル情報を記憶する不揮発性記憶素子として動作させることができる。
【０１１４】
＜メモリセルへの情報の書き込み＞
次に、図１７に示したメモリＬＳＩ６００の書き込み動作について説明する。ここではメモリブロックＢＫ１１内のメモリセルＭＣ１にデータを書き込む場合を例にして説明する。
【０１１５】
メモリブロックＢＫ１１内のメモリセルＭＣ１を示すアドレスと、当該メモリセルＭＣ１に書き込むべきデータとが外部から与えられる。
【０１１６】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ１２，ＢＳ２１，ＢＳ２２を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ１２，Ｔ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。トランジスタＴ１がオン状態であるメモリセルＭＣ２〜ＭＣ４における電極１０１，１０２間の抵抗値は、並列接続されている可変抵抗１００に比べて抵抗値の低いトランジスタＴ１の内部抵抗によって支配されているため抵抗値が低く、トランジスタＴ１がオフ状態であるメモリセルＭＣ１における電極１０１，１０２間の抵抗値は、可変抵抗１００の抵抗値に支配されて抵抗値が高くなる。
【０１１７】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１との間に電気的パルスを印加する。列デコーダ２０は、書き込むべきデータに応じた極性の電気的パルスを印加する。たとえば、可変抵抗１００の抵抗値Ｒについて、低抵抗値ｒ１を"０"、高抵抗値ｒ２を"１"に対応させている場合には次のような極性の電気的パルスが与えられる。
【０１１８】
メモリブロックＢＫ１１のメモリセルＭＣ１にデータ“１”を書き込む場合には、プレート線ＰＬ１に対してビット線ＢＬ１が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図１９（ａ）に示したように、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられる。この結果、可変抵抗１００の抵抗値Ｒがｒ２となり、メモリブロックＢＫ１１内のメモリセルＭＣ１にデータ“１”が書き込まれたことになる。なお、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４についてはトランジスタＴ１がオンになっているため、可変抵抗１００の抵抗値を変化させるだけの電気的パルスは可変抵抗１００には印加されない。
【０１１９】
一方、メモリブロックＢＫ１１のメモリセルＭＣ１にデータ“０”を書き込む場合には、プレート線ＰＬ１に対してビット線ＢＬ１が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図１９（ｂ）に示したように、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられる。この結果、可変抵抗１００の抵抗値Ｒがｒ１となり、メモリブロックＢＫ１１内のメモリセルＭＣ１にデータ“０”が書き込まれたことになる。なお、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４についてはトランジスタＴ１がオンになっているため、可変抵抗１００の抵抗値を変化させるだけの電気的パルスは可変抵抗１００には印加されない。
【０１２０】
＜メモリセルからの情報の読み出し＞
次に、図１７に示したメモリＬＳＩ６００の読み出し動作について説明する。ここではメモリブロックＢＫ１１内のメモリセルＭＣ１からデータを読み出す場合を例にして説明する。
【０１２１】
メモリブロックＢＫ１１内のメモリセルＭＣ１を示すアドレスが外部から与えられる。
【０１２２】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ１２，ＢＳ２１，ＢＳ２２を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ１２，Ｔ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１内のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１２３】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１との間に所定の電圧Ｖ１（たとえばＶ１＝１Ｖ）を印加する。これにより、（ビット線ＢＬ１）−（トランジスタＴ１１）−（メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００）−（メモリブロックＢＫ１１のメモリセルＭＣ２内のトランジスタＴ１）−（メモリブロックＢＫ１１のメモリセルＭＣ３内のトランジスタＴ１）−（メモリブロックＢＫ１１のメモリセルＭＣ４内のトランジスタＴ１）−（プレート線ＰＬ１）の経路に電流が流れる。トランジスタＴ１１、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、上記経路を流れる電流の電流値は、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。たとえば、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒが低抵抗ｒ１のときに上記経路を流れる電流値Ｉ１は、可変抵抗１００の抵抗値Ｒが高抵抗ｒ２のときに上記経路を流れる電流値Ｉ２よりも大きい。
【０１２４】
列デコーダ２０は、上記経路を流れる電流の値を検出し、これを所定のしきい値Ｔｈ（たとえば、Ｉ２＜Ｔｈ＜Ｉ１）と比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。可変抵抗１００の抵抗値Ｒについて低抵抗値ｒ１を"０"、高抵抗値ｒ２を"１"に対応させている場合には、検出された電流値がしきい値Ｔｈよりも大きいときにはデータ“０”が読み出しデータとして外部に出力され、しきい値Ｔｈよりも小さいときにはデータ“１”が読み出しデータとして外部に出力される。
【０１２５】
＜効果＞
以上のように第６の実施形態によるメモリＬＳＩ６００では、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２に対応させてトランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２を設け、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のうち、アクセスすべきメモリセルを含むメモリブロックに対応するトランジスタをオンにし、それ以外をオフにしている。また、アクセスすべきメモリセル内のトランジスタＴ１をオフにし、アクセスすべきメモリセル以外のメモリセル内のトランジスタＴ１をオンにしている。これにより、書き込み時には、アクセスすべきメモリセルに対応するビット線とプレート線との間に印加される電圧がそれ以外のメモリセル（可変抵抗１００）に及ぼす影響を低減することができ、再生時には、アクセスすべきメモリセル以外のメモリセル内の可変抵抗による再生信号への影響を低減することができる。この結果、半導体の微細化が進んでも従来のクロスポイント型の記憶素子に比べて記録・再生エラーを少なくすることができる。
【０１２６】
また、各メモリセルに対してセル選択用のトランジスタを１つ設けている従来の記憶素子と比較して、メモリセルサイズを低減することができ、高密度化による大容量化が実現される。
【０１２７】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。さらに多くのメモリブロックをマトリックス状に配置してメモリアレイを構成して用いれば、例えばフラッシュメモリや強誘電体メモリなどの従来のメモリに比べて、高速かつ/あるいは大容量のメモリＬＳＩを実現することができる。
【０１２８】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１２９】
また、ここでは図１９に示した電気的パルスによりメモリセル内の可変抵抗１００の抵抗値Ｒを低抵抗状態ｒ１もしくは高抵抗状態ｒ２に変化させ、一方の状態を“０”、他方の状態を“１”に対応させることにより、各メモリセルに１ビットのデジタル記録をさせる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１個のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１３０】
（第７の実施形態）
＜メモリＬＳＩの全体構成＞
本発明の第７の実施形態によるメモリＬＳＩの全体構成を図２０に示す。このメモリＬＳＩ７００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ２１と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１と、ブロック選択信号線ＢＳ１１，ＢＳ２１と、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２とを備える。
【０１３１】
ビット線ＢＬ１は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２に対応している。
【０１３２】
プレート線ＰＬ１１は、メモリブロックＢＫ１１に対応して配置されている。プレート線ＰＬ１２は、メモリブロックＢＫ１２に対応して配置されている。プレート線ＰＬ２１は、メモリブロックＢＫ２１に対応して配置されている。プレート線ＰＬ２２は、メモリブロックＢＫ２２に対応して配置されている。
【０１３３】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１１上のノードＮ９との間に直列に接続されている。メモリブロックＢＫ１２は、トランジスタＴ１１とメモリブロックＢＫ１１との相互接続ノードＮ１１とプレート線ＰＬ１２上のノードＮ１０との間に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２１上のノードＮ１２との間に直列に接続されている。メモリブロックＢＫ２２は、トランジスタＴ２１とメモリブロックＢＫ２１との相互接続ノードＮ２１とプレート線ＰＬ２２上のノードＮ１３との間に接続されている。
【０１３４】
＜メモリブロックＢＫ１１，ＢＫ１２の内部構成＞
図２０に示したメモリブロックＢＫ１１，ＢＫ１２の内部構成を図２１に示す。メモリブロックＢＫ１１，ＢＫ１２は、メモリセルＭＣ１〜ＭＣ４を含む。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、ノードＮ１１とプレート線ＰＬ１１上のノードＮ９との間に直列に接続されている。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１１側に、電極１０２がノードＮ１１側になるように接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、ノードＮ１１とプレート線ＰＬ１２上のノードＮ１０との間に直列に接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、電極１０２がプレート線ＰＬ１２側に、電極１０１がノードＮ１１側になるように接続されている。
【０１３５】
なお、メモリブロックＢＫ２１の内部構成はメモリブロックＢＫ１１と同様であり、メモリブロックＢＫ２２の内部構成はメモリブロックＢＫ１２と同様である。
【０１３６】
＜メモリセルへの情報の書き込み＞
次に、図２０に示したメモリＬＳＩ７００の書き込み動作について説明する。このＬＳＩ７００では、メモリブロックＢＫ１１，ＢＫ１２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ１１に対応している。）に対して１ビットの情報が記憶される。同様に、メモリブロックＢＫ２１，ＢＫ２２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ２１内のメモリセルＭＣ１とメモリブロックＢＫ２２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ２１に対応している。）に対して１ビットの情報が記憶される。具体的には、１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報が記憶される。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルに情報を書き込む場合を例にして説明する。
【０１３７】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスと、当該１対のメモリセルに書き込むべきデータとが外部から与えられる。
【０１３８】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ２１がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１３９】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に電気的パルスを印加する。列デコーダ２０は、書き込むべきデータに応じた極性の電気的パルスを印加する。
【０１４０】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”を書き込む場合には、図２２に示すように、プレート線ＰＬ１１，ＰＬ１２に対してビット線ＢＬ１が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図２２（ａ）に示すように、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、図２２（ｂ）に示すように、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”が書き込まれたことになる。
【０１４１】
一方、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”を書き込む場合には、プレート線ＰＬ１１，ＰＬ１２に対してビット線ＢＬ１が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”が書き込まれたことになる。
【０１４２】
＜メモリセルからの情報の読み出し＞
次に、図２０に示したメモリＬＳＩ７００の読み出し動作について説明する。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルからデータを読み出す場合を例にして説明する。
【０１４３】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスが外部から与えられる。
【０１４４】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ２１がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１４５】
この状態で列デコーダ２０は、図２３に示すように、与えられたアドレスに応答してプレート線ＰＬ１１とプレート線ＰＬ１２との間に所定の電圧Ｖ１を印加する。そして列デコーダ２０は、ビット線ＢＬ１の電圧Ｖｏｕｔを検出し、これを所定のしきい値Ｔｈと比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。トランジスタＴ１１、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、ビット線ＢＬ１の電圧Ｖｏｕｔは、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。図２４（ａ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態の場合、ビット線ＢＬ１の電圧Ｖｏｕｔ１が検出される。この電圧Ｖｏｕｔ１はしきい値Ｔｈよりも大きいため、列デコーダ２０は、データ“０”を読み出しデータとして外部に出力する。一方、図２４（ｂ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態の場合、ビット線ＢＬ１の電圧Ｖｏｕｔ２が検出される。この電圧Ｖｏｕｔ２はしきい値Ｔｈよりも小さいため、列デコーダ２０は、データ“１”を読み出しデータとして外部に出力する。
【０１４６】
＜効果＞
以上のように第７の実施形態によるメモリＬＳＩ７００では、１対のメモリセルに対して１ビットの情報が記憶されるため、第６の実施形態に示したメモリＬＳＩ６００と比較して記録・再生時のエラーをさらに低減することができる。
【０１４７】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。
【０１４８】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１４９】
また、ここでは１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報を記憶させる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１対のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１５０】
（第８の実施形態）
＜メモリＬＳＩの全体構成＞
本発明の第８の実施形態によるメモリＬＳＩの全体構成を図２５に示す。このメモリＬＳＩ８００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１，ＢＬ２と、ブロック選択信号線ＢＳ１１，ＢＳ２１と、プレート線ＰＬ１，ＰＬ２とを備える。
【０１５１】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。トランジスタＴ１２およびメモリブロックＢＫ１２は、ビット線ＢＬ２上のノードＮ２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。トランジスタＴ１１，Ｔ１２のゲートはともにブロック選択信号線ＢＳ１１に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２上のノードＮ７との間に直列に接続されている。トランジスタＴ２２およびメモリブロックＢＫ２２は、ビット線ＢＬ２上のノードＮ４とプレート線ＰＬ２上のノードＮ８との間に直列に接続されている。トランジスタＴ２１，Ｔ２２のゲートはともにブロック選択信号線ＢＳ２１に接続されている。
【０１５２】
＜メモリブロックＢＫ１１，ＢＫ１２の内部構成＞
図２５に示したメモリブロックＢＫ１１，ＢＫ１２の内部構成を図２６に示す。メモリブロックＢＫ１１，ＢＫ１２は、メモリセルＭＣ１〜ＭＣ４を含む。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１側に、電極１０２がトランジスタＴ１１側になるように接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１側に、電極１０２がトランジスタＴ１２側になるように接続されている。
【０１５３】
なお、メモリブロックＢＫ２１の内部構成はメモリブロックＢＫ１１と同様であり、メモリブロックＢＫ２２の内部構成はメモリブロックＢＫ１２と同様である。
【０１５４】
＜メモリセルへの情報の書き込み＞
次に、図２５に示したメモリＬＳＩ３の書き込み動作について説明する。このＬＳＩ８００では、第７の実施形態と同様に、メモリブロックＢＫ１１，ＢＫ１２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ１１に対応している。）に対して１ビットの情報が記憶される。同様に、メモリブロックＢＫ２１，ＢＫ２２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ２１内のメモリセルＭＣ１とメモリブロックＢＫ２２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ２１に対応している。）に対して１ビットの情報が記憶される。具体的には、１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報が記憶される。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルに情報を書き込む場合を例にして説明する。
【０１５５】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスと、当該１対のメモリセルに書き込むべきデータとが外部から与えられる。
【０１５６】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１，Ｔ１２がオンになり、トランジスタＴ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１５７】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１，ＢＬ２およびプレート線ＰＬ１の各々に書き込みデータに応じた極性の電気的パルスを印加する。
【０１５８】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”を書き込む場合には、図２７に示すような電気的パルスがビット線ＢＬ１，ＢＬ２およびプレート線ＰＬ１の各々に印加される。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、図２８（ａ）に示すように可変抵抗１００の抵抗値Ｒがｒ２となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、図２８（ｂ）に示すように可変抵抗１００の抵抗値Ｒがｒ１となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”が書き込まれたことになる。
【０１５９】
一方、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”を書き込む場合には、図２７に示した電気的パルスのうちビット線ＢＬ１に印加されるパルスとビット線ＢＬ２に印加されるパルスとを入れ替える。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”が書き込まれたことになる。
【０１６０】
＜メモリセルからの情報の読み出し＞
次に、図２５に示したメモリＬＳＩ８００の読み出し動作について説明する。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルからデータを読み出す場合を例にして説明する。
【０１６１】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスが外部から与えられる。
【０１６２】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１，Ｔ１２がオンになり、トランジスタＴ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１６３】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とビット線ＢＬ２との間に所定の電圧Ｖ１を印加する。そして列デコーダ２０は、プレート線ＰＬ１の電圧Ｖｏｕｔを検出し、これを所定のしきい値Ｔｈと比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。トランジスタＴ１１、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、プレート線ＰＬ１の電圧Ｖｏｕｔは、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。図２９（ａ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態の場合、プレート線ＰＬ１の電圧Ｖｏｕｔ１が検出される。この電圧Ｖｏｕｔ１はしきい値Ｔｈよりも大きいため、列デコーダ２０は、データ“０”を読み出しデータとして外部に出力する。一方、図２９（ｂ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態の場合、プレート線ＰＬ１の電圧Ｖｏｕｔ２が検出される。この電圧Ｖｏｕｔ２はしきい値Ｔｈよりも小さいため、列デコーダ２０は、データ“１”を読み出しデータとして外部に出力する。
【０１６４】
＜効果＞
以上のように第８の実施形態によるメモリＬＳＩ８００では、１対のメモリセルに対して１ビットの情報が記憶されるため、第６の実施形態に示したメモリＬＳＩ６００と比較して記録・再生時のエラーをさらに低減することができる。
【０１６５】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。
【０１６６】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１６７】
また、ここでは１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報を記憶させる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１対のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１６８】
（第９の実施形態）
本発明の第９の実施形態によるシステムＬＳＩ（Embedded-RAM）４００の構成を図３０に示す。このシステムＬＳＩ４００では、メモリ回路３０とロジック回路４０とが１チップ上に構成されている。このシステムＬＳＩ４００は、メモリ回路３０をデータＲＡＭとして使用するものである。メモリ回路３０は、第６から第８の実施形態で説明したメモリＬＳＩ６００，７００，８００のいずれか１つと同様の構成および動作を有する。
【０１６９】
メモリ回路３０にデータを書き込む場合、ロジック回路４０は、メモリ回路３０の動作モードを記憶モードにする。次にロジック回路４０は、データを記憶すべきメモリセルのアドレスを示す信号をメモリ回路３０に出力する。次にロジック回路４０は、書き込むべきデータをメモリ回路３０に出力する。次にメモリ回路３０において、第６〜第８の実施形態のいずれかにおいて説明したのと同様の動作が行われ、ロジック回路４０が出力したデータがメモリ回路３０のメモリセルに書き込まれる。
【０１７０】
一方、メモリ回路３０のメモリセルに書き込まれたデータを読み出す場合、ロジック回路４０は、メモリ回路３０の動作モードを再生モードにする。次にロジック回路４０は、データを読み出したいメモリセルのアドレスを示す信号をメモリ回路３０に出力する。次にメモリ回路３０において、第６〜第８の実施形態において説明したのと同様の動作が行われ、選択したメモリセルに記憶されているデータが読み出されてロジック回路４０に出力される。
（第１０の実施形態）
本発明の第１０の実施形態によるシステムＬＳＩ（reconfigurable ＬＳＩ）５００の構成を図３１に示す。このシステムＬＳＩ５００は、メモリ回路５０と、プロセッサ６０と、インターフェイス７０を備える。このシステムＬＳＩ５００では、メモリ回路５０をプログラムＲＯＭとして使用する。メモリ回路５０は、第６から第８の実施形態で説明したメモリＬＳＩ６００，７００，８００のいずれか１つと同様の構成および動作を有する。メモリ回路５０には、プロセッサ６０の動作に必要なプログラムが記憶される。プロセッサ６０は、メモリ回路５０およびインターフェイス７０を制御するとともに、メモリ回路５０に記憶されているプログラムPmを読み出しこれに応じた処理を行う。インターフェイス７０は、外部から入力されたプログラムPinをメモリ回路５０に出力する。
【０１７１】
メモリ回路５０に外部からのプログラムPinを書き込む場合、プロセッサ６０は、メモリ回路５０の動作モードを記憶モードにするとともにプログラムPinを書き込むべきメモリセルのアドレスを示す信号をメモリ回路５０に出力する。次にインターフェイス７０は、外部から入力されたプログラムPinを入力し、入力したプログラムPinをメモリ回路５０に出力する。次にメモリ回路５０において、第６〜第８の実施形態のいずれか１つにおいて説明したのと同様の動作が行われ、インターフェイス７０からのプログラムPinがメモリセルに書き込まれる。
【０１７２】
一方、メモリ回路５０に書き込まれたプログラムPmを読み出す場合、プロセッサ６０は、メモリ回路５０の動作モードを再生モードにするとともにプログラムPmを読み出したいメモリセルのアドレスを示す信号をメモリ回路５０にに出力する。次にメモリ回路５０において、第６〜第８の実施形態のいずれか１つにおいて説明したのと同様の動作が行われ、選択したメモリセルが記憶しているプログラムPmがプロセッサ６０に出力される。プロセッサ６０は、入力したプログラムＰｍに基づいて動作を行う。
【０１７３】
メモリ回路５０は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。これにより、プロセッサ６０において実現される機能を代えることができる。また、複数のプログラムをメモリ回路５０に記憶しておき、読み出すプログラムに応じてプロセッサ６０で実現される機能を代えることもできる。
【０１７４】
以上のように第１０の実施形態によれば、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
【産業上の利用可能性】
【０１７５】
本発明による記憶素子は、低電力、高速書き込み・消去、大容量化が要求される不揮発性メモリとして有用である。
【図面の簡単な説明】
【０１７６】
【図１】図１は、本発明の実施形態において用いられる可変抵抗体の基本構成を示す。
【図２】図２は、図１に示した可変抵抗体にパルス電圧を印加したときの抵抗値の変化を示す。
【図３】図３は、可変抵抗体の抵抗特性および回路記号を示す。
【図４】図４は、第１の実施形態による記憶素子の構成、記録時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図５】図５は、第１の実施形態による記憶素子の再生時の電圧印加方法および再生出力の変化を示す。
【図６】図６は、第１の実施形態による記憶素子のリセット時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図７】図７は、第２の実施形態による記憶素子の構成、記録時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図８】図８は、第３の実施形態によるメモリアレイ回路の構成を示す回路図である。
【図９】図９は、図８に示したメモリアレイ回路の断面構造を示す。
【図１０】図１０は、記録時およびリセット時における可変抵抗の抵抗値の変化を示す。
【図１１】図１１は、再生モードにおける可変抵抗の抵抗値と出力電圧との関係を示す。
【図１２】図１２は、可変抵抗の抵抗値が１／２である場合における可変抵抗の抵抗値と出力電圧との関係を示す。
【図１３】図１３は、第４の実施形態によるメモリアレイ回路の断面構造を示す。
【図１４】図１４は、第５の実施形態によるメモリセルの構成を示す回路図である。
【図１５】図１５は、記録時およびリセット時における可変抵抗の抵抗値の変化を示す。
【図１６】図１６は、クロスポイント構造のメモリＬＳＩの一例を示す。
【図１７】図１７は、第６の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図１８】図１８は、図１７に示したメモリブロックの内部構成を示す。
【図１９】図１９は、各メモリセルに含まれている可変抵抗の特性を示す。
【図２０】図２０は、第７の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図２１】図２１は、図２０に示したメモリブロックの内部構成を示す。
【図２２】図２２は、図２０に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２３】図２３は、図２０に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図２４】図２４は、図２０に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図２５】図２５は、第８の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図２６】図２６は、図２５に示したメモリブロックの内部構成を示す。
【図２７】図２７は、図２５に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２８】図２８は、図２５に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２９】図２９は、図２５に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図３０】図３０は、第９の実施形態によるシステムＬＳＩの構成を示すブロック図である。
【図３１】図３１は、第１０の実施形態によるシステムＬＳＩの構成を示すブロック図である。
【技術分野】
【０００１】
この発明は、与えられる電気的パルスに応じてその抵抗値が変化する材料を用いた記憶素子、メモリ回路、半導体集積回路に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するために、不揮発性メモリ素子の要望が大きくなってきており、さらに記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、長寿命化の要求がますます高まりつつある。現在、不揮発性メモリ素子としては半導体トランジスタのゲート部分に浮遊ゲートを設け、その浮遊ゲート内に電子を注入するメカニズムを用いて不揮発性を実現したフラッシュメモリが実用化され、デジタルカメラやパーソナルコンピュータの外部記憶素子として多く用いられている。
【０００３】
しかしながらフラッシュメモリは、書き込み電力が大きい、書き込み時間が長い、書き換え寿命が短い、大容量化（素子の微細化）が困難等の多くの課題を有している。そのため、現在これらフラッシュメモリの課題を解決すべく、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、ＴＭＲ（トンネルＭＲ）材料を用いた半導体メモリ（ＭＲＡＭ）、相変化材料を用いた半導体メモリ（ＯＵＭ）等の新規な不揮発性記憶素子の開発が盛んに行われている。ところがこれらの記憶素子も、ＦｅＲＡＭに関しては素子の微細化が困難、ＭＲＡＭに関しては書き込み電力が高い、ＯＵＭに関しては書き換え寿命が短い等の課題を有しており、不揮発性の個体記憶素子に対する要望をすべて満たす記憶素子がないのが現状である。さらに、それらを克服するための新しい記録方法としてパルス電圧によりペロブスカイト構造酸化物の抵抗値を変化させる手法がヒューストン大学により開発された（米国特許第６，２０４，１３９号公報）が、メモリ素子としての安定な動作および製造歩留まりに大きな課題を有するのが現状である。
【発明の開示】
【課題を解決するための手段】
【０００４】
この発明の１つの局面に従うと、記憶素子は第１の可変抵抗と第２の可変抵抗とを備える。第１および第２の可変抵抗は、第１の端子と第２の端子との間に直列に接続される。第１の可変抵抗は、第１の端子と第３の端子との間に接続され、第１の端子と第３の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。第２の可変抵抗は、第３の端子と第２の端子との間に接続され、第３の端子と第２の端子との間に印加されるパルス電圧の極性に応じてその抵抗値を増加／減少させる。
【０００５】
上記記憶素子では、第１の端子と第３の端子との間および第３の端子と第２の端子との間に所定のパルス電圧を印加して第１および第２の可変抵抗の抵抗値を可逆的に変化させることにより１ビットあるいは多ビットの情報を記録する。
【０００６】
一方、第１の端子に第１の電位を与えかつ第２の端子に第２の電位を与えた状態において第３の端子の電圧を出力することで１ビットあるいは多ビットの情報を再生する。
【０００７】
この発明のもう１つの局面に従うと、記憶素子は、与えられる電気的パルスに応じてその抵抗値が変化する材料（可変抵抗材料）を用いて次のように構成されている。
【０００８】
ソース，ドレイン，およびゲートを有するトランジスタが半導体基板上に形成されている。トランジスタの上部に保護絶縁膜が形成されている。保護絶縁膜の上部に導電膜が形成されている。可変抵抗材料によって構成された可変抵抗膜が導電膜の上部に形成されている。可変抵抗膜の上部に２つの電極が形成されている。トランジスタのドレインおよびソースのうちいずれか一方と導電膜とを電気的に接続するコンタクトプラグが設けられている。
【０００９】
上記記憶素子では、電極と導電膜との間に電気的パルスが印加されると、可変抵抗膜のうち電極の直下に存在する領域（可変抵抗部）の抵抗値が変化する。これにより、可変抵抗部は複数の抵抗状態を有する。この複数の抵抗状態の各々に数値を対応づければ、１ビットあるいは多ビットの情報を記憶することができる。また、トランジスタがスイッチの役割を果たすので、メモリセルとして用いることができる。
【００１０】
上記記憶素子によれば、従来の不揮発性固体記憶素子で課題となっていた、書き込み電力が高い，書き込み時間が長い，書き換え寿命が短い，大容量化（素子の微細化）が困難等の多くの課題を解決することができる不揮発性固体記憶素子を実現することができる。
【００１１】
この発明のさらにもう１つの局面に従うと、メモリ回路は、第１のメモリブロックと、第２のメモリブロックと、第１のブロック選択トランジスタとを備える。第１のメモリブロックは、第１のノードと第２のノードとの間に接続される。第１のブロック選択トランジスタは、第１のノードと第２のノードとの間に第１のメモリブロックと直列に接続される。第２のメモリブロックは、第１のメモリブロックと第１のブロック選択トランジスタとの相互接続ノードと第３のノードとの間に接続される。第１および第２のメモリブロックの各々は、直列に接続された複数のメモリセルを含む。複数のメモリセルの各々は可変抵抗とトランジスタとを含む。可変抵抗は、第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられる電気的パルスに応答して抵抗値が変化する。トランジスタは、第１の端子と第２の端子との間に可変抵抗と並列に接続される。
【００１２】
この発明のさらにもう１つの局面に従うと、メモリ回路は、第１のメモリブロックと、第１のブロック選択トランジスタと、第２のメモリブロックと、第２のブロック選択トランジスタとを備える。第１のメモリブロックは、第１のノードと第２のノードとの間に接続される。第１のブロック選択トランジスタは、第１のノードと第２のノードとの間に第１のメモリブロックと直列に接続される。第２のメモリブロックは、第２のノードと第３のノードとの間に接続される。第２のブロック選択トランジスタは、第２のノードと第３のノードとの間に第２のメモリブロックと直列に接続される。第１および第２のメモリブロックの各々は、直列に接続された複数のメモリセルを含む。複数のメモリセルの各々は可変抵抗とトランジスタとを含む。可変抵抗は、第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられる電気的パルスに応答して抵抗値が変化する。トランジスタは、第１の端子と第２の端子との間に可変抵抗と並列に接続される。
【００１３】
上記メモリ回路によれば、半導体の微細化が進んでもクロスポイント型の記憶素子に比べて記録再生のエラーが少ないメモリ回路の実現が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態を図面を参照して詳しく説明する。なお、図面において同一または相当する部分には同じ参照符号を付してその説明は繰り返さない。
【００１５】
＜可変抵抗体の基本構成および基本特性＞
まず、本発明の実施形態において用いられる可変抵抗体の基本構成および基本特性について説明する。
【００１６】
本実施形態において用いられる可変抵抗体は、与えられる電気的パルスの極性の応じてその抵抗値を増加／減少させる特性を有するものである。その基本構成を図１に示す。この可変抵抗体では、基板４上に電極３が設けられ、電極３上に抵抗変化材料２が製膜され、抵抗変化材料２の上に電極１が設られている。ここでは基板４としてＳｉを用い、電極３としてＰｔを用い、抵抗変化材料２としてPr0.7Ca0.3MnO3(PCMO)からなるＣＭＲ材料を用い、電極１としてＡｇを用いた。ＰＣＭＯ材料は、印加されるパルス電圧（ここでは電極１，３間に与えられるパルス電圧）のパルス数に依存して抵抗値が変化（増加／減少）し、その変化の方向が印加電圧の極性（ここでは電極１，３間に与えられるパルス電圧の極性）により異なるという特性を有することが米国特許第６，２０４，１３９号公報に報告されているが、その初期状態に関しては明記されていない。そこで我々は、基板温度７００℃でスパッタ形成したＰＣＭＯ材料２に異なる極性のパルス電圧を印加した時の抵抗変化のパルス数依存性を調べた。図２にその結果を示す。
【００１７】
図２（ａ）は、成膜後のＰＣＭＯ材料２の表面にまず−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）したときの抵抗の変化を示す。ＰＣＭＯ材料２のうち電極１の直下に存在する領域（可変抵抗部）２ａは、成膜後（与えられたパルス電圧の数が０の状態）には約３０ｋΩの高い抵抗値Ｒを示していたがパルス数の増加にしたがい抵抗値Ｒは減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）すると抵抗値Ｒは増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）すると抵抗値Ｒは再び減少していく傾向を示した。したがって、図２（ａ）に示したようなプロセスによって抵抗値Ｒの初期値が１００Ωまたは９ｋΩに設定された可変抵抗体αは、図３（ａ）に示すように、膜表面（電極１）に＋極性のパルス電圧を印加することにより抵抗値Ｒが増加し、−極性のパルス電圧を印加することにより抵抗値Ｒが減少する特性を有する。なお、抵抗値Ｒが９ｋΩの状態において＋極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は増加せず、抵抗値Ｒが１００Ωの状態において−極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は減少しない。
【００１８】
また、図２（ｂ）は、成膜後のＰＣＭＯ材料２の表面にまず＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）した時の抵抗の変化を示す。ＰＣＭＯ材料２のうち電極１の直下に存在する領域（可変抵抗部）２ａは、成膜後（与えられたパルス電圧の数が０の状態）には約３０ｋΩの高い抵抗値Ｒを示していたがパルス数の増加にしたがい抵抗値Ｒは減少していき、約２９パルス後に約１００Ωまで低下した。その後、極性を反転させ−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が−極性、電極３が＋極性となるようにパルス電圧を印加）すると抵抗値Ｒは増加していき、３９パルス目に９ｋΩまで増加した。その後、再び極性を反転させ、＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加（電極１が＋極性、電極３が−極性となるようにパルス電圧を印加）すると抵抗値Ｒは再び減少していく傾向を示した。したがって、図２（ｂ）に示したようなプロセスによって抵抗値の初期値が１００Ωまたは９ｋΩに設定された可変抵抗体βは、図３（ｂ）に示すように、膜表面（電極１）に−極性のパルス電圧を印加することにより抵抗値Ｒが増加し、＋極性のパルス電圧を印加することにより抵抗値Ｒが減少する特性を有する。なお、抵抗値Ｒが９ｋΩの状態において−極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は増加せず、抵抗値Ｒが１００Ωの状態において＋極性のパルス電圧が膜表面（電極１）に印加されたときには抵抗値Ｒはそれ以上は減少しない。
【００１９】
本実施例ではパルス電圧の極性を、便宜上、ＰＣＭＯ材料２の膜表面（電極１）に与えられる電圧の極性と定義して説明した。しかしながら回路図で説明する場合は材料の表裏の定義は意味を持たない。それゆえ、ここで使用した可変抵抗体を図３に示すような回路記号で表記すると、可変抵抗体αの特性も可変抵抗体βの特性も同時に説明できることになる。すなわち、可変抵抗体を表す回路記号を、矢印の先端に＋極性のパルス電圧が印加されると抵抗値が増加し、矢印の先端に−極性のパルス電圧が印加されると抵抗値が減少する特性を有すると定義する。このように定義すると可変抵抗体αも可変抵抗体βも全く同じ記号で説明することができる。したがって、本明細書では図３に示した記号で可変抵抗体を表すことにする。
【００２０】
（第１の実施形態）
＜記憶素子の構成＞
本発明の第１の実施形態による記憶素子の構成を図４（ａ）に示す。この記憶素子では、与えられる電気的パルスの極性に応じて抵抗値が変化する可変抵抗５および６が電源端子７と電源端子８との間に直列に接続されている。可変抵抗５と可変抵抗６との相互接続ノードに入出力端子９が接続されている。可変抵抗５は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、入出力端子９と電源端子７との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源足し８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が増加し電源端子８が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００２１】
＜記憶素子への情報の記録＞
この記憶素子に情報を記録する際には、図４（ａ）に示すように、電源端子７および８に設置電圧ＧＮＤを与えた状態で入出力端子９に記録パルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を印加する。この場合、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧が印加される。その結果、図４（ｂ）に示すように、印可されるパルス数の増加にしたがい可変抵抗５の抵抗値Ｒは増加し可変抵抗６の抵抗値Ｒは減少していく。このようにパルス電圧を印加することにより２つの可変抵抗体５，６の抵抗値Ｒを初期値と逆方向に変化させることで情報の記録を行うことができる。この場合、印加されるパルス数が０のときを（０，０）、パルス数が１のときを（０，１）、パルス数が２のときを（１，０）、パルス数が３のときを（１，１）の状態とすると、パルス数に応じて抵抗値Ｒが４つの状態に変化するため、２ビットの多値情報を記録できたことになる。
【００２２】
＜記憶素子からの情報の再生＞
抵抗変化材料２（図１）は、印加される電圧の絶対値（振幅）が所定のレベル以下のときには可変抵抗部２ａの抵抗値が変化しないという特性も有する。よって、所定のレベル以下の電圧を可変抵抗部２ａに印加することによって可変抵抗部２ａの抵抗値を測定することが可能である。これを利用して、図４に示した記憶素子から情報を再生する。
【００２３】
図５（ａ）は、図４に示した記憶素子に記録された情報を再生する時の様子を示す。再生時には、電源端子７に接地電圧ＧＮＤを与え、記録パルス電圧よりも低い再生電圧（たとえば、＋１Ｖ）を電源端子８に印加する。そして入出力端子９から出力電圧を取り出す。その出力電圧の様子を図５（ｂ）に示す。出力電圧は記録時のパルス数に応じて異なる値になるため、２ビットの多値情報を再生できたことになる。
【００２４】
＜記録状態のリセット＞
この記憶素子の記録状態をリセットする時の様子を図６（ａ）に示す。リセット時には、電源端子７および８に接地電圧ＧＮＤを与え、記録する時とは逆の−極性のリセットパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を入出力端子９に印加する。この場合、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧が印加される。その結果、図６（ｂ）に示すように、パルス数の増加にしたがい可変抵抗５の抵抗値Ｒは減少し可変抵抗６の抵抗値Ｒは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗５および６の抵抗値Ｒを初期状態にリセットすることができる。
【００２５】
＜変形例＞
図４（ａ）に示した記憶素子において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
【００２６】
記憶素子に情報を記録する際には、入出力端子９に記録パルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）を印加するとともに、この記録パルスとは逆極性のパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を記録パルスに同期させて電源端子７および８に与える。この場合、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧（＋４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧（−４Ｖ）が印加される。その結果、図４（ｂ）に示したのと同様の抵抗変化が生じる。
【００２７】
リセット時には、記録する時とは逆の−極性のリセットパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を入出力端子９に印加するとともに、このリセットパルスとは逆極性のパルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）をリセットパルスに同期させて電源端子７および８に与える。この場合、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧（−４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧（＋４Ｖ）が印加される。その結果、図６（ｂ）に示したのと同様の抵抗変化が生じる。
【００２８】
（第２の実施形態）
＜記憶素子の構成＞
本発明の第２の実施形態による記憶素子の構成を図７（ａ）に示す。この記憶素子における可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源端子８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が減少し電源端子８が−極性となるパルス電圧が与えられると抵抗値が増加する。その他の構成は図４（ａ）に示したものと同様である。
【００２９】
＜記憶素子への情報の記録＞
この記憶素子に情報を記録する際には、図７（ａ）に示すように、＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなる記録パルス電圧を入出力端子９に印加するとともに、−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子７に印加し、＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子８に与える。これにより、可変抵抗５の矢印の先端（入出力端子９）には＋極性のパルス電圧（＋４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には−極性のパルス電圧（−４Ｖ）が印加される。その結果、図７（ｂ）に示すように、印可されるパルス数の増加にしたがい可変抵抗５の抵抗値Ｒは増加し可変抵抗６の抵抗値Ｒは減少していく。このようにパルス電圧を印加することにより２つの可変抵抗５，６の抵抗値Ｒを初期値と逆方向に変化させることで情報の記録を行うことができる。
【００３０】
＜記憶素子からの情報の再生＞
第１の実施形態と同様、再生時には、電源端子７に接地電圧ＧＮＤを与え、記録パルス電圧よりも低い再生電圧（たとえば、＋１Ｖ）を電源端子８に与える。そして入出力端子９から出力電圧を取り出す。この出力電圧の様子は図５（ｂ）に示したものと同様になる。
【００３１】
＜記録状態のリセット＞
記憶素子の記録状態をリセットする時には、＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるリセットパルス電圧を入出力端子９に印加するとともに、＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧をリセットパルスに同期させて電源端子７に印加し、−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を記録パルスに同期させて電源端子８に与える。これにより、可変抵抗５の矢印の先端（入出力端子９）には−極性のパルス電圧（−４Ｖ）が印加され、可変抵抗６の矢印の先端（電源端子８）には＋極性のパルス電圧（＋４Ｖ）が印加される。その結果、図６（ｂ）に示したのと同様に、パルス数の増加にしたがい可変抵抗５の抵抗値Ｒは減少し可変抵抗６の抵抗値Ｒは増加する。記録時と同じ数のパルスを印加することにより、可変抵抗５および６の抵抗値Ｒを初期状態にリセットすることができる。
【００３２】
（第３の実施形態）
＜メモリアレイ回路の回路構成＞
第３の実施形態によるメモリアレイ回路の回路構成を図８に示す。このメモリアレイ回路は、第２の実施形態（図７）において説明した記憶素子をトランジスタ回路に組み込んで作成した例である。このメモリアレイ回路では、複数のメモリセルＭＣ１００が行方向および列方向にマトリクス状に配置されている。複数のワード線Ｗ１，Ｗ２，…が行方向に配置されている。複数のビット線Ｂ１，…が列方向に配置されている。複数のプレート線Ｐ１ａ，Ｐ１ｂ，…が列方向に配置されている。なお、図８では、メモリアレイ回路に含まれている複数のメモリセルＭＣ１００のうちワード線Ｗ１，Ｗ２、ビット線Ｂ１、プレート線Ｐ１ａ，Ｐ１ｂに対応する２つのメモリセルＭＣ１００に関する部分を示している。
【００３３】
メモリセルＭＣ１００は、可変抵抗５および６と、トランジスタＴ１００とを含む。トランジスタＴ１００および可変抵抗５は、対応するビット線Ｂ１と対応するプレート線Ｐ１ａとの間に直列に接続されている。トランジスタＴ１００のゲートは、対応するワード線Ｗ１またはＷ２に接続されている。可変抵抗６は、トランジスタＴ１００と可変抵抗５との相互接続ノードと対応するプレート線Ｐ１ｂとの間に接続されている。なお、図７（ａ）に示した記憶素子と対応させて説明すると、入出力端子９はトランジスタＴ１００のドレイン（あるいはソース）側に接続され、電源端子７はプレート線Ｐ１ａに接続され、電源端子８はプレート線Ｐ１ｂに接続されている。また、可変抵抗５は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、入出力端子９と電源端子７との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、入出力端子９と電源端子８との間に入出力端子９が＋極性となるパルス電圧が与えられると抵抗値が増加し入出力端子９が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００３４】
＜メモリアレイ回路の断面構造＞
図８に示したメモリアレイ回路の断面構造を図９に示す。このメモリアレイ回路では次のようにして１つのメモリセルＭＣ１００が構成されている。まず。半導体基板１００１上にドレイン１００２ａおよびソース１００２ｂが形成され、ゲート酸化膜１００３を介してゲート１００４が形成されている。これによりトランジスタＴ１００が形成されている。このトランジスタＴ１００は保護絶縁膜１００５で覆われている。保護絶縁膜１００５の上に導電膜１００７が形成されている。導電膜１００７の上にスパッタリング法によって可変抵抗膜１００８が形成されている。導電膜１００７とソース１００２ｂとがコンタクトプラグ１００６によって接続されている。可変抵抗膜１００８の上に２つの電極１００９ａおよび１００９ｂが形成されている。このようにして１つのメモリセルＭＣ１００が構成されている。
【００３５】
電極１００９ａと導電膜１００７との間に所定のパルス電圧が印加されると、可変抵抗膜１００８のうち電極１００９ａの直下に存在する領域（可変抵抗部１００８ａ）の抵抗値が増加／減少する。また、電極１００９ｂと導電膜１００７との間に所定のパルス電圧が印加されると、可変抵抗膜１００８のうち電極１００９ｂの直下に存在する領域（可変抵抗部１００８ｂ）の抵抗値が増加／減少する。このメモリセルＭＣ１００では、可変抵抗部１００８ａおよび１００８ｂを１つの記憶素子として利用し、可変抵抗部１００８ａおよび１００８ｂの抵抗変化を用いて１ビットあるいは多ビットの情報（ビットデータ）を記憶する。
【００３６】
なお、図８との対応関係を説明すると、ドレイン１００２ａはビット線Ｂ１に接続されている。ゲート１００４はワード線Ｗ１またはＷ２に接続されている。コンタクトプラグ１００６は入出力端子９に相当する。可変抵抗膜１００８のうち電極１００９ａの直下に存在する領域（可変抵抗部１００８ａ）は可変抵抗５に相当する。可変抵抗膜１００８のうち電極１００９ｂの直下に存在する領域（可変抵抗部１００８ｂ）は可変抵抗６に相当する。
【００３７】
＜大きさ＞
保護絶縁膜１００５の膜厚は、ゲート１００４と導電膜１００７とが電気的に接続されない程度の厚さであればよい。導電膜１００７の幅は、少なくともコンタクトプラグ１００６と可変抵抗部１００８ａ，１００８ｂとを電気的に接続することができる程度の幅であればよい。電極１００９ａ，１００９ｂは、導電膜１００７の幅に収まる区域に形成すればよい。このようにすれば、導電膜１００７と電極１００９ａ，１００９ｂとの間に電界を生じさせることができる。また、電極１００９ａと電極１００９ｂとの距離は、電極１００９ａと導電膜１００７との間で発生する電界が電極１００９ｂに影響を及ぼさない程度の距離であればよい。このようにすれば、可変抵抗部１００８ａ，１００８ｂの各々に個別のパルス電圧を印加することができる。
【００３８】
なお、本実施形態では、図９に示したメモリセルＭＣ１００の１つあたりの幅を０．２８μｍとし、可変抵抗膜１００８の膜厚を０．０５μｍとし、保護絶縁膜１００５の膜厚を０．４μｍとし、電極１００９ａ，１００９ｂの幅を０．０９μｍとしている。また、導電膜１００７の幅をメモリセルＭＣ１００の幅と同様の０．２８μｍとし、電極１００９ａと電極１００９ｂとの距離を０．１μｍとした。
【００３９】
＜用いた材料＞
本実施形態では、可変抵抗膜１００８としてPr0.7Ca0.3MnO3(PCMO)からなるＣＭＲ材料を用い、導電膜１００７にはPt、電極１００９ａ，１００９ｂにはAgを用いた。また、基板１００１にはSiを用い、ゲート酸化膜１００３にはSiO2、ゲート１００４にはポリSi、コンタクトプラグ１００６にはW（タングステン）を用いた。
【００４０】
＜メモリアレイ回路の動作＞
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルＭＣ１００に２値もしくは多値の情報（ビットデータ）を記録する。以下、具体的に説明する。
【００４１】
＜記憶モード＞
図８および図９に示したメモリセルＭＣ１００に情報（ビットデータ）を記憶する記憶モードについて図１０（ａ），（ｂ）を参照しつつ説明する。なお、可変抵抗部１００８ａ（可変抵抗５）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部１００８ｂ（可変抵抗６）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、導電膜１００７と電極１００９ｂとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。
【００４２】
まず、情報を記録すべきメモリセルＭＣ１００に対応する２つのプレート線に互いに同期したパルス電圧を与える。２つのプレート線の一方（ここではＰ１ａ）には−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与え、他方（ここではＰ１ｂ）には＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与える。
【００４３】
次に、情報を記録すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００４４】
次に、情報を記録すべきメモリセルＭＣ１００に対応するビット線（ここではＢ１）に＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるパルス電圧を２つのプレート線（Ｐ１ａ，Ｐ１ｂ）に与えられるパルス電圧に同期させて与える。
【００４５】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少する（図１０（ｂ）の１〜１０パルス目）。
【００４６】
このように、ビット線Ｂ１に印加されるパルス電圧の回数（パルス数）に応じて可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが段階的に増加／減少することにより、メモリセルＭＣ１００に情報が書き込まれる。つまり、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じて記憶状態を設定することができる。たとえば、可変抵抗部１００８ａの抵抗値Ｒが１００Ωであるときを「０」とし可変抵抗部１００８ａの抵抗値Ｒが９ｋΩであるときを「１」とすると２値の情報を記憶することができる。
【００４７】
＜リセットモード＞
図８および図９に示したメモリセルＭＣ１００に書き込まれた情報を消去するリセットモードについて図１０（ａ），（ｂ）を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部１００８ａの抵抗値Ｒは９ｋΩになっているものとし、可変抵抗部１００８ｂの抵抗値Ｒは１００Ωになっているものとする（図１０（ｂ）の１０パルス目）。
【００４８】
まず、情報を消去すべきメモリセルＭＣ１００に対応する２つのプレート線に互いに同期したパルス電圧を与える。２つのプレート線の一方（ここではＰ１ａ）には＋極性の２つのパルス（各パルスの電圧：＋２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与え、他方（ここではＰ１ｂ）には−極性の２つのパルス（各パルスの電圧：−２Ｖ、各パルスの幅：１０ｎｓ）からなるパルス電圧を与える。
【００４９】
次に、情報を消去すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００５０】
次に、情報を消去すべきメモリセルＭＣ１００に対応するビット線（ここではＢ１）に＋極性の１つのパルス（電圧：＋２Ｖ、パルス幅：１０ｎｓ）と−極性の１つのパルス（電圧：−２Ｖ、パルス幅：１０ｎｓ）とからなるパルス電圧を２つのプレート線（Ｐ１ａ，Ｐ１ｂ）に与えられるパルス電圧に同期させて与える。
【００５１】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加する（図１０（ｂ）の１１〜２０パルス目）。
【００５２】
このように、可変抵抗部１００８ａ，１００８ｂの各々に対して、記録モードのときに印加されたパルス電圧とは逆の極性を有するパルス電圧を、記録モードのときに印加した回数と同じ回数だけ印加すれば、メモリセルＭＣ１００に書き込まれた情報をリセットすることができる。つまり、可変抵抗部１００８ａ，１００８ｂの記憶状態を初期状態に戻すことができる。
【００５３】
以上のような記録モードおよびリセットモードを交互に１０パルスづつ行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは図１０（ｂ）のように規則正しく変化する。
【００５４】
＜再生モード＞
図８および図９に示したメモリセルＭＣ１００に書き込まれた情報（ビットデータ）を読み出す再生モードについて説明する。
【００５５】
まず、情報を読み出すべきメモリセルＭＣ１００に対応する２つのプレート線の一方（ここではＰ１ａ）に接地電圧ＧＮＤを与える。
【００５６】
次に、情報を読み出すべきメモリセルＭＣ１００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００５７】
次に、上記２つのプレート線の他方（ここではＰ１ｂ）に再生電圧Ｖ０を印加する。なお、可変抵抗部１００８ａ，１００８ｂの抵抗値の状態（記憶状態）を保持する必要があるため、印加する再生電圧Ｖ０の絶対値（振幅）は、記録モードおよびリセットモードのときにビット線Ｂ１に印加されるパルス電圧（＋極性パルスおよび−極性パルス）の絶対値（振幅）よりも小さいものとする。
【００５８】
次に、プレート線Ｐ１ｂに印加された再生電圧Ｖ０が可変抵抗部１００８ｂに印加されるので、ビット線Ｂ１には可変抵抗部１００８ｂの抵抗値Ｒと可変抵抗部１００８ａの抵抗値Ｒとの比に応じた出力電圧Ｖｏｕｔが出力される。可変抵抗１００８ｂの抵抗値Ｒを「Ｒｂ」とし可変抵抗部１００８ａの抵抗値Ｒを「Ｒａ」とすると、ビット線Ｂ１に出力される出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｒａ／（Ｒａ＋Ｒｂ）×Ｖ０ である。
【００５９】
ここで、記録モードにおけるパルス印加を１０回行いさらにリセットモードにおけるパルス印加を１０回行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは、図１１（ａ）のように変化した。また、パルス電圧が１回印加されるたびに再生モードを行いビット線Ｂ１に出力される出力電圧Ｖｏｕｔを測定すると、図１１（ｂ）のようになった。図１１（ｂ）に示すように、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じてビット線Ｂ１に出力される出力電圧Ｖｏｕｔが異なる。
【００６０】
このように本実施形態のメモリアレイ回路によれば、異なる記録状態を分解能良く再生でき、１ビット情報のみならず他ビット情報を記録・再生することができる。たとえば、可変抵抗部（１００８ａ，１００８ｂ）の抵抗値Ｒが（１００Ω，９ｋΩ）のときの出力電圧Ｖｏｕｔを「０」とし可変抵抗部（１００８ａ，１００８ｂ）の抵抗値Ｒが（９ｋΩ，１００Ω）のときの出力電圧Ｖｏｕｔを「１」とすることにより、１ビットの情報を読み出すことができる。また、可変抵抗部（１００８ａ，１００８ｂ）の抵抗値が（１００Ω，９ｋΩ）と（９ｋΩ，１００Ω）との間でパルス数に応じてとりうる複数の状態を複数ビットに対応づけることにより多ビット情報を記録、再生することができる。
【００６１】
＜可変抵抗部の抵抗変化が小さいとき＞
次に、可変抵抗部１００８ａ，１００８ｂにおける抵抗値の変化が少ない場合について図１２（ａ），（ｂ）を参照しつつ説明する。
【００６２】
一般に、記憶素子の特性は、異なるメモリアレイの間および同一メモリアレイ内に存在する記憶素子間でばらつく。このばらつきにより、各々の記憶素子の抵抗値変化が一定にならず、ある記憶素子では抵抗値の上限が所望する抵抗値よりも高くなり、また、ある記憶素子では抵抗値の下限が所望する抵抗値よりも低くなることがある。このように、メモリセルＭＣ１００が生成される場所等の要因によって、そのメモリセルＭＣ１００を構成する可変抵抗部１００８ａ，１００８ｂの抵抗変化が小さくなる場合がある。この場合、１つの可変抵抗部による抵抗変化によって情報を記憶する構成であると、その抵抗変化が少ない場合には分解能が小さくなり、書き込んだ情報を読み出すことができない可能性がある。一方、本実施形態のメモリセルＭＣ１００は２つの可変抵抗部１００８ａ，１００８ｂの各々の抵抗値が相補的に変化しそれらの分圧比を出力電圧Ｖｏｕｔとしている。よって、例えば、図１２（ａ）のように可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが図１１（ａ）の半分であっても、図１２（ｂ）のように出力電圧Ｖｏｕｔは図１１（ｂ）に示したものとほぼ同一になる。このように、抵抗変化が場所によりばらついても、異なる記録状態を分解能良く再生することができる。この特徴を利用すれば、書き込み時に印加する電気的パルスの電圧をさらに小さくすることができる。
【００６３】
＜効果＞
以上のように本実施形態によるメモリアレイ回路では、書き込みに要する時間が１０nsecと極めて短く、書き込みに要する電圧も４Ｖと少ないため、従来の課題となっていた書き込み電圧，書き込み速度の低減，および長寿命化を実現することができる。
【００６４】
また、２つの可変抵抗５（１００８ａ），６（１００８ｂ）を直列に接続してそれらの抵抗値を相補的に変化させる構成にしたため、メモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができる。
【００６５】
また、記憶領域である可変抵抗膜１００８そのものはベタ膜のまま利用することができ微細加工をする必要がない構成としているので、従来の記憶素子と比較すると、量産化にも適している。
【００６６】
また、電極１００９ａ，１００９ｂは導電膜１００７の幅に収まる区域に形成すればよいので、導電膜１００７を大きく形成すれば電極１００９ａ，１００９ｂを形成することができる区域が広くなる。これにより、電極を容易に形成することができる。
【００６７】
また、情報を書き込む方法として抵抗変化を利用しているので、高密度化のための微細化を行っても特に大きな問題がないという利点を有している。
【００６８】
＜変形例＞
ここでは、記録時とは逆極性の同電圧をリセット時に印加する例を示したが、記録時よりも高い電圧をリセット時に印加してもよい。これにより、リセットパルス数を少なくすることができる。
【００６９】
また、可変抵抗膜１００８としては、Pr0.7Ca0.3MnO3(PCMO)ペロブスカイト構造の酸化物を用いたが、他の巨大磁気抵抗材料あるいは高温超伝導材料（たとえば、Pr1-xCaxMnO3(PCMO)、LaSrMnO3、GdBaCoxOy等）やイルメナイト構造を有する非線形光学材料（たとえば、LiNbO3等）を用いても同様の効果が実現できる。
【００７０】
また、ペロブスカイト構造のPCMO材料を用いた可変抵抗膜１００８をスパッタリング法により形成したが、他の薄膜形成方法（たとえば、CVD、MOCVD、スピンコート、レーザーアブレーション等）を用いてもよい。
【００７１】
また、導電膜１００７の材料としてPtを用いたがそれだけに限るものではなく、Ag, Au, Ir, Ru, Ti, Ta, Al, Cu, RuO3, RuO2, SrRuO3, LaCoO3, SrCoO3, LaSrCoO3, TiN, TiOx, YBa2Cu3Ox, IrO2, TaSiN, MoNのうちのいずれか１つ、あるいはそれらの混合物から構成されている材料を用いてもよい。
【００７２】
また、電極１００９ａ，１００９ｂの材料としてAgを用いたがそれだけに限るものではなく、Cu, Al, Ag, Pt, Au, Ir, Ru, Os, Ti, Taのうちのいずれか１つ、あるいはそれらの混合物から構成されている材料を用いてもよい。
【００７３】
（第４の実施形態）
第４の実施形態によるメモリアレイ回路の断面構造を図１３に示す。このメモリあれ回路では、図９に示した可変抵抗膜１００８のうち可変抵抗部１００８ａと可変抵抗部１００８ｂとの間に存在する領域が削除されている。その他の構造は図９と同様である。
【００７４】
図１３に示したメモリアレイ回路では、メモリセルＭＣ１００の１つあたりの幅を０．２５μｍとし、可変抵抗膜１００８の膜厚を０．１μｍとし、保護絶縁膜１００５の膜厚を０．４μｍとし、電極１００９ａ，１００９ｂの幅を０．０９μｍとしている。また、導電膜１００７の幅をメモリセルＭＣ１００の幅と同様の０．２５μｍとし、電極１００９ａと電極１００９ｂとの距離を０．０７μｍとしている。
【００７５】
このメモリアレイ回路では、可変抵抗部１００８ａと可変抵抗部１００８ｂとの間に可変抵抗膜１００８が存在していないので、電極１００９ａと導電膜１００７との間で発生する電界が電極１００９ｂに影響を及ぼさない。よって、第３の実施形態と比較すると、電極１００９ａと電極１００９ｂとの距離を縮めることができ、メモリセルＭＣ１００のサイズを小さくすることができる。
【００７６】
（第５の実施形態）
＜メモリアレイ回路の回路構成＞
第５の実施形態によるメモリアレイ回路は、図８に示したメモリセルＭＣ１００に代えて図１４に示すメモリセルＭＣ２００を備える。その他の構成は、図８に示したメモリアレイ回路と同様である。
【００７７】
メモリセルＭＣ２００は、可変抵抗５および６と、トランジスタＴ１００とを含む。メモリセルＭＣ２００における可変抵抗６は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、電源端子８と入出力端子９との間に電源端子８が＋極性となるパルス電圧が与えられると抵抗値が増加し電源端子８が−極性となるパルス電圧が与えられると抵抗値が減少する。メモリセルＭＣ２００におけるその他の部分は図８に示したメモリセルＭＣ１００と同様である。
【００７８】
＜メモリアレイ回路の断面構造＞
図１４に示したメモリアレイ回路の断面構造は、図１３に示した構造と同様である。なお、可変抵抗部１００８ａ（可変抵抗５）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が１００Ωに設定されており、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が減少する。可変抵抗部１００８ｂ（可変抵抗６）は、図２および図３を参照して説明した初期化プロセスによって初期の抵抗値が９ｋΩに設定されており、導電膜１００７と電極１００９ｂとの間に導電膜１００７が−極性となるパルス電圧が与えられると抵抗値が増加し導電膜１００７が＋極性となるパルス電圧が与えられると抵抗値が減少する。
【００７９】
＜メモリアレイ回路の動作＞
このメモリアレイ回路は、記録モード、リセットモード、再生モードを有しており、メモリセルＭＣ２００に２値もしくは多値の情報（ビットデータ）を記録する。以下、具体的に説明する。
【００８０】
＜記憶モード＞
図１４（および図１３）に示したメモリセルＭＣ２００に情報（ビットデータ）を記憶する記憶モードについて図１５（ａ），（ｂ）を参照しつつ説明する。
【００８１】
まず、情報を記録すべきメモリセルＭＣ２００に対応する２つのプレート線（ここではＰ１ａ，Ｐ１ｂ）に接地電圧ＧＮＤを与える。
【００８２】
次に、情報を記録すべきメモリセルＭＣ２００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００８３】
次に、情報を記録すべきメモリセルＭＣ２００に対応するビット線（ここではＢ１）に＋極性のパルス電圧（電圧：＋４Ｖ、パルス幅：１０ｎｓ）を与える。
【００８４】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少する（図１５（ｂ）の１〜１０パルス目）。
【００８５】
このように、ビット線Ｂ１に印加されるパルス電圧の回数（パルス数）に応じて可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒが段階的に増加／減少することにより、メモリセルＭＣ２００に情報が書き込まれる。つまり、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒに応じて記憶状態を設定することができる。
【００８６】
＜リセットモード＞
図１４（および図１３）に示したメモリセルＭＣ２００に書き込まれた情報を消去するリセットモードについて図１５（ａ），（ｂ）を参照しつつ説明する。なお、上述の記録モードによって可変抵抗部１００８ａの抵抗値Ｒは９ｋΩになっているものとし、可変抵抗部１００８ｂの抵抗値Ｒは１００Ωになっているものとする（図１５（ｂ）の１０パルス目）。
【００８７】
まず、情報を消去すべきメモリセルＭＣ２００に対応する２つのプレート線（ここではＰ１ａ，Ｐ１ｂ）に接地電圧ＧＮＤを与える。
【００８８】
次に、情報を消去すべきメモリセルＭＣ２００に対応するワード線（ここではＷ１）に所定の電圧を印加することによってトランジスタＴ１００を導通させる。
【００８９】
次に、情報を消去すべきメモリセルＭＣ２００に対応するビット線（ここではＢ１）に−極性のパルス電圧（電圧：−４Ｖ、パルス幅：１０ｎｓ）を与える。
【００９０】
ビット線Ｂ１に印加されたパルス電圧はトランジスタＴ１００を介して可変抵抗部１００８ａ，１００８ｂに印加される。可変抵抗部１００８ａの抵抗値Ｒは、印加されたパルス電圧に応じて９ｋΩから１００Ωに減少し、可変抵抗部１００８ｂの抵抗値Ｒは、印加されたパルス電圧に応じて１００Ωから９ｋΩに増加する（図１５（ｂ）の１１〜２０パルス目）。
【００９１】
このように、可変抵抗部１００８ａ，１００８ｂの各々に対して、記録モードのときに印加されたパルス電圧とは逆の極性を有するパルス電圧を、記録モードのときに印加した回数と同じ回数だけ印加すれば、メモリセルＭＣ２００に書き込まれた情報をリセットすることができる。つまり、可変抵抗部１００８ａ，１００８ｂの記憶状態を初期状態に戻すことができる。
【００９２】
以上のような記録モードおよびリセットモードを交互に１０パルスづつ行うと、可変抵抗部１００８ａ，１００８ｂの抵抗値Ｒは図１５（ｂ）のように規則正しく変化する。
【００９３】
＜再生モード＞
図１４（および図１３）に示したメモリセルＭＣ２００に書き込まれた情報（ビットデータ）を読み出す処理の流れは第３の実施形態と同様である。
【００９４】
＜変形例＞
図１４（および図１３）に示したメモリアレイ回路において、記録時およびリセット時に印加するパルス電圧を次のようにしてもよい。
【００９５】
メモリセルＭＣ２００に情報を記録する際には、ビット線Ｂ１に記録パルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）を印加するとともに、この記録パルスとは逆極性のパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）を記録パルスに同期させてプレート線Ｐ１ａおよびＰ１ｂに与える。これにより、導電膜１００７と電極１００９ａとの間に導電膜１００７が＋極性となるパルス電圧（＋４Ｖ）が与えられ可変抵抗部１００８ａの抵抗値が増加し、導電膜１００７と電極１００９ｂとの間に電極１００９ｂが−極性となるパルス電圧（−４Ｖ）が与えられ可変抵抗部１００８ｂの抵抗値が減少する。その結果、図１５（ｂ）に示したのと同様の抵抗変化が生じる。
【００９６】
リセット時には、記録する時とは逆の−極性のリセットパルス電圧（電圧：−２Ｖ、パルス幅：１０ｎｓ）をビット線Ｂ１に印加するとともに、このリセットパルスとは逆極性のパルス電圧（電圧：＋２Ｖ、パルス幅：１０ｎｓ）をリセットパルスに同期させてプレート線Ｐ１ａおよびＰ１ｂに与える。これにより、導電膜１００７と電極１００９ａとの間に導電膜１００７が−極性となるパルス電圧（−４Ｖ）が与えられ可変抵抗部１００８ａの抵抗値が減少し、導電膜１００７と電極１００９ｂとの間に電極１００９ｂが＋極性となるパルス電圧（＋４Ｖ）が与えられ可変抵抗部１００８ｂの抵抗値が増加する。その結果、図１５（ｂ）に示したのと同様の抵抗変化が生じる。
【００９７】
（第６の実施形態）
＜背景＞
図１から図３を参照して説明した可変抵抗を用いた大容量のメモリＬＳＩとして、図１６に示すようなクロスポイント構造のメモリＬＳＩが提案されている。図１６に示すメモリＬＳＩでは、複数のビット線ＢＬとそれに直交する複数のプレート線ＰＬとが設けられている。各ビット線Ｂｌにはビット線選択用トランジスタ１１１，各プレート線ＰＬにはプレート線選択用トランジスタ１１２が設けられている。各ビット線ＢＬおよび各プレート線ＰＬの交差部にメモリセルＭＣが設けられている。メモリセルＭＣでは、可変抵抗１００に２つの電極１０１，１０２が接続されている。このメモリセルＭＣでは、可変抵抗１００の抵抗値が低抵抗の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルスが電極１０１，１０２間に印加されると、可変抵抗１００の抵抗値が増加する。一方、可変抵抗１００の抵抗値が高抵抗の状態において、電極１０１に対して電極１０２が−極性となる電気的パルスが電極１０１，１０２間に印加されると、可変抵抗１００の抵抗値が減少する。
【００９８】
しかしながら、図１６に示したクロスポイント構造のメモリＬＳＩは、記録時に加えられる電気的パルスが、選択されたビット線ＢＬと選択されたプレート線ＰＬとがクロスする位置のメモリセル以外のメモリセルにも影響を及ぼすこと、および、再生時には選択されたメモリセル以外のメモリセル内の可変抵抗の抵抗値によって再生信号が影響を受けることにより、Ｓ／Ｎの劣化をもたらす。このことは半導体の微細化に伴って記録再生のエラーの増大につながる。
【００９９】
＜メモリＬＳＩの全体構成＞
本発明の第６の実施形態によるメモリＬＳＩの全体構成を図１７に示す。このメモリＬＳＩ６００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１，ＢＬ２と、ブロック選択信号線ＢＳ１１，ＢＳ１２，ＢＳ２１，ＢＳ２２と、プレート線ＰＬ１，ＰＬ２とを備える。
【０１００】
メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２は行および列にマトリクス状に配置されている。
【０１０１】
ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４は行方向に配置されている。ワード線ＷＬ１１〜ＷＬ１４は、メモリブロックＢＫ１１，ＢＫ１２に対応している。ワード線ＷＬ２１〜ＷＬ２４は、メモリブロックＢＫ２１，ＢＫ２２に対応している。
【０１０２】
ビット線ＢＬ１，ＢＬ２は列方向に配置されている。ビット線ＢＬ１は、メモリブロックＢＫ１１，ＢＫ２１に対応している。ビット線ＢＬ２は、メモリブロックＢＫ１２，ＢＫ２２に対応している。
【０１０３】
プレート線ＰＬ１は、メモリブロックＢＫ１１，ＢＫ１２に対応して配置されている。プレート線ＰＬ２は、メモリブロックＢＫ２１，ＢＫ２２に対応して配置されている。
【０１０４】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。トランジスタＴ１１のゲートは、ブロック選択信号線ＢＳ１１に接続されている。トランジスタＴ１２およびメモリブロックＢＫ１２は、ビット線ＢＬ２上のノードＮ２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。トランジスタＴ１２のゲートは、ブロック選択信号線ＢＳ１２に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２上のノードＮ７との間に直列に接続されている。トランジスタＴ２１のゲートは、ブロック選択信号線ＢＳ２１に接続されている。トランジスタＴ２２およびメモリブロックＢＫ２２は、ビット線ＢＬ２上のノードＮ４とプレート線ＰＬ２上のノードＮ８との間に直列に接続されている。トランジスタＴ２２のゲートは、ブロック選択信号線ＢＳ２２に接続されている。
【０１０５】
行デコーダ１０は、外部からのアドレス信号を受け、これに対応するブロック選択信号線およびワード線を活性化する。
【０１０６】
列デコーダ２０は、書き込み時には、外部からのアドレス信号を受け、これに対応するビット線とプレート線との間に、書き込むべきデータに応じた電気的パルスを印加する。一方、読み出し時には、外部からのアドレス信号に対応するビット線とプレート線との間に所定の電圧を印加し、これにより流れる電流の値を検出し、検出した電流値に応じたデータを外部に出力する。
【０１０７】
＜メモリブロックＢＫ１１の内部構成＞
図１７に示したメモリブロックＢＫ１１の内部構成を図１８に示す。メモリブロックＢＫ１１は、メモリセルＭＣ１〜ＭＣ４を含む。メモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。メモリセルＭＣ１〜ＭＣ４はワード線ＷＬ１１〜ＷＬ１４に対応している。メモリセルＭＣ１〜ＭＣ４の各々は、可変抵抗１００と、電極１０１，１０２と、トランジスタＴ１とを含む。可変抵抗１００は、電極１０１と電極１０２との間に接続されている。可変抵抗１００は、電極１０１と電極１０２との間に与えられる電気的パルスに応答してその抵抗値が変化（増加／減少）する材料により構成されている。トランジスタＴ１は、電極１０１と電極１０２との間に可変抵抗１００と並列に接続されている。トランジスタＴ１のゲートは、対応するワード線に接続されている。
【０１０８】
なお、メモリブロックＢＫ１２，２１，２２の内部構成も、図１８に示したメモリブロックＢＫ１１の内部構成と同様の構成である。
【０１０９】
＜可変抵抗１００の特性＞
次に、各メモリセルＭＣ１〜ＭＣ４に含まれている可変抵抗１００の特性について説明する。
【０１１０】
図１９（ａ）に示すように、可変抵抗１００の抵抗値Ｒが低抵抗値ｒ１の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）を電極１０１，１０２間に印加すると、可変抵抗１００の抵抗値Ｒがｒ１からｒ２に増加する。なお、可変抵抗１００の抵抗値Ｒが高抵抗値ｒ２の状態において、電極１０１に対して電極１０２が＋極性となる電気的パルスが電極１０１，１０２間に印加されたときには高抵抗値ｒ２の状態が保持される。
【０１１１】
一方、図１９（ｂ）に示すように、可変抵抗１００の抵抗値Ｒが高抵抗値ｒ２の状態において、電極１０１に対して電極１０２が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）を電極１０１，１０２間に印加すると、可変抵抗１００の抵抗値Ｒがｒ２からｒ１に減少する。なお、可変抵抗１００の抵抗値Ｒが低抵抗値ｒ１の状態において、電極１０１に対して電極１０２が−極性となる電気的パルスが電極１０１，１０２間に印加されたときには低抵抗値ｒ１の状態が保持される。
【０１１２】
図１９において可変抵抗１００を表す回路記号は、矢印の先端のほうが＋極性となる（すなわち電極１０１に対して電極１０２が＋極性となる）電気的パルスを電極１０１，１０２間に印加すると可変抵抗１００の抵抗値Ｒが増加し、矢印の先端のほうが−極性となる（すなわち電極１０１に対して電極１０２が−極性となる）電気的パルスを電極１０１，１０２間に印加すると可変抵抗１００の抵抗値Ｒが減少することを示している。
【０１１３】
可変抵抗１００の抵抗値Ｒは、電気的パルスが次に印加されるまで現在の値が保持されるので、低抵抗値ｒ１および高抵抗値ｒ２の一方を"０"、他方を"１"に対応させることにより、デジタル情報を記憶する不揮発性記憶素子として動作させることができる。
【０１１４】
＜メモリセルへの情報の書き込み＞
次に、図１７に示したメモリＬＳＩ６００の書き込み動作について説明する。ここではメモリブロックＢＫ１１内のメモリセルＭＣ１にデータを書き込む場合を例にして説明する。
【０１１５】
メモリブロックＢＫ１１内のメモリセルＭＣ１を示すアドレスと、当該メモリセルＭＣ１に書き込むべきデータとが外部から与えられる。
【０１１６】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ１２，ＢＳ２１，ＢＳ２２を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ１２，Ｔ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。トランジスタＴ１がオン状態であるメモリセルＭＣ２〜ＭＣ４における電極１０１，１０２間の抵抗値は、並列接続されている可変抵抗１００に比べて抵抗値の低いトランジスタＴ１の内部抵抗によって支配されているため抵抗値が低く、トランジスタＴ１がオフ状態であるメモリセルＭＣ１における電極１０１，１０２間の抵抗値は、可変抵抗１００の抵抗値に支配されて抵抗値が高くなる。
【０１１７】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１との間に電気的パルスを印加する。列デコーダ２０は、書き込むべきデータに応じた極性の電気的パルスを印加する。たとえば、可変抵抗１００の抵抗値Ｒについて、低抵抗値ｒ１を"０"、高抵抗値ｒ２を"１"に対応させている場合には次のような極性の電気的パルスが与えられる。
【０１１８】
メモリブロックＢＫ１１のメモリセルＭＣ１にデータ“１”を書き込む場合には、プレート線ＰＬ１に対してビット線ＢＬ１が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図１９（ａ）に示したように、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられる。この結果、可変抵抗１００の抵抗値Ｒがｒ２となり、メモリブロックＢＫ１１内のメモリセルＭＣ１にデータ“１”が書き込まれたことになる。なお、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４についてはトランジスタＴ１がオンになっているため、可変抵抗１００の抵抗値を変化させるだけの電気的パルスは可変抵抗１００には印加されない。
【０１１９】
一方、メモリブロックＢＫ１１のメモリセルＭＣ１にデータ“０”を書き込む場合には、プレート線ＰＬ１に対してビット線ＢＬ１が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図１９（ｂ）に示したように、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられる。この結果、可変抵抗１００の抵抗値Ｒがｒ１となり、メモリブロックＢＫ１１内のメモリセルＭＣ１にデータ“０”が書き込まれたことになる。なお、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４についてはトランジスタＴ１がオンになっているため、可変抵抗１００の抵抗値を変化させるだけの電気的パルスは可変抵抗１００には印加されない。
【０１２０】
＜メモリセルからの情報の読み出し＞
次に、図１７に示したメモリＬＳＩ６００の読み出し動作について説明する。ここではメモリブロックＢＫ１１内のメモリセルＭＣ１からデータを読み出す場合を例にして説明する。
【０１２１】
メモリブロックＢＫ１１内のメモリセルＭＣ１を示すアドレスが外部から与えられる。
【０１２２】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ１２，ＢＳ２１，ＢＳ２２を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ１２，Ｔ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１内のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１２３】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１との間に所定の電圧Ｖ１（たとえばＶ１＝１Ｖ）を印加する。これにより、（ビット線ＢＬ１）−（トランジスタＴ１１）−（メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００）−（メモリブロックＢＫ１１のメモリセルＭＣ２内のトランジスタＴ１）−（メモリブロックＢＫ１１のメモリセルＭＣ３内のトランジスタＴ１）−（メモリブロックＢＫ１１のメモリセルＭＣ４内のトランジスタＴ１）−（プレート線ＰＬ１）の経路に電流が流れる。トランジスタＴ１１、メモリブロックＢＫ１１のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、上記経路を流れる電流の電流値は、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。たとえば、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒが低抵抗ｒ１のときに上記経路を流れる電流値Ｉ１は、可変抵抗１００の抵抗値Ｒが高抵抗ｒ２のときに上記経路を流れる電流値Ｉ２よりも大きい。
【０１２４】
列デコーダ２０は、上記経路を流れる電流の値を検出し、これを所定のしきい値Ｔｈ（たとえば、Ｉ２＜Ｔｈ＜Ｉ１）と比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。可変抵抗１００の抵抗値Ｒについて低抵抗値ｒ１を"０"、高抵抗値ｒ２を"１"に対応させている場合には、検出された電流値がしきい値Ｔｈよりも大きいときにはデータ“０”が読み出しデータとして外部に出力され、しきい値Ｔｈよりも小さいときにはデータ“１”が読み出しデータとして外部に出力される。
【０１２５】
＜効果＞
以上のように第６の実施形態によるメモリＬＳＩ６００では、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２に対応させてトランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２を設け、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２のうち、アクセスすべきメモリセルを含むメモリブロックに対応するトランジスタをオンにし、それ以外をオフにしている。また、アクセスすべきメモリセル内のトランジスタＴ１をオフにし、アクセスすべきメモリセル以外のメモリセル内のトランジスタＴ１をオンにしている。これにより、書き込み時には、アクセスすべきメモリセルに対応するビット線とプレート線との間に印加される電圧がそれ以外のメモリセル（可変抵抗１００）に及ぼす影響を低減することができ、再生時には、アクセスすべきメモリセル以外のメモリセル内の可変抵抗による再生信号への影響を低減することができる。この結果、半導体の微細化が進んでも従来のクロスポイント型の記憶素子に比べて記録・再生エラーを少なくすることができる。
【０１２６】
また、各メモリセルに対してセル選択用のトランジスタを１つ設けている従来の記憶素子と比較して、メモリセルサイズを低減することができ、高密度化による大容量化が実現される。
【０１２７】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。さらに多くのメモリブロックをマトリックス状に配置してメモリアレイを構成して用いれば、例えばフラッシュメモリや強誘電体メモリなどの従来のメモリに比べて、高速かつ/あるいは大容量のメモリＬＳＩを実現することができる。
【０１２８】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１２９】
また、ここでは図１９に示した電気的パルスによりメモリセル内の可変抵抗１００の抵抗値Ｒを低抵抗状態ｒ１もしくは高抵抗状態ｒ２に変化させ、一方の状態を“０”、他方の状態を“１”に対応させることにより、各メモリセルに１ビットのデジタル記録をさせる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１個のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１３０】
（第７の実施形態）
＜メモリＬＳＩの全体構成＞
本発明の第７の実施形態によるメモリＬＳＩの全体構成を図２０に示す。このメモリＬＳＩ７００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ２１と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１と、ブロック選択信号線ＢＳ１１，ＢＳ２１と、プレート線ＰＬ１１，ＰＬ１２，ＰＬ２１，ＰＬ２２とを備える。
【０１３１】
ビット線ＢＬ１は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２に対応している。
【０１３２】
プレート線ＰＬ１１は、メモリブロックＢＫ１１に対応して配置されている。プレート線ＰＬ１２は、メモリブロックＢＫ１２に対応して配置されている。プレート線ＰＬ２１は、メモリブロックＢＫ２１に対応して配置されている。プレート線ＰＬ２２は、メモリブロックＢＫ２２に対応して配置されている。
【０１３３】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１１上のノードＮ９との間に直列に接続されている。メモリブロックＢＫ１２は、トランジスタＴ１１とメモリブロックＢＫ１１との相互接続ノードＮ１１とプレート線ＰＬ１２上のノードＮ１０との間に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２１上のノードＮ１２との間に直列に接続されている。メモリブロックＢＫ２２は、トランジスタＴ２１とメモリブロックＢＫ２１との相互接続ノードＮ２１とプレート線ＰＬ２２上のノードＮ１３との間に接続されている。
【０１３４】
＜メモリブロックＢＫ１１，ＢＫ１２の内部構成＞
図２０に示したメモリブロックＢＫ１１，ＢＫ１２の内部構成を図２１に示す。メモリブロックＢＫ１１，ＢＫ１２は、メモリセルＭＣ１〜ＭＣ４を含む。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、ノードＮ１１とプレート線ＰＬ１１上のノードＮ９との間に直列に接続されている。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１１側に、電極１０２がノードＮ１１側になるように接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、ノードＮ１１とプレート線ＰＬ１２上のノードＮ１０との間に直列に接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、電極１０２がプレート線ＰＬ１２側に、電極１０１がノードＮ１１側になるように接続されている。
【０１３５】
なお、メモリブロックＢＫ２１の内部構成はメモリブロックＢＫ１１と同様であり、メモリブロックＢＫ２２の内部構成はメモリブロックＢＫ１２と同様である。
【０１３６】
＜メモリセルへの情報の書き込み＞
次に、図２０に示したメモリＬＳＩ７００の書き込み動作について説明する。このＬＳＩ７００では、メモリブロックＢＫ１１，ＢＫ１２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ１１に対応している。）に対して１ビットの情報が記憶される。同様に、メモリブロックＢＫ２１，ＢＫ２２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ２１内のメモリセルＭＣ１とメモリブロックＢＫ２２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ２１に対応している。）に対して１ビットの情報が記憶される。具体的には、１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報が記憶される。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルに情報を書き込む場合を例にして説明する。
【０１３７】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスと、当該１対のメモリセルに書き込むべきデータとが外部から与えられる。
【０１３８】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１０は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ２１がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１３９】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に電気的パルスを印加する。列デコーダ２０は、書き込むべきデータに応じた極性の電気的パルスを印加する。
【０１４０】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”を書き込む場合には、図２２に示すように、プレート線ＰＬ１１，ＰＬ１２に対してビット線ＢＬ１が＋極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅Ｖ０＝４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、図２２（ａ）に示すように、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、図２２（ｂ）に示すように、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”が書き込まれたことになる。
【０１４１】
一方、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”を書き込む場合には、プレート線ＰＬ１１，ＰＬ１２に対してビット線ＢＬ１が−極性となる電気的パルス（たとえばパルス幅１００ｎｓ、振幅（−Ｖ０）＝−４Ｖ）をビット線ＢＬ１とプレート線ＰＬ１１，ＰＬ１２との間に印加する。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”が書き込まれたことになる。
【０１４２】
＜メモリセルからの情報の読み出し＞
次に、図２０に示したメモリＬＳＩ７００の読み出し動作について説明する。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルからデータを読み出す場合を例にして説明する。
【０１４３】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスが外部から与えられる。
【０１４４】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１がオンになり、トランジスタＴ２１がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１４５】
この状態で列デコーダ２０は、図２３に示すように、与えられたアドレスに応答してプレート線ＰＬ１１とプレート線ＰＬ１２との間に所定の電圧Ｖ１を印加する。そして列デコーダ２０は、ビット線ＢＬ１の電圧Ｖｏｕｔを検出し、これを所定のしきい値Ｔｈと比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。トランジスタＴ１１、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、ビット線ＢＬ１の電圧Ｖｏｕｔは、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。図２４（ａ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態の場合、ビット線ＢＬ１の電圧Ｖｏｕｔ１が検出される。この電圧Ｖｏｕｔ１はしきい値Ｔｈよりも大きいため、列デコーダ２０は、データ“０”を読み出しデータとして外部に出力する。一方、図２４（ｂ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態の場合、ビット線ＢＬ１の電圧Ｖｏｕｔ２が検出される。この電圧Ｖｏｕｔ２はしきい値Ｔｈよりも小さいため、列デコーダ２０は、データ“１”を読み出しデータとして外部に出力する。
【０１４６】
＜効果＞
以上のように第７の実施形態によるメモリＬＳＩ７００では、１対のメモリセルに対して１ビットの情報が記憶されるため、第６の実施形態に示したメモリＬＳＩ６００と比較して記録・再生時のエラーをさらに低減することができる。
【０１４７】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。
【０１４８】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１４９】
また、ここでは１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報を記憶させる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１対のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１５０】
（第８の実施形態）
＜メモリＬＳＩの全体構成＞
本発明の第８の実施形態によるメモリＬＳＩの全体構成を図２５に示す。このメモリＬＳＩ８００は、メモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２と、行デコーダ１０と、列デコーダ２０と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４と、ビット線ＢＬ１，ＢＬ２と、ブロック選択信号線ＢＳ１１，ＢＳ２１と、プレート線ＰＬ１，ＰＬ２とを備える。
【０１５１】
トランジスタＴ１１およびメモリブロックＢＫ１１は、ビット線ＢＬ１上のノードＮ１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。トランジスタＴ１２およびメモリブロックＢＫ１２は、ビット線ＢＬ２上のノードＮ２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。トランジスタＴ１１，Ｔ１２のゲートはともにブロック選択信号線ＢＳ１１に接続されている。トランジスタＴ２１およびメモリブロックＢＫ２１は、ビット線ＢＬ１上のノードＮ３とプレート線ＰＬ２上のノードＮ７との間に直列に接続されている。トランジスタＴ２２およびメモリブロックＢＫ２２は、ビット線ＢＬ２上のノードＮ４とプレート線ＰＬ２上のノードＮ８との間に直列に接続されている。トランジスタＴ２１，Ｔ２２のゲートはともにブロック選択信号線ＢＳ２１に接続されている。
【０１５２】
＜メモリブロックＢＫ１１，ＢＫ１２の内部構成＞
図２５に示したメモリブロックＢＫ１１，ＢＫ１２の内部構成を図２６に示す。メモリブロックＢＫ１１，ＢＫ１２は、メモリセルＭＣ１〜ＭＣ４を含む。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１１とプレート線ＰＬ１上のノードＮ５との間に直列に接続されている。メモリブロックＢＫ１１のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１側に、電極１０２がトランジスタＴ１１側になるように接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、トランジスタＴ１２とプレート線ＰＬ１上のノードＮ６との間に直列に接続されている。メモリブロックＢＫ１２のメモリセルＭＣ１〜ＭＣ４は、電極１０１がプレート線ＰＬ１側に、電極１０２がトランジスタＴ１２側になるように接続されている。
【０１５３】
なお、メモリブロックＢＫ２１の内部構成はメモリブロックＢＫ１１と同様であり、メモリブロックＢＫ２２の内部構成はメモリブロックＢＫ１２と同様である。
【０１５４】
＜メモリセルへの情報の書き込み＞
次に、図２５に示したメモリＬＳＩ３の書き込み動作について説明する。このＬＳＩ８００では、第７の実施形態と同様に、メモリブロックＢＫ１１，ＢＫ１２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ１１に対応している。）に対して１ビットの情報が記憶される。同様に、メモリブロックＢＫ２１，ＢＫ２２内のメモリセルのうち同じワード線に対応する１対のメモリセル（たとえば、メモリブロックＢＫ２１内のメモリセルＭＣ１とメモリブロックＢＫ２２内のメモリセルＭＣ１との一対のメモリセル、これらはともにワード線ＷＬ２１に対応している。）に対して１ビットの情報が記憶される。具体的には、１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報が記憶される。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルに情報を書き込む場合を例にして説明する。
【０１５５】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスと、当該１対のメモリセルに書き込むべきデータとが外部から与えられる。
【０１５６】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１，Ｔ１２がオンになり、トランジスタＴ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１５７】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１，ＢＬ２およびプレート線ＰＬ１の各々に書き込みデータに応じた極性の電気的パルスを印加する。
【０１５８】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”を書き込む場合には、図２７に示すような電気的パルスがビット線ＢＬ１，ＢＬ２およびプレート線ＰＬ１の各々に印加される。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、図２８（ａ）に示すように可変抵抗１００の抵抗値Ｒがｒ２となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、図２８（ｂ）に示すように可変抵抗１００の抵抗値Ｒがｒ１となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“１”が書き込まれたことになる。
【０１５９】
一方、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”を書き込む場合には、図２７に示した電気的パルスのうちビット線ＢＬ１に印加されるパルスとビット線ＢＬ２に印加されるパルスとを入れ替える。これによりメモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が−極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ１となる。一方、メモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００には、電極１０１に対して電極１０２が＋極性となる電気的パルスが与えられ、可変抵抗１００の抵抗値Ｒがｒ２となる。この結果、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態となり、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルにデータ“０”が書き込まれたことになる。
【０１６０】
＜メモリセルからの情報の読み出し＞
次に、図２５に示したメモリＬＳＩ８００の読み出し動作について説明する。ここでは、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が高抵抗ｒ２の状態を”０”、メモリブロックＢＫ１１，ＢＫ２１のメモリセル内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２，ＢＫ２２のメモリセル内の可変抵抗１００が低抵抗ｒ１の状態を”１”に対応させるものとし、メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルからデータを読み出す場合を例にして説明する。
【０１６１】
メモリブロックＢＫ１１内のメモリセルＭＣ１とメモリブロックＢＫ１２内のメモリセルＭＣ１との１対のメモリセルを示すアドレスが外部から与えられる。
【０１６２】
与えられたアドレスに応答して行デコーダ１０は、ブロック選択信号線ＢＳ１１を活性化し、ブロック選択信号線ＢＳ２１を不活性化する。また行デコーダ１１は、ワード線ＷＬ１１を不活性化し、ワード線ＷＬ１２〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を活性化する。これによりトランジスタＴ１１，Ｔ１２がオンになり、トランジスタＴ２１，Ｔ２２がオフになる。また、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内のトランジスタＴ１がオフになり、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１がオンになる。
【０１６３】
この状態で列デコーダ２０は、与えられたアドレスに応答してビット線ＢＬ１とビット線ＢＬ２との間に所定の電圧Ｖ１を印加する。そして列デコーダ２０は、プレート線ＰＬ１の電圧Ｖｏｕｔを検出し、これを所定のしきい値Ｔｈと比較し、比較結果に応じてデータ“０”または“１”を読み出しデータとして外部に出力する。トランジスタＴ１１、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ２〜ＭＣ４内のトランジスタＴ１のオン抵抗はほぼ一定であるため、プレート線ＰＬ１の電圧Ｖｏｕｔは、メモリブロックＢＫ１１，ＢＫ１２のメモリセルＭＣ１内の可変抵抗１００の抵抗値Ｒに応じて異なる値となる。図２９（ａ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２の状態の場合、プレート線ＰＬ１の電圧Ｖｏｕｔ１が検出される。この電圧Ｖｏｕｔ１はしきい値Ｔｈよりも大きいため、列デコーダ２０は、データ“０”を読み出しデータとして外部に出力する。一方、図２９（ｂ）に示すように、メモリブロックＢＫ１１のメモリセルＭＣ１内の可変抵抗１００が高抵抗ｒ２かつメモリブロックＢＫ１２のメモリセルＭＣ１内の可変抵抗１００が低抵抗ｒ１の状態の場合、プレート線ＰＬ１の電圧Ｖｏｕｔ２が検出される。この電圧Ｖｏｕｔ２はしきい値Ｔｈよりも小さいため、列デコーダ２０は、データ“１”を読み出しデータとして外部に出力する。
【０１６４】
＜効果＞
以上のように第８の実施形態によるメモリＬＳＩ８００では、１対のメモリセルに対して１ビットの情報が記憶されるため、第６の実施形態に示したメモリＬＳＩ６００と比較して記録・再生時のエラーをさらに低減することができる。
【０１６５】
＜変形例＞
なお、ここでは４つのメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２を行および列にマトリクス状に配置した例を示したが、メモリブロックの数は４つには限られない。
【０１６６】
また、ここではメモリブロックＢＫ１１，ＢＫ１２，ＢＫ２１，ＢＫ２２の各々に含まれるメモリセルの個数を４つ（ＭＣ１〜ＭＣ４）としたが、この個数は４個に限定されるものではないことは言うまでもない。
【０１６７】
また、ここでは１対のメモリセルのうち一方の可変抵抗１００が低抵抗ｒ１かつ他方の可変抵抗１００が高抵抗ｒ２の状態を”０”、一方の可変抵抗１００が高抵抗ｒ２かつ他方の可変抵抗が低抵抗ｒ１の状態を”１”に対応させることにより、１対のメモリセルに対して１ビットの情報を記憶させる例を示したが、与える電気的パルスのパルス幅およびパルス振幅(パルス電圧)の条件を選ぶことによりメモリセル内の可変抵抗１００の抵抗値Ｒを、高抵抗状態における最大の抵抗値と低抵抗状態における最小の抵抗値との中間の値に変化させることが可能である。例えば、２n個（n=2,3,4・・・）の異なる抵抗値を用いて１対のメモリセルにｎビットの情報を記録・再生させることによりさらに大容量の記憶素子を実現することが可能である。
【０１６８】
（第９の実施形態）
本発明の第９の実施形態によるシステムＬＳＩ（Embedded-RAM）４００の構成を図３０に示す。このシステムＬＳＩ４００では、メモリ回路３０とロジック回路４０とが１チップ上に構成されている。このシステムＬＳＩ４００は、メモリ回路３０をデータＲＡＭとして使用するものである。メモリ回路３０は、第６から第８の実施形態で説明したメモリＬＳＩ６００，７００，８００のいずれか１つと同様の構成および動作を有する。
【０１６９】
メモリ回路３０にデータを書き込む場合、ロジック回路４０は、メモリ回路３０の動作モードを記憶モードにする。次にロジック回路４０は、データを記憶すべきメモリセルのアドレスを示す信号をメモリ回路３０に出力する。次にロジック回路４０は、書き込むべきデータをメモリ回路３０に出力する。次にメモリ回路３０において、第６〜第８の実施形態のいずれかにおいて説明したのと同様の動作が行われ、ロジック回路４０が出力したデータがメモリ回路３０のメモリセルに書き込まれる。
【０１７０】
一方、メモリ回路３０のメモリセルに書き込まれたデータを読み出す場合、ロジック回路４０は、メモリ回路３０の動作モードを再生モードにする。次にロジック回路４０は、データを読み出したいメモリセルのアドレスを示す信号をメモリ回路３０に出力する。次にメモリ回路３０において、第６〜第８の実施形態において説明したのと同様の動作が行われ、選択したメモリセルに記憶されているデータが読み出されてロジック回路４０に出力される。
（第１０の実施形態）
本発明の第１０の実施形態によるシステムＬＳＩ（reconfigurable ＬＳＩ）５００の構成を図３１に示す。このシステムＬＳＩ５００は、メモリ回路５０と、プロセッサ６０と、インターフェイス７０を備える。このシステムＬＳＩ５００では、メモリ回路５０をプログラムＲＯＭとして使用する。メモリ回路５０は、第６から第８の実施形態で説明したメモリＬＳＩ６００，７００，８００のいずれか１つと同様の構成および動作を有する。メモリ回路５０には、プロセッサ６０の動作に必要なプログラムが記憶される。プロセッサ６０は、メモリ回路５０およびインターフェイス７０を制御するとともに、メモリ回路５０に記憶されているプログラムPmを読み出しこれに応じた処理を行う。インターフェイス７０は、外部から入力されたプログラムPinをメモリ回路５０に出力する。
【０１７１】
メモリ回路５０に外部からのプログラムPinを書き込む場合、プロセッサ６０は、メモリ回路５０の動作モードを記憶モードにするとともにプログラムPinを書き込むべきメモリセルのアドレスを示す信号をメモリ回路５０に出力する。次にインターフェイス７０は、外部から入力されたプログラムPinを入力し、入力したプログラムPinをメモリ回路５０に出力する。次にメモリ回路５０において、第６〜第８の実施形態のいずれか１つにおいて説明したのと同様の動作が行われ、インターフェイス７０からのプログラムPinがメモリセルに書き込まれる。
【０１７２】
一方、メモリ回路５０に書き込まれたプログラムPmを読み出す場合、プロセッサ６０は、メモリ回路５０の動作モードを再生モードにするとともにプログラムPmを読み出したいメモリセルのアドレスを示す信号をメモリ回路５０にに出力する。次にメモリ回路５０において、第６〜第８の実施形態のいずれか１つにおいて説明したのと同様の動作が行われ、選択したメモリセルが記憶しているプログラムPmがプロセッサ６０に出力される。プロセッサ６０は、入力したプログラムＰｍに基づいて動作を行う。
【０１７３】
メモリ回路５０は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。これにより、プロセッサ６０において実現される機能を代えることができる。また、複数のプログラムをメモリ回路５０に記憶しておき、読み出すプログラムに応じてプロセッサ６０で実現される機能を代えることもできる。
【０１７４】
以上のように第１０の実施形態によれば、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。
【産業上の利用可能性】
【０１７５】
本発明による記憶素子は、低電力、高速書き込み・消去、大容量化が要求される不揮発性メモリとして有用である。
【図面の簡単な説明】
【０１７６】
【図１】図１は、本発明の実施形態において用いられる可変抵抗体の基本構成を示す。
【図２】図２は、図１に示した可変抵抗体にパルス電圧を印加したときの抵抗値の変化を示す。
【図３】図３は、可変抵抗体の抵抗特性および回路記号を示す。
【図４】図４は、第１の実施形態による記憶素子の構成、記録時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図５】図５は、第１の実施形態による記憶素子の再生時の電圧印加方法および再生出力の変化を示す。
【図６】図６は、第１の実施形態による記憶素子のリセット時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図７】図７は、第２の実施形態による記憶素子の構成、記録時の電圧印加方法および可変抵抗の抵抗変化を示す。
【図８】図８は、第３の実施形態によるメモリアレイ回路の構成を示す回路図である。
【図９】図９は、図８に示したメモリアレイ回路の断面構造を示す。
【図１０】図１０は、記録時およびリセット時における可変抵抗の抵抗値の変化を示す。
【図１１】図１１は、再生モードにおける可変抵抗の抵抗値と出力電圧との関係を示す。
【図１２】図１２は、可変抵抗の抵抗値が１／２である場合における可変抵抗の抵抗値と出力電圧との関係を示す。
【図１３】図１３は、第４の実施形態によるメモリアレイ回路の断面構造を示す。
【図１４】図１４は、第５の実施形態によるメモリセルの構成を示す回路図である。
【図１５】図１５は、記録時およびリセット時における可変抵抗の抵抗値の変化を示す。
【図１６】図１６は、クロスポイント構造のメモリＬＳＩの一例を示す。
【図１７】図１７は、第６の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図１８】図１８は、図１７に示したメモリブロックの内部構成を示す。
【図１９】図１９は、各メモリセルに含まれている可変抵抗の特性を示す。
【図２０】図２０は、第７の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図２１】図２１は、図２０に示したメモリブロックの内部構成を示す。
【図２２】図２２は、図２０に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２３】図２３は、図２０に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図２４】図２４は、図２０に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図２５】図２５は、第８の実施形態によるメモリＬＳＩの全体構成を示すブロック図である。
【図２６】図２６は、図２５に示したメモリブロックの内部構成を示す。
【図２７】図２７は、図２５に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２８】図２８は、図２５に示したメモリＬＳＩの書き込み動作を説明するための図である。
【図２９】図２９は、図２５に示したメモリＬＳＩの読み出し動作を説明するための図である。
【図３０】図３０は、第９の実施形態によるシステムＬＳＩの構成を示すブロック図である。
【図３１】図３１は、第１０の実施形態によるシステムＬＳＩの構成を示すブロック図である。
【特許請求の範囲】
【請求項１】
第１の端子と第３の端子との間に接続され、前記第１の端子と前記第３の端子との間のパルス電圧の極性に応じて変化する抵抗を有する第１の可変抵抗と、
前記第３の端子と第２の端子との間に接続され、前記第３の端子と前記第２の端子との間のパルス電圧の極性に応じて、前記第１の可変抵抗の変化の方向と反対の方向へ変化する抵抗を有する第２の可変抵抗とを備える、
ことを特徴とする記憶素子。
【請求項２】
請求項１において、
前記第１の可変抵抗の抵抗値および前記第２の可変抵抗の抵抗値は第１の電位および前記第１の電位とは異なる第２の電位に応じて変化し、
前記第１の電位は、
前記第１の端子、前記第２の端子、前記第３の端子のうちの２つに印加され、
前記第２の電位は、
前記第１の端子、前記第２の端子、前記第３の端子のうちの他の端子に印加される、
ことを特徴とする記憶素子。
【請求項３】
請求項２において、
前記第１の端子、前記第２の端子、前記第３の端子のうちの前記２つに第１のパルス電圧により前記第１の電位が第１の時間に印加され、
前記第１の端子、前記第２の端子、前記第３の端子のうちの前記他の端子に第２のパルス電圧により前記第２の電位が前記第１の時間に印加される、
ことを特徴とする記憶素子。
【請求項４】
請求項３において、
第２の時間に、前記第１の端子、前記第２の端子、前記第３の端子のうちの前記２つに前記第２の電位の第３のパルス電圧が印加されかつ前記第１の端子、前記第２の端子、前記第３の端子のうちの前記他の端子に前記第１の電位の第４のパルス電圧が印加される、
ことを特徴とする記憶素子。
【請求項５】
請求項１において、
前記第１および第２の可変抵抗の抵抗値のうち一方は他方よりも高い値に初期化されている、
ことを特徴とする記憶素子。
【請求項６】
請求項１において、
前記第１の端子と前記第３の端子との間に印加されるパルス電圧の極性は、前記第１の端子が第１の極性を有するとき前記第１の可変抵抗の抵抗値を増加させ、前記第１の端子が前記第１の極性とは逆の第２の極性を有するとき前記第１の可変抵抗の抵抗値を減少させ、
前記第３の端子と前記第２の端子との間に印加されるパルス電圧の極性は、前記第３の端子が前記第１の極性を有するとき前記第２の可変抵抗の抵抗値を増加させ、前記第３の端子が前記第２の極性を有するとき前記第２の可変抵抗の抵抗値を減少させる、
ことを特徴とする記憶素子。
【請求項７】
請求項１において、
前記第１および第２の端子を第１の電位にした状態で前記第３の端子に第２の電位のパルス電圧を印加する、
ことを特徴とする記憶素子。
【請求項８】
請求項７において、
前記第１の電位はグランド電位であり、
前記第２の電位は前記グランド電位以外の電位である、
ことを特徴とする記憶素子。
【請求項９】
請求項７において、
前記第１の電位は正の電位でありかつ前記第２の電位は負の電位である、または、前記第１の電位は前記負の電位でありかつ前記第２の電位は前記正の電位である、
ことを特徴とする記憶素子。
【請求項１０】
請求項１において、
第１の時間に前記第１の端子と前記第３の端子とに前記第１の極性の前記第１のパルス電圧を与えかつ前記第２の端子に前記第１の極性とは逆の極性の前記第２のパルス電圧を与え、第２の時間に前記第３の端子と前記第２の端子とに前記第２のパルス電圧を与えかつ前記第１の端子に前記第１のパルス電圧を与える、
ことを特徴とする記憶素子。
【請求項１１】
請求項１において、
前記第１の端子に第１の電位を与えかつ前記第２の端子に第２の電位を与えた状態において前記第３の端子の電圧を出力する、
ことを特徴とする記憶素子。
【請求項１２】
与えられるパルス電圧に応じてその抵抗値が変化する記憶素子であって、
複数のメモリセルを備え、
前記複数のメモリセルの各々は、
半導体基板上に形成されソース，ドレイン，およびゲートを有するトランジスタと、
前記トランジスタの上に形成される絶縁層と、
前記絶縁層の上に形成される可変抵抗層と、
前記可変抵抗層の上に形成される２つの電極とを含み、
前記トランジスタのドレインおよびソースの少なくとも一方は前記２つの電極に電気的に接続される、
ことを特徴とする記憶素子。
【請求項１３】
請求項１２において、
前記複数のメモリセルの各々は、
前記絶縁層の上に形成される導電層と、
前記トランジスタのドレインおよびソースの少なくとも一方と前記導電層とを電気的に接続するコンタクトプラグとをさらに含む、
ことを特徴とする記憶素子。
【請求項１４】
請求項１２において、
前記可変抵抗層は、ペロブスカイト構造の酸化物である、
ことを特徴とする記憶素子。
【請求項１５】
請求項１４において、
前記ペロブスカイト構造の酸化物は、巨大磁気抵抗材料である、
ことを特徴とする記憶素子。
【請求項１６】
請求項１４において、
前記ペロブスカイト構造の酸化物は、高温超伝導材料である、
ことを特徴とする記憶素子。
【請求項１７】
請求項１２において、
前記可変抵抗層は、イルメナイト構造の酸化物である、
ことを特徴とする記憶素子。
【請求項１８】
請求項１７において、
前記イルメナイト構造の酸化物は、非線形光学材料である、
ことを特徴とする記憶素子。
【請求項１９】
請求項１３において、
前記導電層は、
Ｐｔ，Ａｇ，Ａｕ，Ｉｒ，Ｒｕ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ，ＲｕＯ３，ＲｕＯ２，ＳｒＲｕＯ３，ＬａＣｏＯ３，ＳｒＣｏＯ３，ＬａＳｒＣｏＯ３，ＴｉＮ，ＴｉＯｘ，ＹＢａ２Ｃｕ３Ｏｘ，ＩｒＯ２，ＴａＳｉＮ，ＭｏＮのうちのいずれか１つ、あるいはそれらの混合物から構成されている、
ことを特徴とする記憶素子。
【請求項２０】
請求項１２において、
前記２つの電極の各々は、
Ｃｕ，Ａｌ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉ，Ｔａのうちのいずれか１つ、あるいはそれらの混合物から構成されている、
ことを特徴とする記憶素子。
【請求項２１】
第１のノードと第２のノードとの間に接続された第１のメモリブロックと、
前記第１のノードと前記第２のノードとの間に前記第１のメモリブロックと直列に接続された第１のブロック選択トランジスタと、
前記第１のメモリブロックと前記第１のブロック選択トランジスタとの相互接続ノードと第３のノードとの間に接続された第２のメモリブロックとを備え、
前記第１および第２のメモリブロックの各々は、
直列に接続された複数のメモリセルを含み、
前記複数のメモリセルの各々は、
第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられるパルス電圧に応答して抵抗値が変化する可変抵抗と、
前記第１の端子と前記第２の端子との間に前記可変抵抗と並列に接続されたトランジスタとを含む、
ことを特徴とするメモリ回路。
【請求項２２】
請求項２１において、
データの書き込み時には、
前記第１のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２３】
請求項２２において、
データの書き込み時には、
前記第１のメモリセルに含まれている可変抵抗の抵抗値を増加させるパルス電圧を前記第１のノードと前記第２のノードとの間に印加し、かつ、前記第２のメモリセルに含まれている可変抵抗の抵抗値を減少させるパルス電圧を前記第１のノードと前記第３のノードとの間に印加する、
ことを特徴とするメモリ回路。
【請求項２４】
請求項２１において、
データの読み出し時には、
前記第１のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２５】
請求項２４において、
前記第２のノードと前記第３のノードとの間に所定の電圧を印加した状態で前記第１のノードの電圧を検出する、
ことを特徴とするメモリ回路。
【請求項２６】
請求項２１において、
前記複数のメモリセルの各々はマトリクス状に配置される、
ことを特徴とするメモリ回路。
【請求項２７】
第１のノードと第２のノードとの間に接続された第１のメモリブロックと、
前記第１のノードと前記第２のノードとの間に前記第１のメモリブロックと直列に接続された第１のブロック選択トランジスタと、
前記第２のノードと第３のノードとの間に接続された第２のメモリブロックと、
前記第２のノードと前記第３のノードとの間に前記第２のメモリブロックと直列に接続された第２のブロック選択トランジスタとを備え、
前記第１および第２のメモリブロックの各々は、
直列に接続された複数のメモリセルを含み、
前記複数のメモリセルの各々は、
第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられるパルス電圧に応答して抵抗値が変化する可変抵抗と、
前記第１の端子と前記第２の端子との間に前記可変抵抗と並列に接続されたトランジスタとを含む、
ことを特徴とするメモリ回路。
【請求項２８】
請求項２７において、
データの書き込み時には、
前記第１のブロック選択トランジスタおよび前記第２のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２９】
請求項２８において、
データの書き込み時には、
前記第１のメモリセルに含まれている可変抵抗の抵抗値を増加させるパルス電圧を前記第１のノードと前記第２のノードとの間に印加し、かつ、前記第２のメモリセルに含まれている可変抵抗の抵抗値を減少させるパルス電圧を前記第２のノードと前記第３のノードとの間に印加する、
ことを特徴とするメモリ回路。
【請求項３０】
請求項２７において、
データの読み出し時には、
前記第１のブロック選択トランジスタおよび前記第２のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項３１】
請求項３０において、
データの読み出し時には、
前記第１のノードと前記第３のノードとの間に所定の電圧を印加した状態で前記第２のノードの電圧を検出する、
ことを特徴とするメモリ回路。
【請求項３２】
少なくとも３つの端子を有する可変抵抗メモリセルへのデータ書き込みおよび当該可変抵抗メモリセルのリセットを行う方法であって、
前記可変抵抗メモリセルの３つの端子のうちの２つに第１の電位を与えるステップと、
前記可変抵抗メモリセルの前記２つの端子以外の端子に第２の電位を与えるステップとを備える、
ことを特徴とする方法。
【請求項３３】
請求項３２において、
データの書き込み時には、前記第２の電位は第１の極性を有し、
リセット動作時には、前記第２の電位は前記第１の極性とは逆の第２の極性を有する、
ことを特徴とする方法。
【請求項３４】
請求項３２において、
前記可変抵抗メモリセルの第１の可変抵抗素子の抵抗値を変化させるステップと、
前記可変抵抗メモリセルの第２の可変抵抗素子の抵抗値を、前記第１の可変抵抗素子の抵抗値の変化の方向とは反対の方向に変化させるステップとをさらに備える、
ことを特徴とする方法。
【請求項３５】
請求項３２において、
前記第１の電位を与えるステップは、
前記第１の電位の第１のパルスを第１の時間に与えるステップを含み、
前記第２の電位を与えるステップは、
前記第２の電位の第２のパルスを前記第１の時間に与えるステップを含み、
前記第２のパルスは、前記第１のパルスの第１の極性とは逆の第２の極性を有する、
ことを特徴とする方法。
【請求項３６】
請求項３５において、
前記可変抵抗メモリセルの前記３つの端子のうちの２つの端子に前記第２の極性の第３の電位を第２の時間に与えるステップと、
前記可変抵抗メモリセルの前記２つの端子以外の端子に前記第１の極性の第４の電位を前記第２の時間に与えるステップとをさらに備える、
ことを特徴とする方法。
【請求項３７】
少なくとも３つの端子を有する可変抵抗メモリセルのデータの読み出し方法であって、
前記３つの端子のうちの第１の端子にグランド電圧を与えるステップと、
記録電圧よりも低い再生電圧を前記３つの端子のうちの第２の端子に与えるステップと、
前記３つの端子のうちの第３の端子から電圧を出力するステップとを備える、
ことを特徴とする方法。
【請求項３８】
請求項３７において、
前記出力される電圧は、記録動作時に与えられる電圧パルスの数に対応する複数の値を有する、
ことを特徴とする方法。
【請求項３９】
少なくとも１ビットのデータを記憶するメモリセルであって、
第１の端子と第３の端子との間のパルス電圧の極性に応じて抵抗が変化する第１の可変抵抗手段と、
前記第３の端子と第２の端子との間のパルス電圧の極性に応じて、前記第１の可変抵抗手段の抵抗変化とは逆の方向に抵抗が変化する第２の可変抵抗手段とを備える、
ことを特徴とするメモリセル。
【請求項１】
第１の端子と第３の端子との間に接続され、前記第１の端子と前記第３の端子との間のパルス電圧の極性に応じて変化する抵抗を有する第１の可変抵抗と、
前記第３の端子と第２の端子との間に接続され、前記第３の端子と前記第２の端子との間のパルス電圧の極性に応じて、前記第１の可変抵抗の変化の方向と反対の方向へ変化する抵抗を有する第２の可変抵抗とを備える、
ことを特徴とする記憶素子。
【請求項２】
請求項１において、
前記第１の可変抵抗の抵抗値および前記第２の可変抵抗の抵抗値は第１の電位および前記第１の電位とは異なる第２の電位に応じて変化し、
前記第１の電位は、
前記第１の端子、前記第２の端子、前記第３の端子のうちの２つに印加され、
前記第２の電位は、
前記第１の端子、前記第２の端子、前記第３の端子のうちの他の端子に印加される、
ことを特徴とする記憶素子。
【請求項３】
請求項２において、
前記第１の端子、前記第２の端子、前記第３の端子のうちの前記２つに第１のパルス電圧により前記第１の電位が第１の時間に印加され、
前記第１の端子、前記第２の端子、前記第３の端子のうちの前記他の端子に第２のパルス電圧により前記第２の電位が前記第１の時間に印加される、
ことを特徴とする記憶素子。
【請求項４】
請求項３において、
第２の時間に、前記第１の端子、前記第２の端子、前記第３の端子のうちの前記２つに前記第２の電位の第３のパルス電圧が印加されかつ前記第１の端子、前記第２の端子、前記第３の端子のうちの前記他の端子に前記第１の電位の第４のパルス電圧が印加される、
ことを特徴とする記憶素子。
【請求項５】
請求項１において、
前記第１および第２の可変抵抗の抵抗値のうち一方は他方よりも高い値に初期化されている、
ことを特徴とする記憶素子。
【請求項６】
請求項１において、
前記第１の端子と前記第３の端子との間に印加されるパルス電圧の極性は、前記第１の端子が第１の極性を有するとき前記第１の可変抵抗の抵抗値を増加させ、前記第１の端子が前記第１の極性とは逆の第２の極性を有するとき前記第１の可変抵抗の抵抗値を減少させ、
前記第３の端子と前記第２の端子との間に印加されるパルス電圧の極性は、前記第３の端子が前記第１の極性を有するとき前記第２の可変抵抗の抵抗値を増加させ、前記第３の端子が前記第２の極性を有するとき前記第２の可変抵抗の抵抗値を減少させる、
ことを特徴とする記憶素子。
【請求項７】
請求項１において、
前記第１および第２の端子を第１の電位にした状態で前記第３の端子に第２の電位のパルス電圧を印加する、
ことを特徴とする記憶素子。
【請求項８】
請求項７において、
前記第１の電位はグランド電位であり、
前記第２の電位は前記グランド電位以外の電位である、
ことを特徴とする記憶素子。
【請求項９】
請求項７において、
前記第１の電位は正の電位でありかつ前記第２の電位は負の電位である、または、前記第１の電位は前記負の電位でありかつ前記第２の電位は前記正の電位である、
ことを特徴とする記憶素子。
【請求項１０】
請求項１において、
第１の時間に前記第１の端子と前記第３の端子とに前記第１の極性の前記第１のパルス電圧を与えかつ前記第２の端子に前記第１の極性とは逆の極性の前記第２のパルス電圧を与え、第２の時間に前記第３の端子と前記第２の端子とに前記第２のパルス電圧を与えかつ前記第１の端子に前記第１のパルス電圧を与える、
ことを特徴とする記憶素子。
【請求項１１】
請求項１において、
前記第１の端子に第１の電位を与えかつ前記第２の端子に第２の電位を与えた状態において前記第３の端子の電圧を出力する、
ことを特徴とする記憶素子。
【請求項１２】
与えられるパルス電圧に応じてその抵抗値が変化する記憶素子であって、
複数のメモリセルを備え、
前記複数のメモリセルの各々は、
半導体基板上に形成されソース，ドレイン，およびゲートを有するトランジスタと、
前記トランジスタの上に形成される絶縁層と、
前記絶縁層の上に形成される可変抵抗層と、
前記可変抵抗層の上に形成される２つの電極とを含み、
前記トランジスタのドレインおよびソースの少なくとも一方は前記２つの電極に電気的に接続される、
ことを特徴とする記憶素子。
【請求項１３】
請求項１２において、
前記複数のメモリセルの各々は、
前記絶縁層の上に形成される導電層と、
前記トランジスタのドレインおよびソースの少なくとも一方と前記導電層とを電気的に接続するコンタクトプラグとをさらに含む、
ことを特徴とする記憶素子。
【請求項１４】
請求項１２において、
前記可変抵抗層は、ペロブスカイト構造の酸化物である、
ことを特徴とする記憶素子。
【請求項１５】
請求項１４において、
前記ペロブスカイト構造の酸化物は、巨大磁気抵抗材料である、
ことを特徴とする記憶素子。
【請求項１６】
請求項１４において、
前記ペロブスカイト構造の酸化物は、高温超伝導材料である、
ことを特徴とする記憶素子。
【請求項１７】
請求項１２において、
前記可変抵抗層は、イルメナイト構造の酸化物である、
ことを特徴とする記憶素子。
【請求項１８】
請求項１７において、
前記イルメナイト構造の酸化物は、非線形光学材料である、
ことを特徴とする記憶素子。
【請求項１９】
請求項１３において、
前記導電層は、
Ｐｔ，Ａｇ，Ａｕ，Ｉｒ，Ｒｕ，Ｔｉ，Ｔａ，Ａｌ，Ｃｕ，ＲｕＯ３，ＲｕＯ２，ＳｒＲｕＯ３，ＬａＣｏＯ３，ＳｒＣｏＯ３，ＬａＳｒＣｏＯ３，ＴｉＮ，ＴｉＯｘ，ＹＢａ２Ｃｕ３Ｏｘ，ＩｒＯ２，ＴａＳｉＮ，ＭｏＮのうちのいずれか１つ、あるいはそれらの混合物から構成されている、
ことを特徴とする記憶素子。
【請求項２０】
請求項１２において、
前記２つの電極の各々は、
Ｃｕ，Ａｌ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，Ｒｕ，Ｏｓ，Ｔｉ，Ｔａのうちのいずれか１つ、あるいはそれらの混合物から構成されている、
ことを特徴とする記憶素子。
【請求項２１】
第１のノードと第２のノードとの間に接続された第１のメモリブロックと、
前記第１のノードと前記第２のノードとの間に前記第１のメモリブロックと直列に接続された第１のブロック選択トランジスタと、
前記第１のメモリブロックと前記第１のブロック選択トランジスタとの相互接続ノードと第３のノードとの間に接続された第２のメモリブロックとを備え、
前記第１および第２のメモリブロックの各々は、
直列に接続された複数のメモリセルを含み、
前記複数のメモリセルの各々は、
第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられるパルス電圧に応答して抵抗値が変化する可変抵抗と、
前記第１の端子と前記第２の端子との間に前記可変抵抗と並列に接続されたトランジスタとを含む、
ことを特徴とするメモリ回路。
【請求項２２】
請求項２１において、
データの書き込み時には、
前記第１のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２３】
請求項２２において、
データの書き込み時には、
前記第１のメモリセルに含まれている可変抵抗の抵抗値を増加させるパルス電圧を前記第１のノードと前記第２のノードとの間に印加し、かつ、前記第２のメモリセルに含まれている可変抵抗の抵抗値を減少させるパルス電圧を前記第１のノードと前記第３のノードとの間に印加する、
ことを特徴とするメモリ回路。
【請求項２４】
請求項２１において、
データの読み出し時には、
前記第１のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２５】
請求項２４において、
前記第２のノードと前記第３のノードとの間に所定の電圧を印加した状態で前記第１のノードの電圧を検出する、
ことを特徴とするメモリ回路。
【請求項２６】
請求項２１において、
前記複数のメモリセルの各々はマトリクス状に配置される、
ことを特徴とするメモリ回路。
【請求項２７】
第１のノードと第２のノードとの間に接続された第１のメモリブロックと、
前記第１のノードと前記第２のノードとの間に前記第１のメモリブロックと直列に接続された第１のブロック選択トランジスタと、
前記第２のノードと第３のノードとの間に接続された第２のメモリブロックと、
前記第２のノードと前記第３のノードとの間に前記第２のメモリブロックと直列に接続された第２のブロック選択トランジスタとを備え、
前記第１および第２のメモリブロックの各々は、
直列に接続された複数のメモリセルを含み、
前記複数のメモリセルの各々は、
第１の端子と第２の端子との間に接続されかつ当該第１の端子と当該第２の端子との間に与えられるパルス電圧に応答して抵抗値が変化する可変抵抗と、
前記第１の端子と前記第２の端子との間に前記可変抵抗と並列に接続されたトランジスタとを含む、
ことを特徴とするメモリ回路。
【請求項２８】
請求項２７において、
データの書き込み時には、
前記第１のブロック選択トランジスタおよび前記第２のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項２９】
請求項２８において、
データの書き込み時には、
前記第１のメモリセルに含まれている可変抵抗の抵抗値を増加させるパルス電圧を前記第１のノードと前記第２のノードとの間に印加し、かつ、前記第２のメモリセルに含まれている可変抵抗の抵抗値を減少させるパルス電圧を前記第２のノードと前記第３のノードとの間に印加する、
ことを特徴とするメモリ回路。
【請求項３０】
請求項２７において、
データの読み出し時には、
前記第１のブロック選択トランジスタおよび前記第２のブロック選択トランジスタをオンにし、
前記第１のメモリブロックに含まれているメモリセルのうちの第１のメモリセルに含まれているトランジスタをオフにし、かつ、前記第１のメモリブロックに含まれているメモリセルのうちの前記第１のメモリセル以外のメモリセルに含まれているトランジスタをオンにし、
前記第２のメモリブロックに含まれているメモリセルのうちの第２のメモリセルに含まれているトランジスタをオフにし、かつ、前記第２のメモリブロックに含まれているメモリセルのうちの前記第２のメモリセル以外のメモリセルに含まれているトランジスタをオンにする、
ことを特徴とするメモリ回路。
【請求項３１】
請求項３０において、
データの読み出し時には、
前記第１のノードと前記第３のノードとの間に所定の電圧を印加した状態で前記第２のノードの電圧を検出する、
ことを特徴とするメモリ回路。
【請求項３２】
少なくとも３つの端子を有する可変抵抗メモリセルへのデータ書き込みおよび当該可変抵抗メモリセルのリセットを行う方法であって、
前記可変抵抗メモリセルの３つの端子のうちの２つに第１の電位を与えるステップと、
前記可変抵抗メモリセルの前記２つの端子以外の端子に第２の電位を与えるステップとを備える、
ことを特徴とする方法。
【請求項３３】
請求項３２において、
データの書き込み時には、前記第２の電位は第１の極性を有し、
リセット動作時には、前記第２の電位は前記第１の極性とは逆の第２の極性を有する、
ことを特徴とする方法。
【請求項３４】
請求項３２において、
前記可変抵抗メモリセルの第１の可変抵抗素子の抵抗値を変化させるステップと、
前記可変抵抗メモリセルの第２の可変抵抗素子の抵抗値を、前記第１の可変抵抗素子の抵抗値の変化の方向とは反対の方向に変化させるステップとをさらに備える、
ことを特徴とする方法。
【請求項３５】
請求項３２において、
前記第１の電位を与えるステップは、
前記第１の電位の第１のパルスを第１の時間に与えるステップを含み、
前記第２の電位を与えるステップは、
前記第２の電位の第２のパルスを前記第１の時間に与えるステップを含み、
前記第２のパルスは、前記第１のパルスの第１の極性とは逆の第２の極性を有する、
ことを特徴とする方法。
【請求項３６】
請求項３５において、
前記可変抵抗メモリセルの前記３つの端子のうちの２つの端子に前記第２の極性の第３の電位を第２の時間に与えるステップと、
前記可変抵抗メモリセルの前記２つの端子以外の端子に前記第１の極性の第４の電位を前記第２の時間に与えるステップとをさらに備える、
ことを特徴とする方法。
【請求項３７】
少なくとも３つの端子を有する可変抵抗メモリセルのデータの読み出し方法であって、
前記３つの端子のうちの第１の端子にグランド電圧を与えるステップと、
記録電圧よりも低い再生電圧を前記３つの端子のうちの第２の端子に与えるステップと、
前記３つの端子のうちの第３の端子から電圧を出力するステップとを備える、
ことを特徴とする方法。
【請求項３８】
請求項３７において、
前記出力される電圧は、記録動作時に与えられる電圧パルスの数に対応する複数の値を有する、
ことを特徴とする方法。
【請求項３９】
少なくとも１ビットのデータを記憶するメモリセルであって、
第１の端子と第３の端子との間のパルス電圧の極性に応じて抵抗が変化する第１の可変抵抗手段と、
前記第３の端子と第２の端子との間のパルス電圧の極性に応じて、前記第１の可変抵抗手段の抵抗変化とは逆の方向に抵抗が変化する第２の可変抵抗手段とを備える、
ことを特徴とするメモリセル。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公表番号】特表２００７−５１４２６５（Ｐ２００７−５１４２６５Ａ）
【公表日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００６−５４３７２４（Ｐ２００６−５４３７２４）
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１６０８２
【国際公開番号】ＷＯ２００５／０６６９６９
【国際公開日】平成１７年７月２１日（２００５．７．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公表日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１６年１０月２２日（２００４．１０．２２）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１６０８２
【国際公開番号】ＷＯ２００５／０６６９６９
【国際公開日】平成１７年７月２１日（２００５．７．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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