不揮発性半導体記憶装置
【課題】ＮＡＮＤセル型ＥＥＰＲＯＭのデータ消去後に、ビット線コンタクト部とセルＰウエルとの接合の順方向電流によるラッチアップを防止する。
【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮遊ゲートおよび制御ゲートを有する不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、メモリセルユニットが形成されるメモリセルウエルCPWELL、CNWELLと、メモリセルユニットの一端に接続された第１の信号線ＢＬi と、メモリセルユニットの他端に接続された第２の信号線CELSRCと、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、第１の信号線および第２の信号線をフローティング状態にして、メモリセルウエルの消去電圧を放電させるように制御する制御回路を具備する。
【解決手段】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、浮遊ゲートおよび制御ゲートを有する不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、メモリセルユニットが形成されるメモリセルウエルCPWELL、CNWELLと、メモリセルユニットの一端に接続された第１の信号線ＢＬi と、メモリセルユニットの他端に接続された第２の信号線CELSRCと、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、第１の信号線および第２の信号線をフローティング状態にして、メモリセルウエルの消去電圧を放電させるように制御する制御回路を具備する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にデータ消去制御回路に関するもので、例えばＮＡＮＤセル型ＥＥＰＲＯＭに使用されるものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして実現されているＮＡＮＤセル型ＥＥＰＲＯＭは、電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造のメモリセルの複数個を、隣接するセル同士でソース、ドレインを共有する形で直列接続してＮＡＮＤセルを構成し、これを１単位としてビット線に接続し、複数のＮＡＮＤセルを全体として二次元の行列状に配列したメモリセルアレイを有する。
【０００３】図７（ａ）、（ｂ）は、それぞれ対応してメモリセルアレイにおける１つのＮＡＮＤセル部分の平面図と等価回路図を示している。図８（ａ）、（ｂ）は、それぞれ対応して図７（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面図を示している。
【０００４】図７（ａ）、（ｂ）、図８（ａ）、（ｂ）に示すように、ｐ型シリコン基板１０上のセル形成用のＮ型ウエル（セルＮウエル）１０ａ内のセル形成用のＰ型ウエル（セルＰウエル）１１内に各メモリセルが形成されており、上記セルＰウエル１１内の素子分離酸化膜１２で囲まれた領域にＮＡＮＤセルが形成されている。
【０００５】１つのＮＡＮＤセルに着目すると、本例では、８個のメモリセルＭ１〜Ｍ８が直列接続されている。各メモリセルは、セル基板（セルＰウエル１１）上にゲート絶縁膜１３を介して浮遊ゲート１４i （i=1,2,…,8）が形成されており、浮遊ゲート１４i 上に浮遊ゲート・制御ゲート間絶縁膜１５を介して制御ゲート１６i （i=1,2,…,8）が形成されており、セルＰウエル１１の表層部にソース、ドレインであるｎ+ 型拡散層１９が形成されており、隣接するセル同士でソース、ドレインを共有している。
【０００６】さらに、セルＰウエル１１内には、ＮＡＮＤセルのドレイン側、ソース側にそれぞれ対応して、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート（１４9 、１６9 ）および第２の選択ゲート（１４10、１６10）が設けられている。
【０００７】なお、前記制御ゲート１６i は、それぞれ行方向に連続的に配設された制御ゲート線（ワード線）ＣＧi （i=1,2,…,8）の一部として形成されている。また、前記第１の選択ゲート（１４9 、１６9 ）は、行方向に連続的に配設された第１の選択ゲート線ＳＧ1 の一部として形成されており、前記第２の選択ゲート（１４10、１６10）も、行方向に連続的に配設された第２の選択ゲート線ＳＧ2 の一部として形成されている。
【０００８】そして、上記のように素子形成後の基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。図９は、ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。
【０００９】ソース線は例えば６４本のビット線毎につき１箇所でコンタクトを介してＡｌ、ポリシリコンなどの基準電位配線に接続されており、この基準電位配線は周辺回路（図示せず）に接続される。
【００１０】メモリセルの制御ゲート線ＣＧi および第１の選択ゲート線ＳＧ1 、第２の選択ゲート線ＳＧ2 は、前述したようにそれぞれ行方向に連続的に配設されている。ここで、通常、制御ゲート線ＣＧi の１本に共通に接続されている同一行のメモリセルの集合を１ページと呼び、ドレイン側の選択ゲート（第１の選択ゲート）およびソース側の選択ゲート（第２の選択ゲート）の１組によって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。
【００１１】なお、上記１ページは、例えば２５６バイト分（２５６×８個）のメモリセルから構成され、１ページ分のメモリセルはほぼ同時に書込み（ページ書込み）が行われる。
【００１２】つまり、ＥＥＰＲＯＭは、ＤＲＡＭなどと比べて書込み／消去などの動作が遅いので、高速な書込み／読み出しを行うためにページ書込み方式やページ読み出し方式を採用することが多い。
【００１３】ページ書込み方式は、同一行線に接続されている複数のメモリセルのそれぞれに同時に複数の列線から書込みデータを書込む（ページ単位で書込む）方式である。また、前記ページ読み出し方式は、同一行線に接続されている複数のメモリセルからそれぞれの記憶データを同時に複数の列線に読み出してセンス増幅する（ページ単位で読みだす）方式である。
【００１４】また、前記１ブロックは、例えば２０４８バイト分（２０４８×８個）のメモリセルから構成され、１ブロック分のメモリセルはほぼ同時に消去（ブロック消去）される。
【００１５】図１０は、ＮＡＮＤ型ＥＥＰＲＯＭのウエル構成の一例を示す断面図である。メモリセルは、Ｐ基板１０上のセルＮウエル１０ａ内のセルＰウエル１１に形成されており、セルＰウエル１１とセルＮウエル１０ａは同電位に設定される。電源電圧よりも高い電圧が印加される高電圧ＮチャネルトランジスタはＰ基板１０上に形成され、低電圧ＮチャネルトランジスタはＰ基板１０上のＰウエル１０ｂに形成され、低電圧ＰチャネルトランジスタはＰ基板１０上のＮウエル１０ｃに形成される。
【００１６】次に、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作、データ消去動作、データ読み出し動作の原理について簡単に説明する。
（１）データ書込み時には、ビット線にはデータに応じて０Ｖ（“１”書込み）または電源電圧Ｖcc（“０”書込み）を印加し、ＮＡＮＤセル一端側のビット線に接続されている第１の選択ゲートの選択ゲート線ＳＧ1 にはＶcc、ＮＡＮＤセル他端側のソース線に接続されている第２の選択ゲートの選択ゲート線ＳＧ2には０Ｖを印加する。
【００１７】この時、“１”書込みのセルは、対応する第１の選択ゲートがオンになり、これを介してビット線から０Ｖがチャネルに伝達される。これに対して、“０”書込みのセルは、対応する第１の選択ゲートがオフになり、“０”書込みのセルのチャネルはＶcc−Ｖthsg（Ｖthsgは第１の選択ゲートの閾値電圧）になり、フローティング状態になる。あるいは、書込みを行うセルよりもビット線側のセルの閾値が正電圧Ｖthcellを持つ場合には、“０”書込みのセルのチャネルはＶcc−Ｖthcellになる。
【００１８】その後、選択されたメモリセル（選択セル）に対応する制御ゲート線ＣＧi には昇圧された書込み電圧Ｖpp（＝２０Ｖ程度）を印加し、選択されなかった他のメモリセル（非選択セル）に対応する制御ゲート線ＣＧi には中間電位Ｖpass（＝１０Ｖ程度）を印加する。
【００１９】その結果、“１”書込みの選択セルは、チャネルの電位が０Ｖなので浮遊ゲート・基板（セルＰウエル）間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されて閾値電圧が正方向に移動する。
【００２０】これに対して、“０”書込みの選択セルは、チャネルがフローティングであるので、書込み電圧Ｖppが印加された制御ゲートとの間の容量結合でチャネルは中間電位になり、電子の注入が行われない。
【００２１】なお、非選択セルは、対応する制御ゲートに中間電位Ｖpassが印加されているので、電子の注入は行われない。
（２）データ消去時には、ビット線、ソース線をフローティング状態にし、消去を行う選択ブロックの全ての制御ゲートを０Ｖとし、消去を行わない非選択ブロックの全ての制御ゲートはフローティング状態にし、セルＰウエルおよびセルＮウエルに昇圧された消去電圧Ｖppe （２０Ｖ程度）を印加する。
【００２２】この時、消去を行う選択ブロックのメモリセルは、セルウエル電圧Ｖppe と制御ゲート電圧（０Ｖ）とによって浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動することにより、ブロック単位でほぼ同時に消去される。
【００２３】これに対して、消去を行わない非選択ブロックのメモリセルは、フローティング状態の制御ゲートがセルＰウエルとの間の容量結合でＶppe に昇圧され、制御ゲート、セルＰウエルともに消去電圧Ｖppe であるので消去は行われない。
【００２４】（３）データ読み出し時には、ビット線をプリチャージした後にフローティング状態にし、選択セルの制御ゲートを０Ｖ、それ以外の非選択セルの制御ゲート、第１、第２の選択ゲートを電源電圧Ｖcc（たとえば３Ｖ）、ソース線を０Ｖにして、選択セルで電流が流れるか否かを検出することにより行われる。
【００２５】即ち、選択セルの記憶データが“１”（セルの閾値Ｖth＞０）であれば、選択セルはオフになり、それに連なるビット線はプリチャージ電位を保つが、選択セルの記憶データが“０”（セルの閾値Ｖth＜０）であれば、選択セルはオンし、それに連なるビット線はプリチャージ電位からΔＶだけ下がる。
【００２６】これらのビット線電位をセンスアンプで検出することによって、選択セルのデータが読み出される。ところで、従来のデータ消去方法では、消去電圧Ｖppe （２０Ｖ程度）を印加する際に、前述したようにビット線、ソース線、消去を行わない非選択ブロックの制御ゲートをフローティング状態にしてから、セルＰウエル１１、セルＮウエル１０ａに消去電圧を印加する。
【００２７】その結果、ビット線、ソース線、非選択ブロックの制御ゲートはセルウエルを通じてＶppe あるいはＶppe から１Ｖ程度低い電圧に昇圧される。一方、データ消去後は、データ書込み後の書込みリセット、データ読み出し後の読み出しリセットと同様に消去リセットを行っている。
【００２８】この消去リセットは、ビット線にセンスアンプを接続し、ソース線にソース線バイアス回路を接続し、セルウエルにセルウエルバイアス回路を接続することによって、ビット線、ソース線、セルウエルから同時に放電させる。つまり、センスアンプによりビット線を放電させ、ソース線バイアス回路によりソース線を放電させ、セルウエルバイアス回路によりセルウエルを放電させる。
【００２９】この時、ビット線、ソース線、セルウエルはそれぞれ別々の回路で放電するので、ビット線、ソース線、セルウエルのそれぞれの放電時間が異なる。例えばビット線は２μｓで放電するが、セルウエルは３０μｓで放電する。
【００３０】この場合、ビット線の放電がセルウエルの放電よりも先に完了するので、ビット線がセルウエルよりも先に低電圧になり、図８（ａ）中に示すビット線コンタクト部のｎ+ 拡散領域１９とセルＰウエル１１との接合からなるｐｎダイオードが順バイアスになり、このｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題がある。
【００３１】図１１は、メモリセルの一部およびその制御ゲートに接続されているロウデコーダの一部を示す断面図である。ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタは、Ｐ基板１０上に形成されており、そのドレインノードＮwl（ｎ+ 拡散領域）はメモリセルの制御ゲート１６に接続されている。
【００３２】データ消去時には、選択セルに接続されているロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタは、ゲートＧにＶccが供給されており、ソースＳは周辺回路で接地されており、オン状態になって選択セルの制御ゲート１６に０Ｖを供給する。
【００３３】データ消去後に消去リセットを行う際、前記したようにセルウエルバイアス回路によりセルウエルを放電させる時、消去電圧の放電を急速に行うと、選択セルの制御ゲート１６もセルウエルとの容量結合により０Ｖから負方向に引かれる。その結果、前記ドレインノードＮwlが負電圧になり、このドレインノードＮwlとＰ基板１０間のｐｎダイオードがオンし、このｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題がある。
【００３４】
【発明が解決しようとする課題】上記したように従来のＮＡＮＤセル型ＥＥＰＲＯＭは、データ消去後に消去リセットを行う際、ビット線の放電がセルウエルの放電よりも先に完了するので、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れ、ラッチアップが生じるという問題があった。
【００３５】また、データ消去後に消去リセットを行う際、消去電圧の放電を急速に行うと、ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードが負電位になり、このノードとＰ基板間のｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題があった。
【００３６】本発明は上記の問題点を解決すべくなされたもので、データ消去後において、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れることによるラッチアップの発生、さらにはロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードとＰ基板間のｐｎダイオードに順方向電流が流れることによるラッチアップの発生を防止し得る不揮発性半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、前記メモリセルユニットが形成されるメモリセルウエルと、前記メモリセルユニットの一端に接続された第１の信号線と、前記メモリセルユニットの他端に接続された第２の信号線と、前記メモリセルの記憶データを消去する際、前記メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、前記第１の信号線および第２の信号線をフローティング状態にして前記メモリセルウエルの消去電圧を放電させるように制御する消去制御手段とを具備することを特徴とする。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態を詳細に説明する。図１乃至図６は、本発明の第１実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭの構成および動作波形の一例を示している。
【００３９】図１は、第１実施例のＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。図１中、１はメモリセルアレイ、２はデータ書込み／読み出しを行うためのセンスアンプ兼データラッチ回路である。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ/ Ｏセンスアンプ、７はデータ入出力バッファである。
【００４０】８は基板電位制御回路、９ａは消去電圧を発生してメモリセルアレイ１のメモリセルウエルに選択的に印加する消去用昇圧回路、９ｂは書込み電圧を発生してロウデコーダ３に供給する書込み用昇圧回路、９ｃは読み出し電圧を発生してロウデコーダ３に供給する読み出し用昇圧回路である。また、図１には示していないが、後述するようなセルソース線バイアス回路、セルウエルバイアス回路なども設けられている。
【００４１】このＮＡＮＤセル型ＥＥＰＲＯＭの構成は、図７乃至図１１を参照して前述した従来例の構成と比べて、基本的には同様であり、ＮＡＮＤセルのセルトランジスタ数が８から１６に変更されている点と、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、ビット線およびセルソース線の電圧を放電させずにメモリセルウエルの電圧を放電させるように構成されている点が異なる。
【００４２】上記ビット線、セルソース線および消去を行わない非選択ブロックの全ての制御ゲートの電圧を放電させない方法の一例として、ビット線、セルソース線、消去を行わない非選択ブロックの全ての制御ゲートをフローティング状態のままにして（従来のような消去リセットを行わないで）、セルウエルの消去電圧を放電させている。
【００４３】次に、本例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の概要を説明する。
（１）データ消去時には、前述した従来例のデータ消去時と同様に、ビット線、ソース線をフローティング状態にし、消去を行う選択ブロック（消去選択ブロック）の全ての制御ゲートを消去制御ゲート電圧（０Ｖ）に設定し、消去を行わない非選択ブロック（消去非選択ブロック）の全ての制御ゲートはフローティング状態にし、昇圧された消去電圧Ｖppe （２０Ｖ程度）をセルＰウエル１１およびセルＮウエル１０ａに印加する。
【００４４】これにより、前記ビット線、ソース線および消去非選択ブロックの全ての制御ゲートは、Ｖppe あるいはＶppe から１Ｖ程度低い電圧に昇圧される。この時、消去選択ブロックのメモリセルは、前記Ｖppe が印加されているセルウエルの電圧と前記０Ｖに設定されている制御ゲートの電圧とによって浮遊ゲートの電子がウエルに放出され、セル閾値電圧が負方向に移動することにより、消去選択ブロック単位でほぼ同時に消去される。
【００４５】これに対して、消去非選択ブロックのメモリセルは、前記したようにセルＰウエル１１との間の容量結合によりＶppe あるいはＶppe から１〜２Ｖ程度低い電圧に昇圧されているフローティング状態の制御ゲートとセルＰウエル１１との間に所要の消去電圧が印加されないので消去は行われない。
【００４６】（２）データ消去の終了後、ビット線、ソース線および消去非選択ブロックの制御ゲートをフローティング状態に制御したまま、前述したセルウエルバイアス回路のウエル放電回路をオン状態に制御してセルウエルから消去電圧Ｖppe を放電させる。
【００４７】この場合、ビット線およびソース線はフローティング状態であるので、セルウエルよりも先に放電することはなく、セルウエルよりも低電位になることはないので、図８中のビット線コンタクト部（ｎ+ 拡散領域）１９とセルＰウエル１１との接合からなるｐｎダイオードがオンすることがなく、従来例で述べたようなラッチアップ（スナップバック）も生じない。
【００４８】また、前記セルウエルバイアス回路のウエル放電回路を構成するトランジスタは、オン状態の時に飽和領域で動作するので、定電流が流れる。従って、前記データ消去後にセルウエルの消去電圧が急速に低下することはない。
【００４９】その結果、図１１を参照して前述したような消去選択ブロックの制御ゲート１６がセルウエルとの容量結合により負電圧になることはなく、ロウデコーダ内のトランスファゲート用トランジスタのドレインノードＮｗｌとＰ基板１０との間のｐｎダイオードが導通することもなく、従来例で説明したようなラッチアップが生じることはない。
【００５０】図２は、図１中のメモリセルアレイ１における所定数の複数のカラムのビット線ＢＬi （例えば２本分のビット線ＢＬ0 、ＢＬ1 ）に対応するセンスアンプ兼データラッチ回路周辺のコア回路の一例を示している。
【００５１】図２において、ＭＣi （i=0,1 ）はメモリセルアレイ部のビット線ＢＬi に接続されたＮＡＮＤ型メモリセル、ＣＧ1 〜ＣＧ16は上記ＮＡＮＤ型メモリセルＭＣi のセルトランジスタの各制御ゲートに接続されている制御ゲート線（ワード線）、ＳＧ1CおよびＳＧ2 は選択ゲート線、CELSRCはセルソース線である。
【００５２】ＴＮi0（i=0,1 ）は前記ビット線ＢＬi の一端側に挿入接続されているトランスファゲート用のトランジスタ、ＴＮi1（i=0,1 ）は前記ビット線ＢＬi の他端側に挿入接続されているトランスファゲート用のトランジスタである。そして、前記ビット線ＢＬi は、所定数の複数カラム毎に各一端側同士、各他端側同士が共通に接続されている。
【００５３】上記トランスファゲート用のトランジスタＴＮi0、ＴＮi1は、電源電位Ｖccよりも高い電圧を印加できる高電圧エンハンスメントＮチャネル（ＨＮＥ）型のトランジスタが用いられており、その閾値電圧は０．６Ｖ程度である。
【００５４】なお、BLCRL は、前記共通に接続されたビット線ＢＬi の各一端側に印加される制御信号であり、BLCU0 およびBLCU1 は、前記トランジスタＴＮi0の各ゲートに対応して供給される制御信号であり、BLTR0 およびBLTR1 は、前記トランジスタＴＮi1の各ゲートに対応して供給される制御信号である。
【００５５】また、ＳＡはビット線電位センスノードＢＮに接続されているセンスアンプ、ＩＯ、／ＩＯは一対の入出力線、ＣＳ、／ＣＳは前記センスアンプＳＡの一対の出力ノードと前記一対の入出力線ＩＯ、／ＩＯとの間に接続され、カラム選択線ＣＳＬによりスイッチ制御される一対のカラム選択スイッチ用トランジスタである。
【００５６】なお、BLPRE 、BLCD、BLCLAMP 、BLSEN0、BLSEN1、SAPRST、SAP は前記センスアンプＳＡに供給される制御信号あるいは制御電圧であり、Ｖccはメモリチップの内部電源電圧である。
【００５７】前記センスアンプＳＡは、プリチャージ制御信号BLPRE に基づいてビット線電位センスノードＢＮを所定期間に充電するためのＮチャネルトランジスタＮ２と、前記ビット線電位センスノードＢＮに読み出されたメモリセルデータをラッチするラッチ回路ＬＴと、前記センスノードＢＮと前記ラッチ回路ＬＴの第２の記憶ノードＱとの間に挿入され、制御信号BLCDによりゲート駆動されるトランスファーゲート用のＮＭＯＳトランジスタＮ４と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間に接続され、ゲートに所定期間印加される第１のデータラッチ制御信号BLSEN0によりオン状態に制御されるラッチ回路強制反転制御用のＮＭＯＳトランジスタＮ５と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間で前記ＮＭＯＳトランジスタＮ５に直列に接続され、ゲートが前記センスノードＢＮに接続されたセンス用のＮＭＯＳトランジスタＮ７と、前記ラッチ回路ＬＴの第２の記憶ノードＱと接地ノードとの間で前記ＮＭＯＳトランジスタＮ７に直列に接続され、ゲートに所定期間印加される第２のデータラッチ制御信号（逆読み出しラッチ制御信号）BLSEN1によりオン状態に制御される逆読み出しラッチ制御用のＮＭＯＳトランジスタＮ６と、前記ビット線電位センスコードＢＮと前記センス用のＮＭＯＳトランジスタＮ７のゲートとの間に接続され、ゲートに制御電圧BLCLAMP が与えられるビット線電位クランプ用のＮチャネルトランジスタＮ１と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑを制御信号SAPRSTに基づいて所定期間にリセットするＮチャネルトランジスタＮ３と、前記センス用のＮＭＯＳトランジスタＮ７のゲートと接地ノードとの間に接続されたキャパシタＣ１とを具備する。
【００５８】前記ラッチ回路ＬＴは、２個のＣＭＯＳインバータ回路の互いの入力ノードと出力ノードが交差接続された（逆並列接続された）フリップフロップ回路と、このフリップフロップ回路の電源ノード側に直列に挿入され、センスアンプ駆動制御信号SAP により活性化制御されるセンスアンプイネーブル制御用の２個のＰＭＯＳトランジスタからなる。
【００５９】この場合、一方のＣＭＯＳインバータ回路の入力ノード（第１の記憶ノード／Ｑ）と他方のＣＭＯＳインバータ回路の入力ノード（第２の記憶ノードＱ）は、前記一対のカラム選択スイッチ用トランジスタ／ＣＳ、ＣＳを介して一対の入出力線／ＩＯ、ＩＯに接続されている。
【００６０】ここで、図１のＥＥＰＲＯＭの読み出し動作時、消去動作時、書込み動作時における図２の回路の動作について説明しておく。ＥＥＰＲＯＭの通常の読み出し時には、まず、センスノードＢＮを電源電位Ｖccにプリチャージし、特定の制御ゲート線ＣＧi （i=1,2,…16）を選択し、この特定の制御ゲート線ＣＧi に接続されている複数のセルトランジスタの各データに応じて決まる各ビット線ＢＬi の電位を前記センスアンプＳＡによりセンス増幅する。
【００６１】このセンスアンプＳＡにおいては、まず、トランジスタＮ３とＮ４を所定期間オンさせてラッチ回路ＬＴをリセットし、ノードＱを“Ｌ”、ノード／Ｑを“Ｈ”にする。続いて、トランジスタＮ２でセンスノードＢＮを充電後、ビット線はフローティングになり、次いでセルトランジスタの閾値状態によって生じるセル電流Ｉcellでビット線を放電させ、メモリセルのデータに応じて所定時間後にトランジスタＮ７をオン／オフさせる。
【００６２】この場合、ＮＡＮＤセルから“０”データがセンスノードＢＮに読み出された時には、セル電流が流れるのでビット線電位が低下し、トランジスタＮ７はオフであり、ノード／Ｑはラッチ回路ＬＴのリセット状態の“Ｈ”のままとなる。
【００６３】逆に、ＮＡＮＤセルから“１”データがセンスノードＢＮに読み出された時には、セル電流は流れないのでビット線電位は“Ｈ”に保たれ、トランジスタＮ７がオンになり、ラッチ回路ＬＴの記憶データが強制反転され、ノード／Ｑは“Ｌ”、ノードＱを“Ｈ”になる。選択されたカラムに対応するラッチ回路ＬＴのノードＱのデータは入出力線ＩＯ、／ＩＯに読み出される。
【００６４】ＥＥＰＲＯＭの消去時には、センスアンプは消去ベリファイ読み出し動作に使用される。この時、センスアンプは前記通常の読み出し時と同じ順序で動作し、セルトランジスタが消去されていれば（“０”データの場合）、ノード／Ｑは“Ｈ”、ノードＱは“Ｌ”となる。逆に、セルトランジスタが消去できていなければ（“１”データの場合）、ノード／Ｑは“Ｌ”、ノードＱは“Ｈ”となる。このデータをもとに、同時に動作している全てのセンスアンプＳＡのノードＱが１つでも“Ｈ”となると消去不完全であるので、再度消去に入るための信号を出し再度消去する。
【００６５】ＥＥＰＲＯＭの書込み時には、書込み／非書込みのデータを入力することにより、選択されたカラムに対応するラッチ回路ＬＴのノードＱに一対の入出力線／ＩＯ、ＩＯから一対のカラム選択スイッチ用トランジスタ／ＣＳ、ＣＳを介してデータが入力される。
【００６６】もし、“１”データ入力であればノードＱには“Ｌ”、“０”データ入力であればノードＱには“Ｈ”が入る。トランジスタＮ４がオン状態に制御されると、上記ノードＱのデータが上記トランジスタＮ４を通じてセンスノードＢＮに転送される。書込み時には選択ＮＡＮＤセル内のチャネルは中間電位にブートされているので、ビット線ＢＬに“Ｌ”データが転送された場合には書き込まれるが、“Ｈ”データが転送された場合には書込みがされない。
【００６７】なお、ＥＥＰＲＯＭは、高速動作および高信頼性を得るために、書込み後のセルトランジスタの閾値分布を狭く制御する必要があり、書込みを行う度に書き込まれた内容を読み出し（書込みベリファイ読み出し）、書き込むべき内容と比較し、書き込まれた内容が不十分であればさらに書込みを続け、書き込まれた内容が書き込むべき内容と一致したことを確認すれば書込みを終了する。
【００６８】このような書込みベリファイ読み出しに際して、ラッチ回路ＬＴのリセット動作を行なわず、書込みデータをセンスアンプＳＡに残したまま読み出しを行なう。この読み出し動作は、リセット動作がないこと以外は前記通常の読み出し時の動作と同じである。
【００６９】従って、書き込まないセルおよび書き込まれたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”になり、書込みが完了していないセルに対応するラッチ回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱのデータをそのまま用いて再度書込み動作を行なうことにより、書込み未完了のセルのみを書き込むことができる。
【００７０】また、通常の読み出し時には選択ワード線に０Ｖを印加するのに対して、書込みベリファイ読み出し時には、選択ワード線にベリファイ電圧Ｖref(＞０Ｖ) を印加する。このため、０ＶからＶref の間の閾値となるセルトランジスタをさらに再書込みし、書込み閾値分布の最小値がベリファイ電圧Ｖref 以上となるまで書き込むことにより、読み出し電圧に対する書込みのばらつきのマージンをとっている。
【００７１】図３は、図１中のロウデコーダ３およびメモリセルアレイの一部を示している。図３において、ＮＢＬＫ１はＮＡＮＤブロック１のＮＡＮＤセル群、ＢＲＤ１はＮＡＮＤブロック１のＮＡＮＤセル群を選択制御するための第１のブロックロウデコーダ、ＣＧ1 〜ＣＧ16はブロック１のＮＡＮＤセル群の各行の制御ゲート線（ワード線）、ＳＧ１はブロック１のＮＡＮＤセル群のビット線側の選択ゲートのゲート線、ＳＧ２はブロック１のＮＡＮＤセル群のソース線側の選択ゲートのゲート線である。
【００７２】ＨＮ1 〜ＨＮ16はそれぞれ前記制御ゲート線ＣＧ1 〜ＣＧ16に接続されたトランスファゲートであり、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上記トランスファゲートＨＮ1 〜ＨＮ16を介して前記制御ゲート線ＣＧ1 〜ＣＧ16を選択駆動するための駆動信号である。
【００７３】ＨＮ0 は前記ビット線側の選択ゲートのゲート線ＳＧ１に接続されたトランスファゲートであり、ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲート線ＳＧ１を選択駆動するための駆動信号である。
【００７４】ＨＮ17は前記ソース線側の選択ゲートのゲート線ＳＧ２に接続されたトランスファゲートであり、ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲート線ＳＧ２を選択駆動するための駆動信号である。
【００７５】上記各トランスファゲートＨＮ0 〜ＨＮ17は、各ゲートに対応して前記第１のブロックロウデコーダＢＲＤ１の出力信号（ブロック１駆動信号BLKDRV1 ）が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ17は、ＨＮＥ型のトランジスタが用いられており、その閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖが印加される場合にはオフになる。
【００７６】一方、ＮＢＬＫ２はＮＡＮＤブロック２のＮＡＮＤセル群、ＢＲＤ２はＮＡＮＤブロック２のＮＡＮＤセル群を選択制御するための第２のブロックロウデコーダ、ＳＧ１はブロック２のＮＡＮＤセル群のビット線側の選択ゲートのゲート線、ＳＧ３はブロック２のＮＡＮＤセル群のソース線側の選択ゲートのゲート線である。
【００７７】ＨＮ1 〜ＨＮ16はそれぞれブロック２のＮＡＮＤセル群の各行の制御ゲート線に接続されたトランスファゲートであり、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上記トランスファゲートＨＮ1 〜ＨＮ16を介して前記制御ゲート線を選択駆動するための駆動信号である。
【００７８】ＨＮ0 は前記ビット線側の選択ゲートのゲート線ＳＧ１に接続されたトランスファゲートであり、ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲート線ＳＧ１を選択駆動するための駆動信号である。
【００７９】ＨＮ17は前記ソース線側の選択ゲートのゲート線ＳＧ３に接続されたトランスファゲートであり、ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲート線ＳＧ３を選択駆動するための駆動信号である。
【００８０】上記各トランスファゲートＨＮ0 〜ＨＮ17は、各ゲートに対応して前記第２のブロックロウデコーダＢＲＤ２の出力信号（ブロック２駆動信号BLKDRV2 ）が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ17は、ＨＮＥ型のトランジスタが用いられており、その閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖが印加される場合にはオフになる。
【００８１】前記第１のブロックロウデコーダＢＲＤ１は、ブロックアドレス信号をデコードしてブロック選択信号RDECI1（選択時にＶcc、非選択時にＶss）を出力するブロックアドレス選択回路３１１と、上記ブロック選択信号RDECI1とロウデコード信号OSCRD との論理積をとるナンド回路３１２と、このナンド回路３１２の出力に応じて前記ブロック１駆動信号BLKDRV1 を出力するブロック駆動回路３１３とを有する。
【００８２】上記と同様に、前記第２のブロックロウデコーダＢＲＤ２は、ブロックアドレス信号をデコードしてブロック２選択信号RDECI2（選択時にＶcc、非選択時にＶss）を出力するブロックアドレス選択回路３２１と、上記ブロック２選択信号RDECI2とロウデコード信号OSCRD との論理積をとるナンド回路３２２と、このナンド回路３２２の出力に応じて前記ブロック２駆動信号BLKDRV2 を出力するブロック駆動回路３２３とを有する。
【００８３】前記各ブロックロウデコーダＢＲＤ１およびＢＲＤ２において、ブロック駆動回路３１３、３２３は、インバータ回路ＩＶ、ＨＮＥ型のトランジスタＨＮ、閾値電圧が０Ｖ程度の高電圧イントリンシックＮチャネル（ＨＮＩ）型のトランジスタＨＮＩ、閾値電圧が−１Ｖ程度の高電圧デプレションＮチャネル（ＨＮＤ）型のトランジスタＨＮＤ、ＨＮＤ型トランジスタのドレイン・ソース同士を短絡接続したＭＯＳキャパシタからなる。
【００８４】前記トランジスタＨＮＤは、その閾値電圧が−１Ｖ程度であるので、そのゲート、ドレインをＶccにすると、ソースにＶccを転送でき、また、そのゲートを０Ｖにすると、ソース・ドレインの電圧がＶccの条件でオフする。
【００８５】また、図３において、ＮＡＮＤブロック１のビット線側選択ゲートのゲート線ＳＧ１とＮＡＮＤブロック２のビット線側選択ゲートのゲート線ＳＧ１とは相互に接続されており、このゲート線相互接続ノードとＳＧＤＳノードとの間にはＨＮＥ型の２個のトランジスタＨＮが接続されており、この２個のトランジスタＨＮの各ゲートに対応して前記ブロック１選択信号RDECI1およびブロック２選択信号RDECI2が印加される。
【００８６】また、前記ＮＡＮＤブロック１のソース線側選択ゲートのゲート線ＳＧ２とＳＧＤＳノードとの間にはＨＮＥ型のトランジスタＨＮが接続されており、そのゲートに前記ブロック１選択信号RDECI1が印加される。
【００８７】さらに、前記ＮＡＮＤブロック２のソース線側選択ゲートのゲート線ＳＧ３とＳＧＤＳノードとの間にはＨＮＥ型のトランジスタＨＮが接続されており、そのゲートに前記ブロック２選択信号RDECI2が印加される。
【００８８】図４は、セルウエル（セルＰウエル、セルＮウエル）に選択的にバイアスを印加するためのセルウエルバイアス回路の一例を示しており、その出力ノードはセルＰウエル(CPWELL)とセルＮウエル(CNWELL)を同電位にバイアスするように、これらのウエルに共通に接続されている。
【００８９】図４において、ＣＷＢ１は読み出し／書込み時にセルウエルを接地するためのウエル接地回路である。このウエル接地回路ＣＷＢ１は、セルウエルバイアス回路の出力ノードと接地ノードとの間に接続されたＨＮＥ型のトランジスタＴＥからなり、そのゲートに印加される制御信号CPWELLVSS1により読み出し／書込み時にはオン状態にスイッチ制御され、データ消去時にはオフ状態にスイッチ制御される。
【００９０】読み出し／書込み時にセルウエルの電位が変動すると制御ゲートやビット線に対する容量結合ノイズとなるので、この容量結合ノイズを低減するために、前記ウエル接地回路ＣＷＢ１を構成するトランジスタＴ1 のチャネル幅を例えば３０００μｍのように大きく設定し、そのオン抵抗を低減化している。
【００９１】一方、ＣＷＢ２はデータ消去後にセルウエルの消去電圧を放電するためのセルウエル放電回路である。この場合、このセルウエル放電回路ＣＷＢ２は、セルウエルの消去電圧を定電流で放電させることにより、セルウエルの電位が急速に低下することがないように構成されている。
【００９２】即ち、このセルウエル放電回路ＣＷＢ２は、セルウエルバイアス回路の出力ノードと接地ノードとの間に直列に接続されたＨＮＤ型のトランジスタＴＤ1 、ＨＮＥ型のトランジスタＨＮ、ＨＮＤ型のトランジスタＴＤ2 からなる。
【００９３】そして、前記トランジスタＴＤ1 はゲートにＶccが印加され、トランジスタＴＤ2 はゲートにＶssが印加され、トランジスタＨＮはそのゲートに印加される制御信号CPWELLVSS2によりデータ消去後にオン状態にスイッチ制御される。
【００９４】図５は、セルソース線CELSRCに選択的にバイアスを印加するためのセルソース線バイアス回路５１〜５３の一例を示している。このセルソース線バイアス回路５１〜５３は、セルソース線CELSRCを接地ノードに選択的に接続するための第１のセルソース線バイアス部５１と、セルソース線CELSRCをＶccノードに選択的に接続するための第２のセルソース線バイアス部５２と、セルソース線CELSRCをＶccノードよりも高電位（例えば４Ｖ）のＶreadノードに選択的に接続するための第３のセルソース線バイアス部５３とからなる。
【００９５】前記第１のセルソース線バイアス部５１は、セルソース線CELSRCと接地ノードとの間にドレイン・ソース間が接続されたＨＮＥ型のトランジスタＴ1 からなり、そのゲートには制御信号SRCSIG1 が印加される。
【００９６】前記第２のセルソース線バイアス部５２は、Ｖccノードとセルソース線CELSRCとの間に直列に接続されたＰチャネルトランジスタＴ2 およびＨＮＤ型のトランジスタＴ3 を有し、上記ＨＮＤ型のトランジスタＴ3 のゲートには制御信号SRCSIG2 が印加され、前記ＰチャネルトランジスタＴ2 のゲートには制御信号SRCSIG2 がインバータ回路ＩＶにより反転された信号が印加される。
【００９７】前記第３のセルソース線バイアス部５３は、クロック信号CLK および制御信号SRCSIG3 が入力するナンド回路ＮＡと、このナンド回路ＮＡの出力信号を反転するインバータ回路ＩＶと、前記制御信号SRCSIG3 が一端に供給され、ゲートが接地ノードに接続されたＨＮＤ型のトランジスタＴ4 と、このトランジスタＴ4 の他端にソースが接続され、ゲート・ドレイン同士が接続されたＨＮＩ型のトランジスタＴ5 と、このトランジスタＴ5 のゲート・ドレインと前記ナンド回路ＮＡの出力端との間に接続された昇圧用のキャパシタＣ１と、前記トランジスタＴ5のゲート・ドレインにソースが接続され、ゲート・ドレイン同士が接続されたＨＮＩ型のトランジスタＴ6 と、このトランジスタＴ6 のゲート・ドレインと前記インバータ回路ＩＶの出力端との間に接続された昇圧用のキャパシタＣ２と、Ｖccノードよりも高電位のＶreadノードと前記トランジスタＴ6 のゲート・ドレインとの間にドレイン・ソース間が接続され、ゲートが前記トランジスタＴ4 の他端に接続されたＨＮＥ型のトランジスタＴ7 と、Ｖreadノードと前記トランジスタＴ4 の他端との間にドレイン・ソース間が接続され、ゲート・ソース同士が接続されたＨＮＥ型のトランジスタＴ8 と、Ｖreadノードとセルソース線CELSRCとの間にドレイン・ソース間が接続され、ゲートが前記トランジスタＴ4 の他端に接続されたＨＮＥ型のトランジスタＴ9 とからなる。
【００９８】ここで、図５のセルソース線バイアス回路５１〜５３の動作を説明しておく。データ読み出し時には、第１のセルソース線バイアス部５１の制御信号SRCSIG1の電位をＶccにすると、トランジスタＴ1 がオン状態に制御されてセルソース線CELSRCが接地ノードに接続される。
【００９９】データ書込み時にセルソース線CELSRCにＶccノードの電位を印加する場合には、第２のセルソース線バイアス部５２の制御信号SRCSIG2 の電位をＶccにすると、インバータ回路ＩＶの出力によってＰＭＯＳトランジスタＴ2 がオン状態に制御され、ＶccノードのＶcc電位がＰＭＯＳトランジスタＴ2 およびＨＮＤ型のトランジスタＴ3 を介してセルソース線CELSRCに供給される。
【０１００】データ書込み時にセルソース線CELSRCにＶreadノードの電位を印加する場合には、第３のセルソース線バイアス部５３の制御信号SRCSIG3 をＶcc電位にする。それにより、ナンド回路ＮＡ、インバータ回路ＩＶ、キャパシタＣ１、Ｃ２、トランジスタＴ4 〜Ｔ8 からなる昇圧回路がクロック信号CLK に基づいて昇圧し、トランジスタＴ9 がオン状態に制御され、Ｖreadノードの電位が前記トランジスタＴ9 を経てセルソース線CELSRCに供給される。
【０１０１】なお、スタンバイ状態（待機状態）では、制御信号SRCSIG1 の電位をＶcc、制御信号SRCSIG2 およびSRCSIG3 の電位をＶssにし、セルソース線CELSRCを接地ノードに接続する。
【０１０２】データ消去時には、図６を参照して後述するように時刻ECLK0 に制御信号SRCSIG1 〜SRCSIG3 の電位をそれぞれＶssにすることにより、第１のセルソース線バイアス部５１のトランジスタＴ1 、第２のセルソース線バイアス部５２のトランジスタＴ2 および第３のセルソース線バイアス部５３のトランジスタＴ9 をそれぞれオフ状態に制御し、セルソース線CELSRCをフローティング状態にする。そして、セルウエルとの容量結合によりセルソース線CELSRCを消去電圧に昇圧する。
【０１０３】データ消去後のリカバリー（リセット）時にも、制御信号SRCSIG1 〜SRCSIG3の電位をそれぞれＶssに維持し、前記セルウエルとの容量結合によりセルソース線CELSRCの電圧を放電させる。
【０１０４】この後、図６を参照して後述するように時刻ECLK4 に制御信号SRCSIG1 の電位をＶccにし、セルソース線CELSRCを接地ノードに接続する。図６は、第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の一例として、図３中のＮＡＮＤブロック１のＮＡＮＤセル群ＮＢＬＫ１が消去選択、ＮＡＮＤブロック２のＮＡＮＤセル群ＮＢＬＫ２が消去非選択の場合の各部の信号波形を示している。なお、データ消去動作の制御シーケンスは、図示しないシーケンシャル制御回路により制御される。
【０１０５】次に、図１乃至図６を参照しながら、第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作を詳細に説明する。消去動作が開始する時刻ECLK0 より前に、セルＰウエル(CPWELL)、セルＮウエル(CNWELL)、Ｐ基板（PSUB）はＶssである。また、図３中のＮＡＮＤブロック１のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16およびＮＡＮＤブロック２のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16は０Ｖに設定されており、ロウデコード信号OSCRD はＶss、信号BSTON はＶccである。
【０１０６】消去動作が開始する時刻ECLK0 に、図３中の消去選択されたＮＡＮＤブロック１では、ブロック選択信号RDECI1がＶccになり、ブロック駆動回路３１３の出力信号（ブロック１駆動信号BLKDRV1 ）はＶccになり、トランスファゲートＨＮ1〜ＨＮ16はオン状態になる。その結果、ＮＡＮＤブロック１の制御ゲート線ＣＧ1 〜ＣＧ16は０Ｖに接地される。
【０１０７】これに対して、図３中の消去非選択のＮＡＮＤブロック２では、ブロック選択信号RDECI2がＶssになり、ブロック駆動回路３２３の出力信号（ブロック２駆動信号BLKDRV2 ）はＶssになり、トランスファゲートＨＮ1 〜ＨＮ16はオフ状態になる。その結果、ＮＡＮＤブロック２の各制御ゲート線はフローティング状態になる。
【０１０８】一方、上記時刻ECLK0 に、図３中のビット線側選択ゲートのゲート線駆動信号ＳＧＤ、セルＰウエル(CPWELL)、セルＮウエル(CNWELL)がＶccになる。これにより、全ての選択ゲートのゲート（つまり、ＮＡＮＤブロック１およびＮＡＮＤブロック２のゲート線相互接続ノードＳＧ１、ＮＡＮＤブロック１のソース線側選択ゲートのゲートノードＳＧ２、ＮＡＮＤブロック２のソース線側選択ゲートのゲートノードＳＧ３）がＶcc−Ｖth（Ｖthはトランスファゲートの閾値電圧）になり、フローティング状態になる。
【０１０９】なお、図３中のブロック選択信号RDECI1あるいはRDECI2がゲートに入力するトランジスタＨＮは、消去動作時にはＳＧＤＳノードがＶccになることにより全てオフ状態になり、前記ノードＳＧ１〜ＳＧ３がフローティング状態になることを妨げない。そして、読み出し動作時にはＳＧＤＳノードが０Ｖになることにより非選択のブロックに対応するノードＳＧ１〜ＳＧ３に接続されているトランジスタＨＮがオン状態になり、非選択のブロックの制御ゲート線を接地する役割を有する。
【０１１０】また、時刻ECLK0 に制御信号SRCSIG1 がＶssになることにより、図５中の第１のセルソース線バイアス回路５１において、トランジスタＴ1 はオフ状態に制御され、その結果、セルソース線CELSRCは接地経路から切り離されてフローティング状態になる。
【０１１１】また、時刻ECLK0 に、制御信号BLCU0 、BLCU1 はＶccであり、図２中のトランジスタＴＮi0はオン状態である。そして、時刻ECLK0 に、制御信号BLCRL 、BLTR0 、BLTR1 がＶccになり、図２中の各ビット線ＢＬi の電位はＶcc−Ｖthになってフローティング状態になる。
【０１１２】また、時刻ECLK0 に、制御信号CPWELLVSS1およびCPWELLVSS2がＶssに制御されることにより、図４中のセルウエル接地回路ＣＢＷ１、セルウエル放電回路ＣＢＷ２はそれぞれオフになる。
【０１１３】次に、時刻ECLK1 に、消去用昇圧回路駆動信号LIMVERAnがＶssになることにより、図１中の消去用昇圧回路９ａから消去電圧Ｖppe （例えば２０Ｖ）が出力し、この消去電圧Ｖppe がセルウエルに印加され、セルウエルが消去電圧Ｖppe に充電される。
【０１１４】この消去用昇圧回路９ａの出力は、図４中のセルＰウエル(CPWELL)、セルＮウエル(CNWELL)にのみ接続されているので、このセルウエルを通じて非選択ブロックのセルの制御ゲート、ビット線ＢＬi 、セルソース線CELSRCは昇圧されるが、選択ブロックのセルの制御ゲート（制御ゲート線ＣＧ1 〜ＣＧ16）は０Ｖのままである。
【０１１５】この場合、前記時刻ECLK0 以後の消去動作中および消去電圧放電中、プリチャージ制御信号BLPRE はＶssのままであり、制御信号BLCDおよびBLCLAMP をＶssにすることにより、図２中のトランジスタＮ4 およびＮ1 はオフ状態になり、図２中のセンスアンプＳＡはビット線センスノードＢＮから電気的に分離されるので、上記センスアンプＳＡによるビット線センスノードＢＮの放電は行われない。
【０１１６】また、消去動作中および消去電圧放電中、図５の第１のセルソース線バイアス部５１もオフ状態を維持するので、第１のセルソース線バイアス部５１によるセルソース線CELSRCの放電は行われない。
【０１１７】消去終了後の時刻ECLK3 に、制御信号CPWELLVSS2がＶccになり、図４中のセルウエル放電回路ＣＢＷ２はオン状態になり、このセルウエル放電回路ＣＢＷ２を通じてセルＰウエル(CPWELL)、セルＮウエル(CNWELL)の消去電圧が放電される。
【０１１８】セルＰウエル(CPWELL)、セルＮウエル(CNWELL)の消去電圧が放電された後の時刻ECLK4 に、制御信号CPWELLVSS1がＶccになり、図４中のセルウエル接地回路ＣＢＷ１はオン状態になる。また、制御信号SRCSIG1 がＶccになり、第１のセルソース線バイアス部５１によりセル、ソース線CELSRCも接地される。
【０１１９】なお、図６中、制御信号BLCU0 、BLCU1 、BLTR0 、BLTR1 をＶssではなくＶccにしているのは、これらの制御信号BLCU0 、BLCU1 、BLTR0 、BLTR1 がゲート電圧に印加される図２中のトランジスタＴＮi0、ＴＮi1のドレインのブレークダウン（サーフェス・ブレークダウン）を生じ難くするためである。
【０１２０】しかし、上記サーフェス・ブレークダウンを考慮しなくてよい場合には、上記制御信号BLTR0 、BLTR1 をＶssにすれば図２中のトランジスタＴＮi1がオフ状態になるので、制御信号BLCDおよびBLCLAMP の電位を任意に設定してもセンスアンプによるビット線ＢＬi の放電は行われない。
【０１２１】なお、消去選択セルのゲート電圧（図３中のＮＡＮＤブロック１の制御ゲート線ＣＧ1 〜ＣＧ16）は、上記実施例では０Ｖであるが、例えば０．５Ｖであってもよい。
【０１２２】この場合、図３中のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16が０．５Ｖにバイアスされる。その結果、消去非選択ブロックのトランスファゲート（図３中のＮＡＮＤブロック２のトランスファゲートＨＮ1 〜ＨＮ16）はゲート電圧が０Ｖであるが、ＮＡＮＤブロック２のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16が０．５Ｖになることにより、カットオフ特性が向上し、非選択セルの制御ゲートからワード線駆動信号ＣＧＮ1 〜ＣＧＮ16側へのリークを小さくすることができる。
【０１２３】なお、本発明は、上記実施例のメモリセルアレイを有するメモリに限定されるものではなく、例えば本願出願人に係る特願平7-957023号のようなメモリセルの両端にビット線が接続するバーチャル・グランドタイプのメモリセルアレイを有するメモリにも適用可能である。
【０１２４】また、本発明は、上記実施例のような２値メモリセルを用いるメモリに限定されるものではなく、１つのメモリセルに３値以上のデータを記憶する多値メモリセルを用いるメモリにも適用可能である。
【０１２５】
【発明の効果】上述したように本発明の不揮発性半導体記憶装置によれば、データ消去後において、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れることによるラッチアップの発生、ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードとＰ基板間のｐｎダイオードに順方向電流が流れることによるラッチアップの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭを示すブロック図。
【図２】図１中のメモリセルアレイにおける一部のビット線ＢＬに対応するセンスアンプ兼データラッチ回路周辺のコア回路の一例を示す回路図。
【図３】図１中のロウデコーダおよびメモリセルアレイの一部を示す回路図。
【図４】セルウエルバイアス回路の一例を示す回路図。
【図５】セルソース線バイアス回路の一例を示す回路図。
【図６】第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の一例を説明するために示す信号波形図。
【図７】メモリセルアレイにおける１つのＮＡＮＤセル部分を示す平面図および等価回路図。
【図８】図７中のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面図。
【図９】ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイを示す等価回路図。
【図１０】ＮＡＮＤ型ＥＥＰＲＯＭのウエル構成の一例を示す断面図。
【図１１】メモリセルの一部およびその制御ゲートに接続されているロウデコーダの一部を示す断面図。
【符号の説明】
ＣＷＢ１…セルウエル接地回路、
ＣＷＢ２…セルウエル放電回路。
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にデータ消去制御回路に関するもので、例えばＮＡＮＤセル型ＥＥＰＲＯＭに使用されるものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭの１つとして実現されているＮＡＮＤセル型ＥＥＰＲＯＭは、電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたｎチャネルＦＥＴＭＯＳ構造のメモリセルの複数個を、隣接するセル同士でソース、ドレインを共有する形で直列接続してＮＡＮＤセルを構成し、これを１単位としてビット線に接続し、複数のＮＡＮＤセルを全体として二次元の行列状に配列したメモリセルアレイを有する。
【０００３】図７（ａ）、（ｂ）は、それぞれ対応してメモリセルアレイにおける１つのＮＡＮＤセル部分の平面図と等価回路図を示している。図８（ａ）、（ｂ）は、それぞれ対応して図７（ａ）中のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面図を示している。
【０００４】図７（ａ）、（ｂ）、図８（ａ）、（ｂ）に示すように、ｐ型シリコン基板１０上のセル形成用のＮ型ウエル（セルＮウエル）１０ａ内のセル形成用のＰ型ウエル（セルＰウエル）１１内に各メモリセルが形成されており、上記セルＰウエル１１内の素子分離酸化膜１２で囲まれた領域にＮＡＮＤセルが形成されている。
【０００５】１つのＮＡＮＤセルに着目すると、本例では、８個のメモリセルＭ１〜Ｍ８が直列接続されている。各メモリセルは、セル基板（セルＰウエル１１）上にゲート絶縁膜１３を介して浮遊ゲート１４i （i=1,2,…,8）が形成されており、浮遊ゲート１４i 上に浮遊ゲート・制御ゲート間絶縁膜１５を介して制御ゲート１６i （i=1,2,…,8）が形成されており、セルＰウエル１１の表層部にソース、ドレインであるｎ+ 型拡散層１９が形成されており、隣接するセル同士でソース、ドレインを共有している。
【０００６】さらに、セルＰウエル１１内には、ＮＡＮＤセルのドレイン側、ソース側にそれぞれ対応して、メモリセルの浮遊ゲート、制御ゲートと同時に形成された第１の選択ゲート（１４9 、１６9 ）および第２の選択ゲート（１４10、１６10）が設けられている。
【０００７】なお、前記制御ゲート１６i は、それぞれ行方向に連続的に配設された制御ゲート線（ワード線）ＣＧi （i=1,2,…,8）の一部として形成されている。また、前記第１の選択ゲート（１４9 、１６9 ）は、行方向に連続的に配設された第１の選択ゲート線ＳＧ1 の一部として形成されており、前記第２の選択ゲート（１４10、１６10）も、行方向に連続的に配設された第２の選択ゲート線ＳＧ2 の一部として形成されている。
【０００８】そして、上記のように素子形成後の基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。図９は、ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。
【０００９】ソース線は例えば６４本のビット線毎につき１箇所でコンタクトを介してＡｌ、ポリシリコンなどの基準電位配線に接続されており、この基準電位配線は周辺回路（図示せず）に接続される。
【００１０】メモリセルの制御ゲート線ＣＧi および第１の選択ゲート線ＳＧ1 、第２の選択ゲート線ＳＧ2 は、前述したようにそれぞれ行方向に連続的に配設されている。ここで、通常、制御ゲート線ＣＧi の１本に共通に接続されている同一行のメモリセルの集合を１ページと呼び、ドレイン側の選択ゲート（第１の選択ゲート）およびソース側の選択ゲート（第２の選択ゲート）の１組によって挟まれたページの集合を１ＮＡＮＤブロックまたは単に１ブロックと呼ぶ。
【００１１】なお、上記１ページは、例えば２５６バイト分（２５６×８個）のメモリセルから構成され、１ページ分のメモリセルはほぼ同時に書込み（ページ書込み）が行われる。
【００１２】つまり、ＥＥＰＲＯＭは、ＤＲＡＭなどと比べて書込み／消去などの動作が遅いので、高速な書込み／読み出しを行うためにページ書込み方式やページ読み出し方式を採用することが多い。
【００１３】ページ書込み方式は、同一行線に接続されている複数のメモリセルのそれぞれに同時に複数の列線から書込みデータを書込む（ページ単位で書込む）方式である。また、前記ページ読み出し方式は、同一行線に接続されている複数のメモリセルからそれぞれの記憶データを同時に複数の列線に読み出してセンス増幅する（ページ単位で読みだす）方式である。
【００１４】また、前記１ブロックは、例えば２０４８バイト分（２０４８×８個）のメモリセルから構成され、１ブロック分のメモリセルはほぼ同時に消去（ブロック消去）される。
【００１５】図１０は、ＮＡＮＤ型ＥＥＰＲＯＭのウエル構成の一例を示す断面図である。メモリセルは、Ｐ基板１０上のセルＮウエル１０ａ内のセルＰウエル１１に形成されており、セルＰウエル１１とセルＮウエル１０ａは同電位に設定される。電源電圧よりも高い電圧が印加される高電圧ＮチャネルトランジスタはＰ基板１０上に形成され、低電圧ＮチャネルトランジスタはＰ基板１０上のＰウエル１０ｂに形成され、低電圧ＰチャネルトランジスタはＰ基板１０上のＮウエル１０ｃに形成される。
【００１６】次に、ＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作、データ消去動作、データ読み出し動作の原理について簡単に説明する。
（１）データ書込み時には、ビット線にはデータに応じて０Ｖ（“１”書込み）または電源電圧Ｖcc（“０”書込み）を印加し、ＮＡＮＤセル一端側のビット線に接続されている第１の選択ゲートの選択ゲート線ＳＧ1 にはＶcc、ＮＡＮＤセル他端側のソース線に接続されている第２の選択ゲートの選択ゲート線ＳＧ2には０Ｖを印加する。
【００１７】この時、“１”書込みのセルは、対応する第１の選択ゲートがオンになり、これを介してビット線から０Ｖがチャネルに伝達される。これに対して、“０”書込みのセルは、対応する第１の選択ゲートがオフになり、“０”書込みのセルのチャネルはＶcc−Ｖthsg（Ｖthsgは第１の選択ゲートの閾値電圧）になり、フローティング状態になる。あるいは、書込みを行うセルよりもビット線側のセルの閾値が正電圧Ｖthcellを持つ場合には、“０”書込みのセルのチャネルはＶcc−Ｖthcellになる。
【００１８】その後、選択されたメモリセル（選択セル）に対応する制御ゲート線ＣＧi には昇圧された書込み電圧Ｖpp（＝２０Ｖ程度）を印加し、選択されなかった他のメモリセル（非選択セル）に対応する制御ゲート線ＣＧi には中間電位Ｖpass（＝１０Ｖ程度）を印加する。
【００１９】その結果、“１”書込みの選択セルは、チャネルの電位が０Ｖなので浮遊ゲート・基板（セルＰウエル）間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されて閾値電圧が正方向に移動する。
【００２０】これに対して、“０”書込みの選択セルは、チャネルがフローティングであるので、書込み電圧Ｖppが印加された制御ゲートとの間の容量結合でチャネルは中間電位になり、電子の注入が行われない。
【００２１】なお、非選択セルは、対応する制御ゲートに中間電位Ｖpassが印加されているので、電子の注入は行われない。
（２）データ消去時には、ビット線、ソース線をフローティング状態にし、消去を行う選択ブロックの全ての制御ゲートを０Ｖとし、消去を行わない非選択ブロックの全ての制御ゲートはフローティング状態にし、セルＰウエルおよびセルＮウエルに昇圧された消去電圧Ｖppe （２０Ｖ程度）を印加する。
【００２２】この時、消去を行う選択ブロックのメモリセルは、セルウエル電圧Ｖppe と制御ゲート電圧（０Ｖ）とによって浮遊ゲートの電子がウエルに放出され、閾値電圧が負方向に移動することにより、ブロック単位でほぼ同時に消去される。
【００２３】これに対して、消去を行わない非選択ブロックのメモリセルは、フローティング状態の制御ゲートがセルＰウエルとの間の容量結合でＶppe に昇圧され、制御ゲート、セルＰウエルともに消去電圧Ｖppe であるので消去は行われない。
【００２４】（３）データ読み出し時には、ビット線をプリチャージした後にフローティング状態にし、選択セルの制御ゲートを０Ｖ、それ以外の非選択セルの制御ゲート、第１、第２の選択ゲートを電源電圧Ｖcc（たとえば３Ｖ）、ソース線を０Ｖにして、選択セルで電流が流れるか否かを検出することにより行われる。
【００２５】即ち、選択セルの記憶データが“１”（セルの閾値Ｖth＞０）であれば、選択セルはオフになり、それに連なるビット線はプリチャージ電位を保つが、選択セルの記憶データが“０”（セルの閾値Ｖth＜０）であれば、選択セルはオンし、それに連なるビット線はプリチャージ電位からΔＶだけ下がる。
【００２６】これらのビット線電位をセンスアンプで検出することによって、選択セルのデータが読み出される。ところで、従来のデータ消去方法では、消去電圧Ｖppe （２０Ｖ程度）を印加する際に、前述したようにビット線、ソース線、消去を行わない非選択ブロックの制御ゲートをフローティング状態にしてから、セルＰウエル１１、セルＮウエル１０ａに消去電圧を印加する。
【００２７】その結果、ビット線、ソース線、非選択ブロックの制御ゲートはセルウエルを通じてＶppe あるいはＶppe から１Ｖ程度低い電圧に昇圧される。一方、データ消去後は、データ書込み後の書込みリセット、データ読み出し後の読み出しリセットと同様に消去リセットを行っている。
【００２８】この消去リセットは、ビット線にセンスアンプを接続し、ソース線にソース線バイアス回路を接続し、セルウエルにセルウエルバイアス回路を接続することによって、ビット線、ソース線、セルウエルから同時に放電させる。つまり、センスアンプによりビット線を放電させ、ソース線バイアス回路によりソース線を放電させ、セルウエルバイアス回路によりセルウエルを放電させる。
【００２９】この時、ビット線、ソース線、セルウエルはそれぞれ別々の回路で放電するので、ビット線、ソース線、セルウエルのそれぞれの放電時間が異なる。例えばビット線は２μｓで放電するが、セルウエルは３０μｓで放電する。
【００３０】この場合、ビット線の放電がセルウエルの放電よりも先に完了するので、ビット線がセルウエルよりも先に低電圧になり、図８（ａ）中に示すビット線コンタクト部のｎ+ 拡散領域１９とセルＰウエル１１との接合からなるｐｎダイオードが順バイアスになり、このｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題がある。
【００３１】図１１は、メモリセルの一部およびその制御ゲートに接続されているロウデコーダの一部を示す断面図である。ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタは、Ｐ基板１０上に形成されており、そのドレインノードＮwl（ｎ+ 拡散領域）はメモリセルの制御ゲート１６に接続されている。
【００３２】データ消去時には、選択セルに接続されているロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタは、ゲートＧにＶccが供給されており、ソースＳは周辺回路で接地されており、オン状態になって選択セルの制御ゲート１６に０Ｖを供給する。
【００３３】データ消去後に消去リセットを行う際、前記したようにセルウエルバイアス回路によりセルウエルを放電させる時、消去電圧の放電を急速に行うと、選択セルの制御ゲート１６もセルウエルとの容量結合により０Ｖから負方向に引かれる。その結果、前記ドレインノードＮwlが負電圧になり、このドレインノードＮwlとＰ基板１０間のｐｎダイオードがオンし、このｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題がある。
【００３４】
【発明が解決しようとする課題】上記したように従来のＮＡＮＤセル型ＥＥＰＲＯＭは、データ消去後に消去リセットを行う際、ビット線の放電がセルウエルの放電よりも先に完了するので、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れ、ラッチアップが生じるという問題があった。
【００３５】また、データ消去後に消去リセットを行う際、消去電圧の放電を急速に行うと、ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードが負電位になり、このノードとＰ基板間のｐｎダイオードに順方向電流が流れ、結果として、ラッチアップが生じるという問題があった。
【００３６】本発明は上記の問題点を解決すべくなされたもので、データ消去後において、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れることによるラッチアップの発生、さらにはロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードとＰ基板間のｐｎダイオードに順方向電流が流れることによるラッチアップの発生を防止し得る不揮発性半導体記憶装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、前記メモリセルユニットが形成されるメモリセルウエルと、前記メモリセルユニットの一端に接続された第１の信号線と、前記メモリセルユニットの他端に接続された第２の信号線と、前記メモリセルの記憶データを消去する際、前記メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、前記第１の信号線および第２の信号線をフローティング状態にして前記メモリセルウエルの消去電圧を放電させるように制御する消去制御手段とを具備することを特徴とする。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明の実施の形態を詳細に説明する。図１乃至図６は、本発明の第１実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭの構成および動作波形の一例を示している。
【００３９】図１は、第１実施例のＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。図１中、１はメモリセルアレイ、２はデータ書込み／読み出しを行うためのセンスアンプ兼データラッチ回路である。３はワード線選択を行うロウデコーダ、４はビット線選択を行うカラムデコーダ、５はアドレスバッファ、６はＩ/ Ｏセンスアンプ、７はデータ入出力バッファである。
【００４０】８は基板電位制御回路、９ａは消去電圧を発生してメモリセルアレイ１のメモリセルウエルに選択的に印加する消去用昇圧回路、９ｂは書込み電圧を発生してロウデコーダ３に供給する書込み用昇圧回路、９ｃは読み出し電圧を発生してロウデコーダ３に供給する読み出し用昇圧回路である。また、図１には示していないが、後述するようなセルソース線バイアス回路、セルウエルバイアス回路なども設けられている。
【００４１】このＮＡＮＤセル型ＥＥＰＲＯＭの構成は、図７乃至図１１を参照して前述した従来例の構成と比べて、基本的には同様であり、ＮＡＮＤセルのセルトランジスタ数が８から１６に変更されている点と、メモリセルの記憶データを消去する際、メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、ビット線およびセルソース線の電圧を放電させずにメモリセルウエルの電圧を放電させるように構成されている点が異なる。
【００４２】上記ビット線、セルソース線および消去を行わない非選択ブロックの全ての制御ゲートの電圧を放電させない方法の一例として、ビット線、セルソース線、消去を行わない非選択ブロックの全ての制御ゲートをフローティング状態のままにして（従来のような消去リセットを行わないで）、セルウエルの消去電圧を放電させている。
【００４３】次に、本例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の概要を説明する。
（１）データ消去時には、前述した従来例のデータ消去時と同様に、ビット線、ソース線をフローティング状態にし、消去を行う選択ブロック（消去選択ブロック）の全ての制御ゲートを消去制御ゲート電圧（０Ｖ）に設定し、消去を行わない非選択ブロック（消去非選択ブロック）の全ての制御ゲートはフローティング状態にし、昇圧された消去電圧Ｖppe （２０Ｖ程度）をセルＰウエル１１およびセルＮウエル１０ａに印加する。
【００４４】これにより、前記ビット線、ソース線および消去非選択ブロックの全ての制御ゲートは、Ｖppe あるいはＶppe から１Ｖ程度低い電圧に昇圧される。この時、消去選択ブロックのメモリセルは、前記Ｖppe が印加されているセルウエルの電圧と前記０Ｖに設定されている制御ゲートの電圧とによって浮遊ゲートの電子がウエルに放出され、セル閾値電圧が負方向に移動することにより、消去選択ブロック単位でほぼ同時に消去される。
【００４５】これに対して、消去非選択ブロックのメモリセルは、前記したようにセルＰウエル１１との間の容量結合によりＶppe あるいはＶppe から１〜２Ｖ程度低い電圧に昇圧されているフローティング状態の制御ゲートとセルＰウエル１１との間に所要の消去電圧が印加されないので消去は行われない。
【００４６】（２）データ消去の終了後、ビット線、ソース線および消去非選択ブロックの制御ゲートをフローティング状態に制御したまま、前述したセルウエルバイアス回路のウエル放電回路をオン状態に制御してセルウエルから消去電圧Ｖppe を放電させる。
【００４７】この場合、ビット線およびソース線はフローティング状態であるので、セルウエルよりも先に放電することはなく、セルウエルよりも低電位になることはないので、図８中のビット線コンタクト部（ｎ+ 拡散領域）１９とセルＰウエル１１との接合からなるｐｎダイオードがオンすることがなく、従来例で述べたようなラッチアップ（スナップバック）も生じない。
【００４８】また、前記セルウエルバイアス回路のウエル放電回路を構成するトランジスタは、オン状態の時に飽和領域で動作するので、定電流が流れる。従って、前記データ消去後にセルウエルの消去電圧が急速に低下することはない。
【００４９】その結果、図１１を参照して前述したような消去選択ブロックの制御ゲート１６がセルウエルとの容量結合により負電圧になることはなく、ロウデコーダ内のトランスファゲート用トランジスタのドレインノードＮｗｌとＰ基板１０との間のｐｎダイオードが導通することもなく、従来例で説明したようなラッチアップが生じることはない。
【００５０】図２は、図１中のメモリセルアレイ１における所定数の複数のカラムのビット線ＢＬi （例えば２本分のビット線ＢＬ0 、ＢＬ1 ）に対応するセンスアンプ兼データラッチ回路周辺のコア回路の一例を示している。
【００５１】図２において、ＭＣi （i=0,1 ）はメモリセルアレイ部のビット線ＢＬi に接続されたＮＡＮＤ型メモリセル、ＣＧ1 〜ＣＧ16は上記ＮＡＮＤ型メモリセルＭＣi のセルトランジスタの各制御ゲートに接続されている制御ゲート線（ワード線）、ＳＧ1CおよびＳＧ2 は選択ゲート線、CELSRCはセルソース線である。
【００５２】ＴＮi0（i=0,1 ）は前記ビット線ＢＬi の一端側に挿入接続されているトランスファゲート用のトランジスタ、ＴＮi1（i=0,1 ）は前記ビット線ＢＬi の他端側に挿入接続されているトランスファゲート用のトランジスタである。そして、前記ビット線ＢＬi は、所定数の複数カラム毎に各一端側同士、各他端側同士が共通に接続されている。
【００５３】上記トランスファゲート用のトランジスタＴＮi0、ＴＮi1は、電源電位Ｖccよりも高い電圧を印加できる高電圧エンハンスメントＮチャネル（ＨＮＥ）型のトランジスタが用いられており、その閾値電圧は０．６Ｖ程度である。
【００５４】なお、BLCRL は、前記共通に接続されたビット線ＢＬi の各一端側に印加される制御信号であり、BLCU0 およびBLCU1 は、前記トランジスタＴＮi0の各ゲートに対応して供給される制御信号であり、BLTR0 およびBLTR1 は、前記トランジスタＴＮi1の各ゲートに対応して供給される制御信号である。
【００５５】また、ＳＡはビット線電位センスノードＢＮに接続されているセンスアンプ、ＩＯ、／ＩＯは一対の入出力線、ＣＳ、／ＣＳは前記センスアンプＳＡの一対の出力ノードと前記一対の入出力線ＩＯ、／ＩＯとの間に接続され、カラム選択線ＣＳＬによりスイッチ制御される一対のカラム選択スイッチ用トランジスタである。
【００５６】なお、BLPRE 、BLCD、BLCLAMP 、BLSEN0、BLSEN1、SAPRST、SAP は前記センスアンプＳＡに供給される制御信号あるいは制御電圧であり、Ｖccはメモリチップの内部電源電圧である。
【００５７】前記センスアンプＳＡは、プリチャージ制御信号BLPRE に基づいてビット線電位センスノードＢＮを所定期間に充電するためのＮチャネルトランジスタＮ２と、前記ビット線電位センスノードＢＮに読み出されたメモリセルデータをラッチするラッチ回路ＬＴと、前記センスノードＢＮと前記ラッチ回路ＬＴの第２の記憶ノードＱとの間に挿入され、制御信号BLCDによりゲート駆動されるトランスファーゲート用のＮＭＯＳトランジスタＮ４と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間に接続され、ゲートに所定期間印加される第１のデータラッチ制御信号BLSEN0によりオン状態に制御されるラッチ回路強制反転制御用のＮＭＯＳトランジスタＮ５と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間で前記ＮＭＯＳトランジスタＮ５に直列に接続され、ゲートが前記センスノードＢＮに接続されたセンス用のＮＭＯＳトランジスタＮ７と、前記ラッチ回路ＬＴの第２の記憶ノードＱと接地ノードとの間で前記ＮＭＯＳトランジスタＮ７に直列に接続され、ゲートに所定期間印加される第２のデータラッチ制御信号（逆読み出しラッチ制御信号）BLSEN1によりオン状態に制御される逆読み出しラッチ制御用のＮＭＯＳトランジスタＮ６と、前記ビット線電位センスコードＢＮと前記センス用のＮＭＯＳトランジスタＮ７のゲートとの間に接続され、ゲートに制御電圧BLCLAMP が与えられるビット線電位クランプ用のＮチャネルトランジスタＮ１と、前記ラッチ回路ＬＴの第１の記憶ノード／Ｑを制御信号SAPRSTに基づいて所定期間にリセットするＮチャネルトランジスタＮ３と、前記センス用のＮＭＯＳトランジスタＮ７のゲートと接地ノードとの間に接続されたキャパシタＣ１とを具備する。
【００５８】前記ラッチ回路ＬＴは、２個のＣＭＯＳインバータ回路の互いの入力ノードと出力ノードが交差接続された（逆並列接続された）フリップフロップ回路と、このフリップフロップ回路の電源ノード側に直列に挿入され、センスアンプ駆動制御信号SAP により活性化制御されるセンスアンプイネーブル制御用の２個のＰＭＯＳトランジスタからなる。
【００５９】この場合、一方のＣＭＯＳインバータ回路の入力ノード（第１の記憶ノード／Ｑ）と他方のＣＭＯＳインバータ回路の入力ノード（第２の記憶ノードＱ）は、前記一対のカラム選択スイッチ用トランジスタ／ＣＳ、ＣＳを介して一対の入出力線／ＩＯ、ＩＯに接続されている。
【００６０】ここで、図１のＥＥＰＲＯＭの読み出し動作時、消去動作時、書込み動作時における図２の回路の動作について説明しておく。ＥＥＰＲＯＭの通常の読み出し時には、まず、センスノードＢＮを電源電位Ｖccにプリチャージし、特定の制御ゲート線ＣＧi （i=1,2,…16）を選択し、この特定の制御ゲート線ＣＧi に接続されている複数のセルトランジスタの各データに応じて決まる各ビット線ＢＬi の電位を前記センスアンプＳＡによりセンス増幅する。
【００６１】このセンスアンプＳＡにおいては、まず、トランジスタＮ３とＮ４を所定期間オンさせてラッチ回路ＬＴをリセットし、ノードＱを“Ｌ”、ノード／Ｑを“Ｈ”にする。続いて、トランジスタＮ２でセンスノードＢＮを充電後、ビット線はフローティングになり、次いでセルトランジスタの閾値状態によって生じるセル電流Ｉcellでビット線を放電させ、メモリセルのデータに応じて所定時間後にトランジスタＮ７をオン／オフさせる。
【００６２】この場合、ＮＡＮＤセルから“０”データがセンスノードＢＮに読み出された時には、セル電流が流れるのでビット線電位が低下し、トランジスタＮ７はオフであり、ノード／Ｑはラッチ回路ＬＴのリセット状態の“Ｈ”のままとなる。
【００６３】逆に、ＮＡＮＤセルから“１”データがセンスノードＢＮに読み出された時には、セル電流は流れないのでビット線電位は“Ｈ”に保たれ、トランジスタＮ７がオンになり、ラッチ回路ＬＴの記憶データが強制反転され、ノード／Ｑは“Ｌ”、ノードＱを“Ｈ”になる。選択されたカラムに対応するラッチ回路ＬＴのノードＱのデータは入出力線ＩＯ、／ＩＯに読み出される。
【００６４】ＥＥＰＲＯＭの消去時には、センスアンプは消去ベリファイ読み出し動作に使用される。この時、センスアンプは前記通常の読み出し時と同じ順序で動作し、セルトランジスタが消去されていれば（“０”データの場合）、ノード／Ｑは“Ｈ”、ノードＱは“Ｌ”となる。逆に、セルトランジスタが消去できていなければ（“１”データの場合）、ノード／Ｑは“Ｌ”、ノードＱは“Ｈ”となる。このデータをもとに、同時に動作している全てのセンスアンプＳＡのノードＱが１つでも“Ｈ”となると消去不完全であるので、再度消去に入るための信号を出し再度消去する。
【００６５】ＥＥＰＲＯＭの書込み時には、書込み／非書込みのデータを入力することにより、選択されたカラムに対応するラッチ回路ＬＴのノードＱに一対の入出力線／ＩＯ、ＩＯから一対のカラム選択スイッチ用トランジスタ／ＣＳ、ＣＳを介してデータが入力される。
【００６６】もし、“１”データ入力であればノードＱには“Ｌ”、“０”データ入力であればノードＱには“Ｈ”が入る。トランジスタＮ４がオン状態に制御されると、上記ノードＱのデータが上記トランジスタＮ４を通じてセンスノードＢＮに転送される。書込み時には選択ＮＡＮＤセル内のチャネルは中間電位にブートされているので、ビット線ＢＬに“Ｌ”データが転送された場合には書き込まれるが、“Ｈ”データが転送された場合には書込みがされない。
【００６７】なお、ＥＥＰＲＯＭは、高速動作および高信頼性を得るために、書込み後のセルトランジスタの閾値分布を狭く制御する必要があり、書込みを行う度に書き込まれた内容を読み出し（書込みベリファイ読み出し）、書き込むべき内容と比較し、書き込まれた内容が不十分であればさらに書込みを続け、書き込まれた内容が書き込むべき内容と一致したことを確認すれば書込みを終了する。
【００６８】このような書込みベリファイ読み出しに際して、ラッチ回路ＬＴのリセット動作を行なわず、書込みデータをセンスアンプＳＡに残したまま読み出しを行なう。この読み出し動作は、リセット動作がないこと以外は前記通常の読み出し時の動作と同じである。
【００６９】従って、書き込まないセルおよび書き込まれたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”になり、書込みが完了していないセルに対応するラッチ回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱのデータをそのまま用いて再度書込み動作を行なうことにより、書込み未完了のセルのみを書き込むことができる。
【００７０】また、通常の読み出し時には選択ワード線に０Ｖを印加するのに対して、書込みベリファイ読み出し時には、選択ワード線にベリファイ電圧Ｖref(＞０Ｖ) を印加する。このため、０ＶからＶref の間の閾値となるセルトランジスタをさらに再書込みし、書込み閾値分布の最小値がベリファイ電圧Ｖref 以上となるまで書き込むことにより、読み出し電圧に対する書込みのばらつきのマージンをとっている。
【００７１】図３は、図１中のロウデコーダ３およびメモリセルアレイの一部を示している。図３において、ＮＢＬＫ１はＮＡＮＤブロック１のＮＡＮＤセル群、ＢＲＤ１はＮＡＮＤブロック１のＮＡＮＤセル群を選択制御するための第１のブロックロウデコーダ、ＣＧ1 〜ＣＧ16はブロック１のＮＡＮＤセル群の各行の制御ゲート線（ワード線）、ＳＧ１はブロック１のＮＡＮＤセル群のビット線側の選択ゲートのゲート線、ＳＧ２はブロック１のＮＡＮＤセル群のソース線側の選択ゲートのゲート線である。
【００７２】ＨＮ1 〜ＨＮ16はそれぞれ前記制御ゲート線ＣＧ1 〜ＣＧ16に接続されたトランスファゲートであり、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上記トランスファゲートＨＮ1 〜ＨＮ16を介して前記制御ゲート線ＣＧ1 〜ＣＧ16を選択駆動するための駆動信号である。
【００７３】ＨＮ0 は前記ビット線側の選択ゲートのゲート線ＳＧ１に接続されたトランスファゲートであり、ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲート線ＳＧ１を選択駆動するための駆動信号である。
【００７４】ＨＮ17は前記ソース線側の選択ゲートのゲート線ＳＧ２に接続されたトランスファゲートであり、ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲート線ＳＧ２を選択駆動するための駆動信号である。
【００７５】上記各トランスファゲートＨＮ0 〜ＨＮ17は、各ゲートに対応して前記第１のブロックロウデコーダＢＲＤ１の出力信号（ブロック１駆動信号BLKDRV1 ）が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ17は、ＨＮＥ型のトランジスタが用いられており、その閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖが印加される場合にはオフになる。
【００７６】一方、ＮＢＬＫ２はＮＡＮＤブロック２のＮＡＮＤセル群、ＢＲＤ２はＮＡＮＤブロック２のＮＡＮＤセル群を選択制御するための第２のブロックロウデコーダ、ＳＧ１はブロック２のＮＡＮＤセル群のビット線側の選択ゲートのゲート線、ＳＧ３はブロック２のＮＡＮＤセル群のソース線側の選択ゲートのゲート線である。
【００７７】ＨＮ1 〜ＨＮ16はそれぞれブロック２のＮＡＮＤセル群の各行の制御ゲート線に接続されたトランスファゲートであり、ＣＧＮ1 〜ＣＧＮ16はそれぞれ上記トランスファゲートＨＮ1 〜ＨＮ16を介して前記制御ゲート線を選択駆動するための駆動信号である。
【００７８】ＨＮ0 は前記ビット線側の選択ゲートのゲート線ＳＧ１に接続されたトランスファゲートであり、ＳＧＤは上記トランスファゲートＨＮ0 を介して前記ゲート線ＳＧ１を選択駆動するための駆動信号である。
【００７９】ＨＮ17は前記ソース線側の選択ゲートのゲート線ＳＧ３に接続されたトランスファゲートであり、ＳＧＳは上記トランスファゲートＨＮ17を介して前記ゲート線ＳＧ３を選択駆動するための駆動信号である。
【００８０】上記各トランスファゲートＨＮ0 〜ＨＮ17は、各ゲートに対応して前記第２のブロックロウデコーダＢＲＤ２の出力信号（ブロック２駆動信号BLKDRV2 ）が印加される。上記各トランスファゲートＨＮ0 〜ＨＮ17は、ＨＮＥ型のトランジスタが用いられており、その閾値電圧が０．６Ｖ程度であるので、そのゲートに０Ｖが印加される場合にはオフになる。
【００８１】前記第１のブロックロウデコーダＢＲＤ１は、ブロックアドレス信号をデコードしてブロック選択信号RDECI1（選択時にＶcc、非選択時にＶss）を出力するブロックアドレス選択回路３１１と、上記ブロック選択信号RDECI1とロウデコード信号OSCRD との論理積をとるナンド回路３１２と、このナンド回路３１２の出力に応じて前記ブロック１駆動信号BLKDRV1 を出力するブロック駆動回路３１３とを有する。
【００８２】上記と同様に、前記第２のブロックロウデコーダＢＲＤ２は、ブロックアドレス信号をデコードしてブロック２選択信号RDECI2（選択時にＶcc、非選択時にＶss）を出力するブロックアドレス選択回路３２１と、上記ブロック２選択信号RDECI2とロウデコード信号OSCRD との論理積をとるナンド回路３２２と、このナンド回路３２２の出力に応じて前記ブロック２駆動信号BLKDRV2 を出力するブロック駆動回路３２３とを有する。
【００８３】前記各ブロックロウデコーダＢＲＤ１およびＢＲＤ２において、ブロック駆動回路３１３、３２３は、インバータ回路ＩＶ、ＨＮＥ型のトランジスタＨＮ、閾値電圧が０Ｖ程度の高電圧イントリンシックＮチャネル（ＨＮＩ）型のトランジスタＨＮＩ、閾値電圧が−１Ｖ程度の高電圧デプレションＮチャネル（ＨＮＤ）型のトランジスタＨＮＤ、ＨＮＤ型トランジスタのドレイン・ソース同士を短絡接続したＭＯＳキャパシタからなる。
【００８４】前記トランジスタＨＮＤは、その閾値電圧が−１Ｖ程度であるので、そのゲート、ドレインをＶccにすると、ソースにＶccを転送でき、また、そのゲートを０Ｖにすると、ソース・ドレインの電圧がＶccの条件でオフする。
【００８５】また、図３において、ＮＡＮＤブロック１のビット線側選択ゲートのゲート線ＳＧ１とＮＡＮＤブロック２のビット線側選択ゲートのゲート線ＳＧ１とは相互に接続されており、このゲート線相互接続ノードとＳＧＤＳノードとの間にはＨＮＥ型の２個のトランジスタＨＮが接続されており、この２個のトランジスタＨＮの各ゲートに対応して前記ブロック１選択信号RDECI1およびブロック２選択信号RDECI2が印加される。
【００８６】また、前記ＮＡＮＤブロック１のソース線側選択ゲートのゲート線ＳＧ２とＳＧＤＳノードとの間にはＨＮＥ型のトランジスタＨＮが接続されており、そのゲートに前記ブロック１選択信号RDECI1が印加される。
【００８７】さらに、前記ＮＡＮＤブロック２のソース線側選択ゲートのゲート線ＳＧ３とＳＧＤＳノードとの間にはＨＮＥ型のトランジスタＨＮが接続されており、そのゲートに前記ブロック２選択信号RDECI2が印加される。
【００８８】図４は、セルウエル（セルＰウエル、セルＮウエル）に選択的にバイアスを印加するためのセルウエルバイアス回路の一例を示しており、その出力ノードはセルＰウエル(CPWELL)とセルＮウエル(CNWELL)を同電位にバイアスするように、これらのウエルに共通に接続されている。
【００８９】図４において、ＣＷＢ１は読み出し／書込み時にセルウエルを接地するためのウエル接地回路である。このウエル接地回路ＣＷＢ１は、セルウエルバイアス回路の出力ノードと接地ノードとの間に接続されたＨＮＥ型のトランジスタＴＥからなり、そのゲートに印加される制御信号CPWELLVSS1により読み出し／書込み時にはオン状態にスイッチ制御され、データ消去時にはオフ状態にスイッチ制御される。
【００９０】読み出し／書込み時にセルウエルの電位が変動すると制御ゲートやビット線に対する容量結合ノイズとなるので、この容量結合ノイズを低減するために、前記ウエル接地回路ＣＷＢ１を構成するトランジスタＴ1 のチャネル幅を例えば３０００μｍのように大きく設定し、そのオン抵抗を低減化している。
【００９１】一方、ＣＷＢ２はデータ消去後にセルウエルの消去電圧を放電するためのセルウエル放電回路である。この場合、このセルウエル放電回路ＣＷＢ２は、セルウエルの消去電圧を定電流で放電させることにより、セルウエルの電位が急速に低下することがないように構成されている。
【００９２】即ち、このセルウエル放電回路ＣＷＢ２は、セルウエルバイアス回路の出力ノードと接地ノードとの間に直列に接続されたＨＮＤ型のトランジスタＴＤ1 、ＨＮＥ型のトランジスタＨＮ、ＨＮＤ型のトランジスタＴＤ2 からなる。
【００９３】そして、前記トランジスタＴＤ1 はゲートにＶccが印加され、トランジスタＴＤ2 はゲートにＶssが印加され、トランジスタＨＮはそのゲートに印加される制御信号CPWELLVSS2によりデータ消去後にオン状態にスイッチ制御される。
【００９４】図５は、セルソース線CELSRCに選択的にバイアスを印加するためのセルソース線バイアス回路５１〜５３の一例を示している。このセルソース線バイアス回路５１〜５３は、セルソース線CELSRCを接地ノードに選択的に接続するための第１のセルソース線バイアス部５１と、セルソース線CELSRCをＶccノードに選択的に接続するための第２のセルソース線バイアス部５２と、セルソース線CELSRCをＶccノードよりも高電位（例えば４Ｖ）のＶreadノードに選択的に接続するための第３のセルソース線バイアス部５３とからなる。
【００９５】前記第１のセルソース線バイアス部５１は、セルソース線CELSRCと接地ノードとの間にドレイン・ソース間が接続されたＨＮＥ型のトランジスタＴ1 からなり、そのゲートには制御信号SRCSIG1 が印加される。
【００９６】前記第２のセルソース線バイアス部５２は、Ｖccノードとセルソース線CELSRCとの間に直列に接続されたＰチャネルトランジスタＴ2 およびＨＮＤ型のトランジスタＴ3 を有し、上記ＨＮＤ型のトランジスタＴ3 のゲートには制御信号SRCSIG2 が印加され、前記ＰチャネルトランジスタＴ2 のゲートには制御信号SRCSIG2 がインバータ回路ＩＶにより反転された信号が印加される。
【００９７】前記第３のセルソース線バイアス部５３は、クロック信号CLK および制御信号SRCSIG3 が入力するナンド回路ＮＡと、このナンド回路ＮＡの出力信号を反転するインバータ回路ＩＶと、前記制御信号SRCSIG3 が一端に供給され、ゲートが接地ノードに接続されたＨＮＤ型のトランジスタＴ4 と、このトランジスタＴ4 の他端にソースが接続され、ゲート・ドレイン同士が接続されたＨＮＩ型のトランジスタＴ5 と、このトランジスタＴ5 のゲート・ドレインと前記ナンド回路ＮＡの出力端との間に接続された昇圧用のキャパシタＣ１と、前記トランジスタＴ5のゲート・ドレインにソースが接続され、ゲート・ドレイン同士が接続されたＨＮＩ型のトランジスタＴ6 と、このトランジスタＴ6 のゲート・ドレインと前記インバータ回路ＩＶの出力端との間に接続された昇圧用のキャパシタＣ２と、Ｖccノードよりも高電位のＶreadノードと前記トランジスタＴ6 のゲート・ドレインとの間にドレイン・ソース間が接続され、ゲートが前記トランジスタＴ4 の他端に接続されたＨＮＥ型のトランジスタＴ7 と、Ｖreadノードと前記トランジスタＴ4 の他端との間にドレイン・ソース間が接続され、ゲート・ソース同士が接続されたＨＮＥ型のトランジスタＴ8 と、Ｖreadノードとセルソース線CELSRCとの間にドレイン・ソース間が接続され、ゲートが前記トランジスタＴ4 の他端に接続されたＨＮＥ型のトランジスタＴ9 とからなる。
【００９８】ここで、図５のセルソース線バイアス回路５１〜５３の動作を説明しておく。データ読み出し時には、第１のセルソース線バイアス部５１の制御信号SRCSIG1の電位をＶccにすると、トランジスタＴ1 がオン状態に制御されてセルソース線CELSRCが接地ノードに接続される。
【００９９】データ書込み時にセルソース線CELSRCにＶccノードの電位を印加する場合には、第２のセルソース線バイアス部５２の制御信号SRCSIG2 の電位をＶccにすると、インバータ回路ＩＶの出力によってＰＭＯＳトランジスタＴ2 がオン状態に制御され、ＶccノードのＶcc電位がＰＭＯＳトランジスタＴ2 およびＨＮＤ型のトランジスタＴ3 を介してセルソース線CELSRCに供給される。
【０１００】データ書込み時にセルソース線CELSRCにＶreadノードの電位を印加する場合には、第３のセルソース線バイアス部５３の制御信号SRCSIG3 をＶcc電位にする。それにより、ナンド回路ＮＡ、インバータ回路ＩＶ、キャパシタＣ１、Ｃ２、トランジスタＴ4 〜Ｔ8 からなる昇圧回路がクロック信号CLK に基づいて昇圧し、トランジスタＴ9 がオン状態に制御され、Ｖreadノードの電位が前記トランジスタＴ9 を経てセルソース線CELSRCに供給される。
【０１０１】なお、スタンバイ状態（待機状態）では、制御信号SRCSIG1 の電位をＶcc、制御信号SRCSIG2 およびSRCSIG3 の電位をＶssにし、セルソース線CELSRCを接地ノードに接続する。
【０１０２】データ消去時には、図６を参照して後述するように時刻ECLK0 に制御信号SRCSIG1 〜SRCSIG3 の電位をそれぞれＶssにすることにより、第１のセルソース線バイアス部５１のトランジスタＴ1 、第２のセルソース線バイアス部５２のトランジスタＴ2 および第３のセルソース線バイアス部５３のトランジスタＴ9 をそれぞれオフ状態に制御し、セルソース線CELSRCをフローティング状態にする。そして、セルウエルとの容量結合によりセルソース線CELSRCを消去電圧に昇圧する。
【０１０３】データ消去後のリカバリー（リセット）時にも、制御信号SRCSIG1 〜SRCSIG3の電位をそれぞれＶssに維持し、前記セルウエルとの容量結合によりセルソース線CELSRCの電圧を放電させる。
【０１０４】この後、図６を参照して後述するように時刻ECLK4 に制御信号SRCSIG1 の電位をＶccにし、セルソース線CELSRCを接地ノードに接続する。図６は、第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の一例として、図３中のＮＡＮＤブロック１のＮＡＮＤセル群ＮＢＬＫ１が消去選択、ＮＡＮＤブロック２のＮＡＮＤセル群ＮＢＬＫ２が消去非選択の場合の各部の信号波形を示している。なお、データ消去動作の制御シーケンスは、図示しないシーケンシャル制御回路により制御される。
【０１０５】次に、図１乃至図６を参照しながら、第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作を詳細に説明する。消去動作が開始する時刻ECLK0 より前に、セルＰウエル(CPWELL)、セルＮウエル(CNWELL)、Ｐ基板（PSUB）はＶssである。また、図３中のＮＡＮＤブロック１のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16およびＮＡＮＤブロック２のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16は０Ｖに設定されており、ロウデコード信号OSCRD はＶss、信号BSTON はＶccである。
【０１０６】消去動作が開始する時刻ECLK0 に、図３中の消去選択されたＮＡＮＤブロック１では、ブロック選択信号RDECI1がＶccになり、ブロック駆動回路３１３の出力信号（ブロック１駆動信号BLKDRV1 ）はＶccになり、トランスファゲートＨＮ1〜ＨＮ16はオン状態になる。その結果、ＮＡＮＤブロック１の制御ゲート線ＣＧ1 〜ＣＧ16は０Ｖに接地される。
【０１０７】これに対して、図３中の消去非選択のＮＡＮＤブロック２では、ブロック選択信号RDECI2がＶssになり、ブロック駆動回路３２３の出力信号（ブロック２駆動信号BLKDRV2 ）はＶssになり、トランスファゲートＨＮ1 〜ＨＮ16はオフ状態になる。その結果、ＮＡＮＤブロック２の各制御ゲート線はフローティング状態になる。
【０１０８】一方、上記時刻ECLK0 に、図３中のビット線側選択ゲートのゲート線駆動信号ＳＧＤ、セルＰウエル(CPWELL)、セルＮウエル(CNWELL)がＶccになる。これにより、全ての選択ゲートのゲート（つまり、ＮＡＮＤブロック１およびＮＡＮＤブロック２のゲート線相互接続ノードＳＧ１、ＮＡＮＤブロック１のソース線側選択ゲートのゲートノードＳＧ２、ＮＡＮＤブロック２のソース線側選択ゲートのゲートノードＳＧ３）がＶcc−Ｖth（Ｖthはトランスファゲートの閾値電圧）になり、フローティング状態になる。
【０１０９】なお、図３中のブロック選択信号RDECI1あるいはRDECI2がゲートに入力するトランジスタＨＮは、消去動作時にはＳＧＤＳノードがＶccになることにより全てオフ状態になり、前記ノードＳＧ１〜ＳＧ３がフローティング状態になることを妨げない。そして、読み出し動作時にはＳＧＤＳノードが０Ｖになることにより非選択のブロックに対応するノードＳＧ１〜ＳＧ３に接続されているトランジスタＨＮがオン状態になり、非選択のブロックの制御ゲート線を接地する役割を有する。
【０１１０】また、時刻ECLK0 に制御信号SRCSIG1 がＶssになることにより、図５中の第１のセルソース線バイアス回路５１において、トランジスタＴ1 はオフ状態に制御され、その結果、セルソース線CELSRCは接地経路から切り離されてフローティング状態になる。
【０１１１】また、時刻ECLK0 に、制御信号BLCU0 、BLCU1 はＶccであり、図２中のトランジスタＴＮi0はオン状態である。そして、時刻ECLK0 に、制御信号BLCRL 、BLTR0 、BLTR1 がＶccになり、図２中の各ビット線ＢＬi の電位はＶcc−Ｖthになってフローティング状態になる。
【０１１２】また、時刻ECLK0 に、制御信号CPWELLVSS1およびCPWELLVSS2がＶssに制御されることにより、図４中のセルウエル接地回路ＣＢＷ１、セルウエル放電回路ＣＢＷ２はそれぞれオフになる。
【０１１３】次に、時刻ECLK1 に、消去用昇圧回路駆動信号LIMVERAnがＶssになることにより、図１中の消去用昇圧回路９ａから消去電圧Ｖppe （例えば２０Ｖ）が出力し、この消去電圧Ｖppe がセルウエルに印加され、セルウエルが消去電圧Ｖppe に充電される。
【０１１４】この消去用昇圧回路９ａの出力は、図４中のセルＰウエル(CPWELL)、セルＮウエル(CNWELL)にのみ接続されているので、このセルウエルを通じて非選択ブロックのセルの制御ゲート、ビット線ＢＬi 、セルソース線CELSRCは昇圧されるが、選択ブロックのセルの制御ゲート（制御ゲート線ＣＧ1 〜ＣＧ16）は０Ｖのままである。
【０１１５】この場合、前記時刻ECLK0 以後の消去動作中および消去電圧放電中、プリチャージ制御信号BLPRE はＶssのままであり、制御信号BLCDおよびBLCLAMP をＶssにすることにより、図２中のトランジスタＮ4 およびＮ1 はオフ状態になり、図２中のセンスアンプＳＡはビット線センスノードＢＮから電気的に分離されるので、上記センスアンプＳＡによるビット線センスノードＢＮの放電は行われない。
【０１１６】また、消去動作中および消去電圧放電中、図５の第１のセルソース線バイアス部５１もオフ状態を維持するので、第１のセルソース線バイアス部５１によるセルソース線CELSRCの放電は行われない。
【０１１７】消去終了後の時刻ECLK3 に、制御信号CPWELLVSS2がＶccになり、図４中のセルウエル放電回路ＣＢＷ２はオン状態になり、このセルウエル放電回路ＣＢＷ２を通じてセルＰウエル(CPWELL)、セルＮウエル(CNWELL)の消去電圧が放電される。
【０１１８】セルＰウエル(CPWELL)、セルＮウエル(CNWELL)の消去電圧が放電された後の時刻ECLK4 に、制御信号CPWELLVSS1がＶccになり、図４中のセルウエル接地回路ＣＢＷ１はオン状態になる。また、制御信号SRCSIG1 がＶccになり、第１のセルソース線バイアス部５１によりセル、ソース線CELSRCも接地される。
【０１１９】なお、図６中、制御信号BLCU0 、BLCU1 、BLTR0 、BLTR1 をＶssではなくＶccにしているのは、これらの制御信号BLCU0 、BLCU1 、BLTR0 、BLTR1 がゲート電圧に印加される図２中のトランジスタＴＮi0、ＴＮi1のドレインのブレークダウン（サーフェス・ブレークダウン）を生じ難くするためである。
【０１２０】しかし、上記サーフェス・ブレークダウンを考慮しなくてよい場合には、上記制御信号BLTR0 、BLTR1 をＶssにすれば図２中のトランジスタＴＮi1がオフ状態になるので、制御信号BLCDおよびBLCLAMP の電位を任意に設定してもセンスアンプによるビット線ＢＬi の放電は行われない。
【０１２１】なお、消去選択セルのゲート電圧（図３中のＮＡＮＤブロック１の制御ゲート線ＣＧ1 〜ＣＧ16）は、上記実施例では０Ｖであるが、例えば０．５Ｖであってもよい。
【０１２２】この場合、図３中のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16が０．５Ｖにバイアスされる。その結果、消去非選択ブロックのトランスファゲート（図３中のＮＡＮＤブロック２のトランスファゲートＨＮ1 〜ＨＮ16）はゲート電圧が０Ｖであるが、ＮＡＮＤブロック２のワード線駆動信号ＣＧＮ1 〜ＣＧＮ16が０．５Ｖになることにより、カットオフ特性が向上し、非選択セルの制御ゲートからワード線駆動信号ＣＧＮ1 〜ＣＧＮ16側へのリークを小さくすることができる。
【０１２３】なお、本発明は、上記実施例のメモリセルアレイを有するメモリに限定されるものではなく、例えば本願出願人に係る特願平7-957023号のようなメモリセルの両端にビット線が接続するバーチャル・グランドタイプのメモリセルアレイを有するメモリにも適用可能である。
【０１２４】また、本発明は、上記実施例のような２値メモリセルを用いるメモリに限定されるものではなく、１つのメモリセルに３値以上のデータを記憶する多値メモリセルを用いるメモリにも適用可能である。
【０１２５】
【発明の効果】上述したように本発明の不揮発性半導体記憶装置によれば、データ消去後において、ビット線コンタクト部のｎ+ 拡散領域とセルＰウエルとの接合からなるｐｎダイオードに順方向電流が流れることによるラッチアップの発生、ロウデコーダ内のトランスファゲート用のＮＭＯＳトランジスタのドレインノードとＰ基板間のｐｎダイオードに順方向電流が流れることによるラッチアップの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＮＡＮＤセル型ＥＥＰＲＯＭを示すブロック図。
【図２】図１中のメモリセルアレイにおける一部のビット線ＢＬに対応するセンスアンプ兼データラッチ回路周辺のコア回路の一例を示す回路図。
【図３】図１中のロウデコーダおよびメモリセルアレイの一部を示す回路図。
【図４】セルウエルバイアス回路の一例を示す回路図。
【図５】セルソース線バイアス回路の一例を示す回路図。
【図６】第１実施例のＮＡＮＤ型ＥＥＰＲＯＭのデータ消去動作の一例を説明するために示す信号波形図。
【図７】メモリセルアレイにおける１つのＮＡＮＤセル部分を示す平面図および等価回路図。
【図８】図７中のＡ−Ａ’線、Ｂ−Ｂ’線に沿う断面図。
【図９】ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイを示す等価回路図。
【図１０】ＮＡＮＤ型ＥＥＰＲＯＭのウエル構成の一例を示す断面図。
【図１１】メモリセルの一部およびその制御ゲートに接続されているロウデコーダの一部を示す断面図。
【符号の説明】
ＣＷＢ１…セルウエル接地回路、
ＣＷＢ２…セルウエル放電回路。
【特許請求の範囲】
【請求項１】 不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、前記メモリセルユニットが形成されるメモリセルウエルと、前記メモリセルユニットの一端に接続された第１の信号線と、前記メモリセルユニットの他端に接続された第２の信号線と、前記メモリセルの記憶データを消去する際、前記メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、前記第１の信号線および第２の信号線をフローティング状態にして前記メモリセルウエルの電圧を放電させるように制御する消去制御手段とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】 請求項１記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記メモリセルウエルに消去電圧を印加するための消去電圧印加回路と、前記メモリセルウエルの電圧を放電させるメモリセルウエル放電回路とを具備し、前記第１の信号線および前記第２の信号線をフローティング状態にして前記メモリセルウエルに前記消去電圧印加回路から消去電圧を印加して消去動作を行わせた後、前記第１の信号線および前記第２の信号線をフローティング状態のままにして前記メモリセルウエル放電回路を用いて前記メモリセルウエルの消去電圧を放電させるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項３】 請求項２記載の不揮発性半導体記憶装置において、前記メモリセルウエルはＰ型半導体領域であり、前記メモリセルは前記メモリセルウエルに形成されたＮ型半導体領域からなるドレイン・ソースを有し、前記消去電圧は正の電圧であることを特徴とする不揮発性半導体記憶装置。
【請求項４】 請求項１または２記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記メモリセルのデータ消去動作時は、選択されたメモリセルの制御ゲートに消去制御ゲート電圧を印加し、非選択のメモリセルの制御ゲートをフローティング状態にし、消去動作後は、前記非選択のメモリセルの制御ゲートをフローティング状態のままにして消去電圧を放電させることを特徴とする不揮発性半導体記憶装置。
【請求項５】 請求項４記載の不揮発性半導体記憶装置において、前記消去制御ゲート電圧は接地電位であることを特徴とする不揮発性半導体記憶装置。
【請求項６】 請求項４または５記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記消去電圧を定電流で放電させることを特徴とする不揮発性半導体記憶装置。
【請求項７】 請求項４に記載の不揮発性半導体記憶装置において、前記メモリセルユニットの第１の信号線側に接続され、スイッチ制御される第１の選択トランジスタと、前記メモリセルユニットの第２の信号線側に接続され、スイッチ制御される第２の選択トランジスタとをさらに具備し、前記消去制御手段は、前記メモリセルのデータ消去動作時は、選択されたメモリセルユニットに接続されている前記第１、第２の選択トランジスタの各ゲートおよび非選択のメモリセルユニットに接続する第１、第２の選択トランジスタの各ゲートをそれぞれフローティング状態にすることにより、選択されたメモリセルユニットのメモリセルにのみ消去動作を行わせ、消去動作後は、前記選択されたメモリセルユニットに接続されている第１、第２の選択トランジスタの各ゲートおよび非選択のメモリセルユニットに接続されている第１、第２の選択トランジスタの各ゲートをそれぞれフローティング状態のままにして前記メモリセルウエルの消去電圧を放電させるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項８】 請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置において、前記メモリセルユニットは互いに直列接続された複数のメモリセルを含み、前記第１の信号線は選択されたメモリセルユニットとの間でデータを授受するためのビット線であり、前記第２の信号線はソース線であることを特徴とする不揮発性半導体記憶装置。
【請求項１】 不揮発性のメモリセルを少なくとも１つ含むメモリセルユニットと、前記メモリセルユニットが形成されるメモリセルウエルと、前記メモリセルユニットの一端に接続された第１の信号線と、前記メモリセルユニットの他端に接続された第２の信号線と、前記メモリセルの記憶データを消去する際、前記メモリセルウエルに消去電圧を所定期間印加して消去動作を行わせた後、前記第１の信号線および第２の信号線をフローティング状態にして前記メモリセルウエルの電圧を放電させるように制御する消去制御手段とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】 請求項１記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記メモリセルウエルに消去電圧を印加するための消去電圧印加回路と、前記メモリセルウエルの電圧を放電させるメモリセルウエル放電回路とを具備し、前記第１の信号線および前記第２の信号線をフローティング状態にして前記メモリセルウエルに前記消去電圧印加回路から消去電圧を印加して消去動作を行わせた後、前記第１の信号線および前記第２の信号線をフローティング状態のままにして前記メモリセルウエル放電回路を用いて前記メモリセルウエルの消去電圧を放電させるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項３】 請求項２記載の不揮発性半導体記憶装置において、前記メモリセルウエルはＰ型半導体領域であり、前記メモリセルは前記メモリセルウエルに形成されたＮ型半導体領域からなるドレイン・ソースを有し、前記消去電圧は正の電圧であることを特徴とする不揮発性半導体記憶装置。
【請求項４】 請求項１または２記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記メモリセルのデータ消去動作時は、選択されたメモリセルの制御ゲートに消去制御ゲート電圧を印加し、非選択のメモリセルの制御ゲートをフローティング状態にし、消去動作後は、前記非選択のメモリセルの制御ゲートをフローティング状態のままにして消去電圧を放電させることを特徴とする不揮発性半導体記憶装置。
【請求項５】 請求項４記載の不揮発性半導体記憶装置において、前記消去制御ゲート電圧は接地電位であることを特徴とする不揮発性半導体記憶装置。
【請求項６】 請求項４または５記載の不揮発性半導体記憶装置において、前記消去制御手段は、前記消去電圧を定電流で放電させることを特徴とする不揮発性半導体記憶装置。
【請求項７】 請求項４に記載の不揮発性半導体記憶装置において、前記メモリセルユニットの第１の信号線側に接続され、スイッチ制御される第１の選択トランジスタと、前記メモリセルユニットの第２の信号線側に接続され、スイッチ制御される第２の選択トランジスタとをさらに具備し、前記消去制御手段は、前記メモリセルのデータ消去動作時は、選択されたメモリセルユニットに接続されている前記第１、第２の選択トランジスタの各ゲートおよび非選択のメモリセルユニットに接続する第１、第２の選択トランジスタの各ゲートをそれぞれフローティング状態にすることにより、選択されたメモリセルユニットのメモリセルにのみ消去動作を行わせ、消去動作後は、前記選択されたメモリセルユニットに接続されている第１、第２の選択トランジスタの各ゲートおよび非選択のメモリセルユニットに接続されている第１、第２の選択トランジスタの各ゲートをそれぞれフローティング状態のままにして前記メモリセルウエルの消去電圧を放電させるように制御することを特徴とする不揮発性半導体記憶装置。
【請求項８】 請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置において、前記メモリセルユニットは互いに直列接続された複数のメモリセルを含み、前記第１の信号線は選択されたメモリセルユニットとの間でデータを授受するためのビット線であり、前記第２の信号線はソース線であることを特徴とする不揮発性半導体記憶装置。
【図１】
【図２】
【図４】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図４】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０００−２１１８６（Ｐ２０００−２１１８６Ａ）
【公開日】平成１２年１月２１日（２０００．１．２１）
【国際特許分類】
【出願番号】特願平１０−１８７６２７
【出願日】平成１０年７月２日（１９９８．７．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１２年１月２１日（２０００．１．２１）
【国際特許分類】
【出願日】平成１０年７月２日（１９９８．７．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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