自己整合型電荷分離構造NROMフラッシュメモリ
【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ(NROM)セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、2つの部分を有する。各部分は、構造分離された(structurally defined and separated)電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記2つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。
【解決手段】窒化物リードオンリーメモリ(NROM)セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、2つの部分を有する。各部分は、構造分離された(structurally defined and separated)電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記2つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイスに関し、特に、窒化物リードオンリーメモリフラッシュメモリデバイスに関する。
【背景技術】
【0002】
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ等、多くの異なるタイプがある。
【0003】
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、1トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力が可能である。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム(BIOS)のようなシステムデータが、フラッシュメモリ内に記憶される。
【0004】
フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ(NROM)がある。NROMは、フラッシュメモリの特徴をいくつか持っているが、フラッシュメモリに必要な特殊な作製プロセスが必要でない。このNROM集積回路は、標準CMOSプロセスを用いて実現可能である。
【0005】
図1は、100nmよりも大きいチャネル長Lを有する典型的な従来技術に係るNROMメモリセルの断面図を示す。このセルは、酸化物−窒化物−酸化物(ONO)層の上部に形成された制御ゲート100で構成される。この層は、窒化物層103の上部に酸化物層101を形成することで構成される。この窒化物層103には、セルの種々の状態に応じて電荷が蓄積される。ここで、セルは、窒化物層103に2ビットのデータを記憶するための捕獲領域105、106を備える。この窒化物層103は、基板上の別の酸化物層104上に形成される。
【0006】
2つのソース/ドレイン領域109、111は、ゲート100の端部に配置される。ソース/ドレイン領域109、111は、ソース/ドレイン領域109、111の間のチャネル領域110によって接続されている。ソース/ドレイン領域109、又は、111の機能(ソースとなるか、ドレインとなるか)は、ビット領域105、106のどちらが、読み出されるのか、書き込まれる(written)のか、で決まる。例えば、読み出し動作では、電荷が左側のソース/ドレイン領域111で入力され、右側の領域109から出力される場合、左側がソース111になり、右側がドレイン109となる。データビット電荷は、ソース端側111の窒化物103のビット領域106に蓄積される。
【発明の開示】
【発明が解決しようとする課題】
【0007】
IC製造業者は、NROMデバイスのメモリ密度を増やそうとする際、チャネル長を短くする。図2は、100nm未満のチャネル長を有する典型的な従来技術でのプレーナ型NROMデバイスを示す。この場合、チャネル長が短いため、ビット捕獲領域205と206が重なり合う。この重なりによって、データ書き込みエラーや読み出しエラーが生じることがある。
【0008】
上述した理由、及び以下に述べる理由により、本技術分野において、捕獲領域の重なりがない、より小さなマルチビットNROMデバイスが求められている。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。
【課題を解決するための手段】
【0009】
上述した捕獲領域が重なる問題及びその他の問題は本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。
【0010】
本発明は、窒化物リードオンリーメモリ(NROM)フラッシュメモリトランジスタを包含する。このトランジスタは、第1及び第2のソース/ドレイン領域を有する基板で構成される。酸化物層が、この基板上に形成される。
【0011】
ゲート絶縁層が、酸化物層の一部分に結合される。ゲート絶縁層は、分離している第1の部分と第2の部分で構成される。この2つの部分は、ポリシリコンゲート構造体の中間部分によって構造的には分離されている。各部分は、独立して電荷を蓄積することができる。
【0012】
ゲート構造体の中間部分は、ゲート絶縁層により、ゲート構造体の外側部分から分離されている。ゲート構造体の上部は、ゲート構造体の上部に堆積されているゲート絶縁層の一部分とともに、平坦化され、金属端子が、ゲート構造体の3つの部分、及びゲート絶縁層の各部分の端部に結合される。
【0013】
本発明のさらに別の実施形態は、さまざまな範囲での方法及び装置を含む。
【発明を実施するための最良の形態】
【0014】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施形態を例示的に示している。添付図面において、同類の参照符号は複数の図中の実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な変更を加えて発明を実施してもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
【0015】
図3は、本発明に係るNROMセルの一実施形態の断面図を示す。セルは、2つの電荷蓄積領域301、302を有する。この電荷蓄積領域301,302は、後で図5を参照して詳細な説明がなされる。この実施形態においては、先行技術と異なり、窒化物層はトランジスタチャネルの中心部下方に配置されない。
【0016】
セルは、ポリシリコンゲート構造体313〜315を有する。ポリシリコン構造体313〜315は、中間部315及び2つの外側部313、314から構成される。ゲート絶縁層が、2つのゲート外側部313、314から中間部315を分離するように、ゲート構造体の中間部315の両側に形成される。制御ゲート金属端子312が、ゲート構造体313〜315の3つの部分全てを覆うように形成される。
【0017】
ゲート中間部315は、酸化物絶縁層320のみを有しており、このNROMデバイス構造においては注入電子の捕獲は行わない。ここで、ゲート絶縁層は、酸化物−窒化物−酸化物(ONO)構造で構成される複合絶縁層であり、電荷捕獲は窒化物層305、306で行われる。また、上部酸化物層301、302は、それぞれ、酸化物充填物(fill)303、304の一部分をなす。
【0018】
別の実施形態では、ONO構造体以外の他のゲート絶縁層を用いることもできる。例えば、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物、シリコンオキシカーバイド−酸化物複合層のような複合層である。
【0019】
さらに別の実施形態では、ゲート絶縁層は、アニール処理ではなく、通常よりも厚い、湿式酸化によって形成されるシリコン酸化物、シリコンのナノ粒子を含むシリコンリッチ酸化物、複合層でないシリコンオキシナイトライド層、複合層でないシリコンリッチ酸化アルミニウム絶縁層、複合層でないシリコンオキシカーバイド絶縁層、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁層が挙げられる。さらに、一般に絶縁層材料として使用されるSi、N、Al、Ti、Ta、Hf、Zr、Laのうちの2つ以上から構成されるゲート絶縁層の非化学量論的な単一層であってもよい。
【0020】
図3の実施形態は、また、2つのソース/ドレイン領域310、311で構成されている。この実施形態では、これらの領域は、n+型半導体材料であり、基板は、p+型半導体材料である。別の実施形態では、ソース/ドレイン領域はp+型半導体材料、基板はn+型半導体材料であってもよい。
【0021】
ソース/ドレイン領域310、311のそれぞれの機能は、ビット領域301、302のどちらが、読み出されるのか、書き込まれるのか、で決まる。例えば、読み出し動作では、電荷が左側のソース/ドレイン領域311で入力され、右側の領域310から出力される場合、左側がソース311になり、右側がドレイン310となる。データビット電荷は、ソース端側311の窒化物層306のビット領域302に蓄積される。
【0022】
図4は、本発明に係るNROMセルの図3の実施形態に関する電荷分離及び分布図である。この図において、垂直方向が電荷蓄積密度、水平方向がセルに沿った距離を示す。図3のソース/ドレイン領域間のチャネル長は、Lとして示される。
【0023】
NROMセルに蓄積された2つの電荷401、402が、図3の電荷蓄積領域301、302に対応して、電荷分離分布図上に示される。この図は、また、セルの中間部に電荷が存在しないこと405も示している。
【0024】
図5は、図3の実施形態における電荷蓄積領域302のより詳細な断面図である。この図は、図3のNROMセルの左側に示される酸化物304−窒化物306−酸化物320複合絶縁層を明瞭に示している。また、ソース/ドレイン領域311及びポリシリコンゲート構造体313の一部分に加えて、電荷蓄積領域302も示される。
【0025】
上述の実施形態では、略水平なゲート絶縁層の各側部のうちの第1部分と、ゲート構造体を介して上方に延在する、略垂直なゲート絶縁層の各側部のうちの第2部分とが示されている。しかしながら、本発明は、略水平な部分と略垂直な部分とがなす角度をあるひとつの角度に制限するものではない。すなわち、“水平”部分及び“垂直”部分は、水平、垂直でなくてもよい。ゲート絶縁層の各側部は他の側部に対して対称でなければならないという制限もない。
【0026】
図6は、図3のNROMセルの製造工程中のあるステップにおける一実施形態の断面図である。基板600上にゲート酸化物601を、厚く、成長させる。続いて、ソース/ドレイン領域604、605が埋め込まれる。そして、ポリシリコンゲート電極610が周知の従来技術を用いて形成される。
【0027】
ゲート酸化物601は、ポリシリコンゲート領域の外側の領域602、603がエッチングプロセスによって取り除かれ、ポリシリコンゲート構造体610が形成される。このため、酸化物を、所望の厚みに合わせて、新しく再成長できるようになる。
【0028】
図7は、ポリシリコンゲート電極の外側に再成長させた酸化物領域720、721を示す。この構造体が、前述した窒化物や他の絶縁物の複合絶縁層701、703で覆われる。
【0029】
図8は、図7の複合絶縁層の上部に堆積されたポリシリコン層801を有するNROMセルの断面図である。この第2のポリシリコン層801は、図9に示すように側壁部901、902のみを残すように方向性エッチング(directionally etched)される。これによって、ポリシリコンゲートの内側に、且つ、側壁部901、902に沿って複合ゲート絶縁層905を有する構造体が得られる。単一ゲート酸化物910は、ポリシリコンゲート中心部903の下に位置する。
【0030】
図10は、酸化物充填物(filler)1001、1002が堆積されたNROMセルを示す。この構造体の上部は、化学機械研磨(CMP)によって平坦化される。これによって、ポリシリコンゲート中心部の上部1005から絶縁層が取り除かれる。ポリシリコンに選択的に付着することによってパターニングされる金属端子が、ゲート構造体1006〜1008の上部に堆積される。この電気ゲートによって、3つのゲート領域1006〜1008の全てが接続される。
【0031】
一実施形態においては、本発明のNROMフラッシュメモリセルは、基板/p型ウェルに対して正のゲート電圧を用いる従来技術であるトンネル注入によって動作する。別の実施形態では、書き込み(programming)用に、チャネルホットエレクトロン注入(HEI)を、用いることができる。このような実施形態では、従来技術である、基板/p型ウェルに対する正のゲート電圧が用いられる。消去用には、トンネル現象を用いることができる。
【0032】
本発明に係るNROMデバイスは、HEIを用いて、先行技術のNROMデバイスと同様に2ビット記憶が可能である。電荷はドレイン近傍に蓄積され、逆方向で読み出しされる。チャネルの片側がドレインとして用いられ、電荷は、n+領域の表面近傍のチャネル両端部に蓄積することが可能である。
【0033】
図11は、NROMフラッシュメモリセルの書き込みの一実施形態を示す。ここでは、負の基板バイアスVSUBが、p型基板1100に印加される。このバイアスによって、ソース/ドレイン領域1101又は1102近傍の表面横電場(surface lateral field)が増加し(セル動作の方向に依存)、ホットエレクトロンの数が増える。このような 増大された基板ホットエレクトロン(SEHE)注入を用いる実施形態では、書き込み動作中において低いドレイン電圧が必要となる。一実施形態においては、負の基板バイアスは、0V〜−3Vの範囲である。別の実施形態では、他の電圧範囲でもよい。
【0034】
周知のように、第1ソース/ドレイン領域1101にドレイン電圧を印加し、第2のソース/ドレイン領域1102を接地することで、ドレイン領域1101の最近傍にある電荷蓄積領域1105のゲート絶縁層にホットエレクトロンが注入される。第2の電荷蓄積領域1106は、ソース/ドレイン領域1101と1102に逆方向の同バイアスをかけることで、書き込みされる。
【0035】
消去動作は、増大されたバンド間トンネリングで誘起される基板ホットホール注入(SEBBHH)を用いることができる。SEBBHH及びSEHEの両方とも周知であり、更に詳細な説明は行わない。
【0036】
図12は、本発明に係るNANDフラッシュメモリセルを組み込むことが可能なメモリデバイス1200の機能ブロック図である。メモリデバイス1200はプロセッサ1210に接続される。プロセッサ1210には、マイクロプロセッサやその他のタイプの制御回路を用いることができる。メモリデバイス1200及びプロセッサ1210は電子システム1220の部分を構成する。ここで、メモリデバイス1200は、本発明の理解を容易にするため、メモリの特徴に焦点をあてて、簡略化した。
【0037】
メモリデバイスは、NROMフラッシュメモリセルのアレイ1230を有する。一実施形態では、メモリセルは、NROMフラッシュメモリセルであり、メモリアレイ1230は、行及び列のバンクに配列される。メモリセルの各行の制御ゲートはワード線に接続され、メモリセルのドレイン及びソース端子は、ビット線に接続される。周知のように、セルのビット線の接続は、アレイがNAND構成か、NOR構成か、に依存する。
【0038】
アドレスバッファ回路1240は、アドレス入力端子A0−Ax1242に送信されるアドレス信号をラッチするために設けられる。アドレス信号は、行デコーダ1244と列デコーダ1246によって、受信、デコードされて、メモリアレイ1230へのアクセスに用いられる。アドレス入力端子の数がメモリアレイ1230の密度及び構成に依存することは、本説明により、当業者によって了解されよう。すなわち、メモリセル及びバンクとブロックの数が増えるとアドレスの数も増える。
【0039】
メモリデバイス1200は、センス/バッファ回路1250を用いてメモリアレイ列の電圧もしくは電流変化を検知することによってメモリアレイ1230のデータを読み出す。このセンス/バッファ回路は、一実施形態においては、メモリアレイ1230からのデータ行を読み出してラッチするために接続される。複数のデータ端子1262にわたってコントローラ1210との双方向データ通信を行うために、データ入出力バッファ回路1260が設けられる。また、メモリアレイにデータを書き込むために書き込み回路1255が設けられる。
【0040】
制御回路1270は、プロセッサ1210から制御端子1272 に送信される信号をデコードする。これらの信号は、データ読み出し処理、データ書き込み処理及び消去処理を含むメモリアレイ1230に対する処理の制御に用いられる。制御回路1270には、ステートマシン、シーケンサ、又はその他のコントローラを用いることが可能である。
【0041】
本発明に係るNROMメモリセルは、CMOSと同様のプロセスを用いるため、図12のメモリデバイス1200は、CMOSプロセッサが埋め込まれたデバイスでもあってもよい。
【0042】
図12に示されるフラッシュメモリデバイスは、メモリの機能を理解しやすくするために簡略化した。フラッシュメモリの内部回路及び機能の詳細は、当業者にとっては、周知である。
【0043】
本発明に係るNROMフラッシュメモリトランジスタは、ビット領域が重ならずに小さなセルを製造することが可能な自己整合型電荷分離構造(self−aligned, structural charge separation)を提供する。このセルによって、高メモリ密度に加え、低い初期閾値電圧、高速動作、低消費電力が可能となる。このNROMセルは、NOR型メモリアレイ、NAND型メモリアレイ、又はその他のメモリアレイ構成に用いることができる。
【0044】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図された配置構成は、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。また、本発明の多くの改変は当業者にとって明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【図面の簡単な説明】
【0045】
【図1】図1は、100nmより大きいチャネルを有する典型的な従来技術に係るNROMセルの断面図である。
【図2】図2は、100nmより小さいチャネルを有する典型的な従来技術に係るNROMセルの断面図である。
【図3】図3は、本発明の一実施形態に係るNROMセルの断面図である。
【図4】図4は、本発明に係る図3の実施形態に対して得られる電荷分離及び分布図である。
【図5】図5は、図3の実施形態に対応した電荷蓄積領域の詳細な断面図である。
【図6】図6は、本発明に係るNROMセルの製造方法におけるあるステップの一実施形態の断面図である。
【図7】図7は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図8】図8は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図9】図9は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図10】図10は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図11】図11は、増大された基板ホットエレクトロン注入を用いた、本発明に係るNROMセルへの書き込みを示す一実施形態の断面図である。
【図12】図12は、本発明に係る電子システムのブロック図である。
【符号の説明】
【0046】
100…制御ゲート 101、104…酸化物層
103、305、306…窒化物層 105、106…捕獲領域
109、111、310、311、604、605…ソース/ドレイン領域
110…チャネル領域 205、206…ビット捕獲領域
301、302…電荷蓄積領域
303、304、1001、1002…酸化物充填物
312…金属端子 313、314…ゲート外側部
315…ゲート中間部 320…酸化物絶縁層
401、402…電荷 600…基板
601…ゲート酸化物
602、603…ポリシリコンゲート外側領域
610…ポリシリコンゲート構造体 701、703…複合絶縁層
720、721…酸化物領域 801…ポリシリコン層
901、902…側壁部 903…ポリシリコンゲート中心部
905…複合ゲート絶縁層 910…単一ゲート酸化物
1005…ポリシリコン中心部上部 1006〜1008…ゲート構造体
1100…p型基板 1101…第1ソース/ドレイン領域
1102…第2ソース/ドレイン領域 1105…電荷捕獲領域
1106…第2の電荷捕獲領域 1200…メモリデバイス
1210…プロセッサ 1220…電子システム
1230…メモリアレイ 1240…アドレスバッファ回路
1242…アドレス入力端子 1244…行デコーダ
1246…列デコーダ 1250…センス/バッファ回路
1255…書き込み回路 1260…データ入出力バッファ回路
1262…データ端子 1270…制御回路
1272…制御端子
L…チャネル長
【技術分野】
【0001】
本発明は、メモリデバイスに関し、特に、窒化物リードオンリーメモリフラッシュメモリデバイスに関する。
【背景技術】
【0002】
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ等、多くの異なるタイプがある。
【0003】
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、1トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力が可能である。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム(BIOS)のようなシステムデータが、フラッシュメモリ内に記憶される。
【0004】
フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ(NROM)がある。NROMは、フラッシュメモリの特徴をいくつか持っているが、フラッシュメモリに必要な特殊な作製プロセスが必要でない。このNROM集積回路は、標準CMOSプロセスを用いて実現可能である。
【0005】
図1は、100nmよりも大きいチャネル長Lを有する典型的な従来技術に係るNROMメモリセルの断面図を示す。このセルは、酸化物−窒化物−酸化物(ONO)層の上部に形成された制御ゲート100で構成される。この層は、窒化物層103の上部に酸化物層101を形成することで構成される。この窒化物層103には、セルの種々の状態に応じて電荷が蓄積される。ここで、セルは、窒化物層103に2ビットのデータを記憶するための捕獲領域105、106を備える。この窒化物層103は、基板上の別の酸化物層104上に形成される。
【0006】
2つのソース/ドレイン領域109、111は、ゲート100の端部に配置される。ソース/ドレイン領域109、111は、ソース/ドレイン領域109、111の間のチャネル領域110によって接続されている。ソース/ドレイン領域109、又は、111の機能(ソースとなるか、ドレインとなるか)は、ビット領域105、106のどちらが、読み出されるのか、書き込まれる(written)のか、で決まる。例えば、読み出し動作では、電荷が左側のソース/ドレイン領域111で入力され、右側の領域109から出力される場合、左側がソース111になり、右側がドレイン109となる。データビット電荷は、ソース端側111の窒化物103のビット領域106に蓄積される。
【発明の開示】
【発明が解決しようとする課題】
【0007】
IC製造業者は、NROMデバイスのメモリ密度を増やそうとする際、チャネル長を短くする。図2は、100nm未満のチャネル長を有する典型的な従来技術でのプレーナ型NROMデバイスを示す。この場合、チャネル長が短いため、ビット捕獲領域205と206が重なり合う。この重なりによって、データ書き込みエラーや読み出しエラーが生じることがある。
【0008】
上述した理由、及び以下に述べる理由により、本技術分野において、捕獲領域の重なりがない、より小さなマルチビットNROMデバイスが求められている。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。
【課題を解決するための手段】
【0009】
上述した捕獲領域が重なる問題及びその他の問題は本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。
【0010】
本発明は、窒化物リードオンリーメモリ(NROM)フラッシュメモリトランジスタを包含する。このトランジスタは、第1及び第2のソース/ドレイン領域を有する基板で構成される。酸化物層が、この基板上に形成される。
【0011】
ゲート絶縁層が、酸化物層の一部分に結合される。ゲート絶縁層は、分離している第1の部分と第2の部分で構成される。この2つの部分は、ポリシリコンゲート構造体の中間部分によって構造的には分離されている。各部分は、独立して電荷を蓄積することができる。
【0012】
ゲート構造体の中間部分は、ゲート絶縁層により、ゲート構造体の外側部分から分離されている。ゲート構造体の上部は、ゲート構造体の上部に堆積されているゲート絶縁層の一部分とともに、平坦化され、金属端子が、ゲート構造体の3つの部分、及びゲート絶縁層の各部分の端部に結合される。
【0013】
本発明のさらに別の実施形態は、さまざまな範囲での方法及び装置を含む。
【発明を実施するための最良の形態】
【0014】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施形態を例示的に示している。添付図面において、同類の参照符号は複数の図中の実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な変更を加えて発明を実施してもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。
【0015】
図3は、本発明に係るNROMセルの一実施形態の断面図を示す。セルは、2つの電荷蓄積領域301、302を有する。この電荷蓄積領域301,302は、後で図5を参照して詳細な説明がなされる。この実施形態においては、先行技術と異なり、窒化物層はトランジスタチャネルの中心部下方に配置されない。
【0016】
セルは、ポリシリコンゲート構造体313〜315を有する。ポリシリコン構造体313〜315は、中間部315及び2つの外側部313、314から構成される。ゲート絶縁層が、2つのゲート外側部313、314から中間部315を分離するように、ゲート構造体の中間部315の両側に形成される。制御ゲート金属端子312が、ゲート構造体313〜315の3つの部分全てを覆うように形成される。
【0017】
ゲート中間部315は、酸化物絶縁層320のみを有しており、このNROMデバイス構造においては注入電子の捕獲は行わない。ここで、ゲート絶縁層は、酸化物−窒化物−酸化物(ONO)構造で構成される複合絶縁層であり、電荷捕獲は窒化物層305、306で行われる。また、上部酸化物層301、302は、それぞれ、酸化物充填物(fill)303、304の一部分をなす。
【0018】
別の実施形態では、ONO構造体以外の他のゲート絶縁層を用いることもできる。例えば、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物、シリコンオキシカーバイド−酸化物複合層のような複合層である。
【0019】
さらに別の実施形態では、ゲート絶縁層は、アニール処理ではなく、通常よりも厚い、湿式酸化によって形成されるシリコン酸化物、シリコンのナノ粒子を含むシリコンリッチ酸化物、複合層でないシリコンオキシナイトライド層、複合層でないシリコンリッチ酸化アルミニウム絶縁層、複合層でないシリコンオキシカーバイド絶縁層、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁層が挙げられる。さらに、一般に絶縁層材料として使用されるSi、N、Al、Ti、Ta、Hf、Zr、Laのうちの2つ以上から構成されるゲート絶縁層の非化学量論的な単一層であってもよい。
【0020】
図3の実施形態は、また、2つのソース/ドレイン領域310、311で構成されている。この実施形態では、これらの領域は、n+型半導体材料であり、基板は、p+型半導体材料である。別の実施形態では、ソース/ドレイン領域はp+型半導体材料、基板はn+型半導体材料であってもよい。
【0021】
ソース/ドレイン領域310、311のそれぞれの機能は、ビット領域301、302のどちらが、読み出されるのか、書き込まれるのか、で決まる。例えば、読み出し動作では、電荷が左側のソース/ドレイン領域311で入力され、右側の領域310から出力される場合、左側がソース311になり、右側がドレイン310となる。データビット電荷は、ソース端側311の窒化物層306のビット領域302に蓄積される。
【0022】
図4は、本発明に係るNROMセルの図3の実施形態に関する電荷分離及び分布図である。この図において、垂直方向が電荷蓄積密度、水平方向がセルに沿った距離を示す。図3のソース/ドレイン領域間のチャネル長は、Lとして示される。
【0023】
NROMセルに蓄積された2つの電荷401、402が、図3の電荷蓄積領域301、302に対応して、電荷分離分布図上に示される。この図は、また、セルの中間部に電荷が存在しないこと405も示している。
【0024】
図5は、図3の実施形態における電荷蓄積領域302のより詳細な断面図である。この図は、図3のNROMセルの左側に示される酸化物304−窒化物306−酸化物320複合絶縁層を明瞭に示している。また、ソース/ドレイン領域311及びポリシリコンゲート構造体313の一部分に加えて、電荷蓄積領域302も示される。
【0025】
上述の実施形態では、略水平なゲート絶縁層の各側部のうちの第1部分と、ゲート構造体を介して上方に延在する、略垂直なゲート絶縁層の各側部のうちの第2部分とが示されている。しかしながら、本発明は、略水平な部分と略垂直な部分とがなす角度をあるひとつの角度に制限するものではない。すなわち、“水平”部分及び“垂直”部分は、水平、垂直でなくてもよい。ゲート絶縁層の各側部は他の側部に対して対称でなければならないという制限もない。
【0026】
図6は、図3のNROMセルの製造工程中のあるステップにおける一実施形態の断面図である。基板600上にゲート酸化物601を、厚く、成長させる。続いて、ソース/ドレイン領域604、605が埋め込まれる。そして、ポリシリコンゲート電極610が周知の従来技術を用いて形成される。
【0027】
ゲート酸化物601は、ポリシリコンゲート領域の外側の領域602、603がエッチングプロセスによって取り除かれ、ポリシリコンゲート構造体610が形成される。このため、酸化物を、所望の厚みに合わせて、新しく再成長できるようになる。
【0028】
図7は、ポリシリコンゲート電極の外側に再成長させた酸化物領域720、721を示す。この構造体が、前述した窒化物や他の絶縁物の複合絶縁層701、703で覆われる。
【0029】
図8は、図7の複合絶縁層の上部に堆積されたポリシリコン層801を有するNROMセルの断面図である。この第2のポリシリコン層801は、図9に示すように側壁部901、902のみを残すように方向性エッチング(directionally etched)される。これによって、ポリシリコンゲートの内側に、且つ、側壁部901、902に沿って複合ゲート絶縁層905を有する構造体が得られる。単一ゲート酸化物910は、ポリシリコンゲート中心部903の下に位置する。
【0030】
図10は、酸化物充填物(filler)1001、1002が堆積されたNROMセルを示す。この構造体の上部は、化学機械研磨(CMP)によって平坦化される。これによって、ポリシリコンゲート中心部の上部1005から絶縁層が取り除かれる。ポリシリコンに選択的に付着することによってパターニングされる金属端子が、ゲート構造体1006〜1008の上部に堆積される。この電気ゲートによって、3つのゲート領域1006〜1008の全てが接続される。
【0031】
一実施形態においては、本発明のNROMフラッシュメモリセルは、基板/p型ウェルに対して正のゲート電圧を用いる従来技術であるトンネル注入によって動作する。別の実施形態では、書き込み(programming)用に、チャネルホットエレクトロン注入(HEI)を、用いることができる。このような実施形態では、従来技術である、基板/p型ウェルに対する正のゲート電圧が用いられる。消去用には、トンネル現象を用いることができる。
【0032】
本発明に係るNROMデバイスは、HEIを用いて、先行技術のNROMデバイスと同様に2ビット記憶が可能である。電荷はドレイン近傍に蓄積され、逆方向で読み出しされる。チャネルの片側がドレインとして用いられ、電荷は、n+領域の表面近傍のチャネル両端部に蓄積することが可能である。
【0033】
図11は、NROMフラッシュメモリセルの書き込みの一実施形態を示す。ここでは、負の基板バイアスVSUBが、p型基板1100に印加される。このバイアスによって、ソース/ドレイン領域1101又は1102近傍の表面横電場(surface lateral field)が増加し(セル動作の方向に依存)、ホットエレクトロンの数が増える。このような 増大された基板ホットエレクトロン(SEHE)注入を用いる実施形態では、書き込み動作中において低いドレイン電圧が必要となる。一実施形態においては、負の基板バイアスは、0V〜−3Vの範囲である。別の実施形態では、他の電圧範囲でもよい。
【0034】
周知のように、第1ソース/ドレイン領域1101にドレイン電圧を印加し、第2のソース/ドレイン領域1102を接地することで、ドレイン領域1101の最近傍にある電荷蓄積領域1105のゲート絶縁層にホットエレクトロンが注入される。第2の電荷蓄積領域1106は、ソース/ドレイン領域1101と1102に逆方向の同バイアスをかけることで、書き込みされる。
【0035】
消去動作は、増大されたバンド間トンネリングで誘起される基板ホットホール注入(SEBBHH)を用いることができる。SEBBHH及びSEHEの両方とも周知であり、更に詳細な説明は行わない。
【0036】
図12は、本発明に係るNANDフラッシュメモリセルを組み込むことが可能なメモリデバイス1200の機能ブロック図である。メモリデバイス1200はプロセッサ1210に接続される。プロセッサ1210には、マイクロプロセッサやその他のタイプの制御回路を用いることができる。メモリデバイス1200及びプロセッサ1210は電子システム1220の部分を構成する。ここで、メモリデバイス1200は、本発明の理解を容易にするため、メモリの特徴に焦点をあてて、簡略化した。
【0037】
メモリデバイスは、NROMフラッシュメモリセルのアレイ1230を有する。一実施形態では、メモリセルは、NROMフラッシュメモリセルであり、メモリアレイ1230は、行及び列のバンクに配列される。メモリセルの各行の制御ゲートはワード線に接続され、メモリセルのドレイン及びソース端子は、ビット線に接続される。周知のように、セルのビット線の接続は、アレイがNAND構成か、NOR構成か、に依存する。
【0038】
アドレスバッファ回路1240は、アドレス入力端子A0−Ax1242に送信されるアドレス信号をラッチするために設けられる。アドレス信号は、行デコーダ1244と列デコーダ1246によって、受信、デコードされて、メモリアレイ1230へのアクセスに用いられる。アドレス入力端子の数がメモリアレイ1230の密度及び構成に依存することは、本説明により、当業者によって了解されよう。すなわち、メモリセル及びバンクとブロックの数が増えるとアドレスの数も増える。
【0039】
メモリデバイス1200は、センス/バッファ回路1250を用いてメモリアレイ列の電圧もしくは電流変化を検知することによってメモリアレイ1230のデータを読み出す。このセンス/バッファ回路は、一実施形態においては、メモリアレイ1230からのデータ行を読み出してラッチするために接続される。複数のデータ端子1262にわたってコントローラ1210との双方向データ通信を行うために、データ入出力バッファ回路1260が設けられる。また、メモリアレイにデータを書き込むために書き込み回路1255が設けられる。
【0040】
制御回路1270は、プロセッサ1210から制御端子1272 に送信される信号をデコードする。これらの信号は、データ読み出し処理、データ書き込み処理及び消去処理を含むメモリアレイ1230に対する処理の制御に用いられる。制御回路1270には、ステートマシン、シーケンサ、又はその他のコントローラを用いることが可能である。
【0041】
本発明に係るNROMメモリセルは、CMOSと同様のプロセスを用いるため、図12のメモリデバイス1200は、CMOSプロセッサが埋め込まれたデバイスでもあってもよい。
【0042】
図12に示されるフラッシュメモリデバイスは、メモリの機能を理解しやすくするために簡略化した。フラッシュメモリの内部回路及び機能の詳細は、当業者にとっては、周知である。
【0043】
本発明に係るNROMフラッシュメモリトランジスタは、ビット領域が重ならずに小さなセルを製造することが可能な自己整合型電荷分離構造(self−aligned, structural charge separation)を提供する。このセルによって、高メモリ密度に加え、低い初期閾値電圧、高速動作、低消費電力が可能となる。このNROMセルは、NOR型メモリアレイ、NAND型メモリアレイ、又はその他のメモリアレイ構成に用いることができる。
【0044】
本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図された配置構成は、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。また、本発明の多くの改変は当業者にとって明らかであろう。従って、本願は本発明のいかなる改変、変形をもカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。
【図面の簡単な説明】
【0045】
【図1】図1は、100nmより大きいチャネルを有する典型的な従来技術に係るNROMセルの断面図である。
【図2】図2は、100nmより小さいチャネルを有する典型的な従来技術に係るNROMセルの断面図である。
【図3】図3は、本発明の一実施形態に係るNROMセルの断面図である。
【図4】図4は、本発明に係る図3の実施形態に対して得られる電荷分離及び分布図である。
【図5】図5は、図3の実施形態に対応した電荷蓄積領域の詳細な断面図である。
【図6】図6は、本発明に係るNROMセルの製造方法におけるあるステップの一実施形態の断面図である。
【図7】図7は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図8】図8は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図9】図9は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図10】図10は、本発明に係るNROMセル製造方法における次ステップの一実施形態の断面図である。
【図11】図11は、増大された基板ホットエレクトロン注入を用いた、本発明に係るNROMセルへの書き込みを示す一実施形態の断面図である。
【図12】図12は、本発明に係る電子システムのブロック図である。
【符号の説明】
【0046】
100…制御ゲート 101、104…酸化物層
103、305、306…窒化物層 105、106…捕獲領域
109、111、310、311、604、605…ソース/ドレイン領域
110…チャネル領域 205、206…ビット捕獲領域
301、302…電荷蓄積領域
303、304、1001、1002…酸化物充填物
312…金属端子 313、314…ゲート外側部
315…ゲート中間部 320…酸化物絶縁層
401、402…電荷 600…基板
601…ゲート酸化物
602、603…ポリシリコンゲート外側領域
610…ポリシリコンゲート構造体 701、703…複合絶縁層
720、721…酸化物領域 801…ポリシリコン層
901、902…側壁部 903…ポリシリコンゲート中心部
905…複合ゲート絶縁層 910…単一ゲート酸化物
1005…ポリシリコン中心部上部 1006〜1008…ゲート構造体
1100…p型基板 1101…第1ソース/ドレイン領域
1102…第2ソース/ドレイン領域 1105…電荷捕獲領域
1106…第2の電荷捕獲領域 1200…メモリデバイス
1210…プロセッサ 1220…電子システム
1230…メモリアレイ 1240…アドレスバッファ回路
1242…アドレス入力端子 1244…行デコーダ
1246…列デコーダ 1250…センス/バッファ回路
1255…書き込み回路 1260…データ入出力バッファ回路
1262…データ端子 1270…制御回路
1272…制御端子
L…チャネル長
【特許請求の範囲】
【請求項1】
第1及び第2ソース/ドレイン領域を有する基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分及び分離した第2部分を有するゲート絶縁層と、
中間部分と第1外側部分及び第2外側部分とを含む複数の部分を有するゲート構造体とを備え、
前記中間部分は、前記酸化物層に結合され、
前記第1外側部分及び前記第2外側部分は、前記ゲート絶縁層が前記中間部分を前記第1外側部分及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合されていることを特徴とするNROMフラッシュメモリトランジスタ。
【請求項2】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合層からなることを特徴とするトランジスタ。
【請求項3】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層のうちのひとつからなる複合層であることを特徴とするトランジスタ。
【請求項4】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、アニール処理ではなく、湿式酸化によって形成される酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁材、シリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁材のうちのひとつからなる非複合層であることを特徴とするトランジスタ。
【請求項5】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン、ジルコニウムのうちの2つ以上の非化学量論的単一層からなることを特徴とするトランジスタ。
【請求項6】
請求項1記載のトランジスタにおいて、第1電荷は前記ゲート絶縁層の前記第1部分に蓄積され、第2電荷は、前記ゲート絶縁層の前記第2部分に蓄積されることを特徴とするトランジスタ。
【請求項7】
請求項1記載のトランジスタにおいて、前記ゲート絶縁層の前記第1及び前記第2部分と前記ゲート構造体の前記第1及び前記第2外側部分との少なくとも一部分とに結合された酸化物充填層をさらに備えることを特徴とするトランジスタ。
【請求項8】
請求項1記載のトランジスタにおいて、前記ゲート構造体の前記複数の部分に結合された金属端子をさらに有することを特徴とするトランジスタ。
【請求項9】
請求項1記載のトランジスタにおいて、前記基板は、p+型材であり、前記第1及び第2のソース/ドレイン領域は、n+型材であることを特徴とするトランジスタ。
【請求項10】
第1及び第2ソース/ドレイン領域を有し、前記第1及び前記第2ソース/ドレイン領域の間にチャネル領域が形成されるように前記第1及び前記第2ソース/ドレイン領域が横方向に配置された基板と、
前記基板上において前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
第1部分と分離した第2部分とを有するゲート絶縁層と、
中間部分と第1及び第2外側部分とを有するゲート構造体とを備え、
前記第1及び前記第2部分の略水平な部分は、前記酸化物層の分離領域に結合され、
前記ゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート絶縁層の前記第1部分と前記第2部分とに分離し、
前記ゲート構造体の前記第1及び前記第2外側部分はそれぞれ、前記ゲート絶縁層の部分によって前記中間部分から分離される
ことを特徴とするNROMフラッシュメモリトランジスタ。
【請求項11】
請求項10記載のトランジスタにおいて、前記基板は、ホットエレクトロン注入を増大させる負のバイアスが接続されていることを特徴とするトランジスタ。
【請求項12】
請求項10記載のトランジスタにおいて、前記ゲート構造体は、ポリシリコン材からなることを特徴とするトランジスタ。
【請求項13】
請求項10記載のトランジスタにおいて、前記ゲート構造体の前記第1及び前記第2外側部分と、前記ゲート構造体の内部にない前記ゲート絶縁層の部分とに結合された酸化物材をさらに備えることを特徴とするトランジスタ。
【請求項14】
第1及び第2ソース/ドレイン領域を有し、前記第1及び前記第2ソース/ドレイン領域の間にチャネル領域が形成されるように前記第1及び前記第2ソース/ドレイン領域が横方向に配置された基板と、
前記基板上において前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
第1部分と分離した第2部分とを有し、前記各部分の略水平な部分は前記酸化物層の分離領域に結合され、前記各部分の略垂直な部分は前記酸化物層から延在するゲート複合絶縁層と、
中間部分と第1及び第2外側部分とを有するポリシリコンゲート構造体と、
前記ゲート構造体の外側部分及び中間部分と前記ゲート複合絶縁層の略垂直な各部分とに結合されたゲート金属端子とを備え、
前記ゲート複合絶縁層は、前記第1及び前記第2部分の各部分に電荷を蓄積するための窒化物層を有し、
前記ポリシリコンゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート複合絶縁層の前記略垂直な部分によって前記第1及び前記第2外側部分から分離されていることを特徴とするNROMフラッシュメモリトランジスタ。
【請求項15】
請求項14記載のトランジスタにおいて、前記ゲート複合絶縁層と前記ゲート構造体の前記第1及び第2外側部分とに堆積された酸化物材をさらに有することを特徴とするトランジスタ。
【請求項16】
請求項14記載のトランジスタにおいて、前記トランジスタは、前記トランジスタの動作方向に対応して、前記第1ソース/ドレイン領域、又は、前記第2ソース/ドレイン領域がソース領域として機能して動作することを特徴とするトランジスタ。
【請求項17】
基板にドーピングして、前記基板上に横方向に位置決めされ、チャネル領域によって分離される第1及び第2ソース/ドレイン領域を形成するステップと、
前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域とを含む前記基板上に酸化物層を堆積するステップと、
前記酸化物層上において前記チャネル領域の上方にポリシリコン中間ゲート領域を形成するステップと、
前記酸化物層上にゲート絶縁層を堆積するステップと、
前記ゲート絶縁層上にポリシリコン層を堆積するステップと、
前記ポリシリコン層から2つの外側ゲート領域が残るように前記ポリシリコン層をエッチングして、中間ゲート領域と前記ゲート絶縁層によって前記中間ゲート領域から分離された2つの外側ゲート領域とを有するゲート構造体を形成するステップと、
前記ゲート構造体の上部から前記ゲート絶縁層を除去するように、前記ゲート構造体の前記上部を平坦化するステップと、
前記ゲート構造体上に、前記ゲート構造体の各領域と前記ゲート絶縁層の残留端部とに結合される端子を形成するステップとを備えるNROMフラッシュメモリセルの製造方法。
【請求項18】
請求項17記載のNROMフラッシュメモリセルの製造方法において、前記ゲート絶縁層を堆積する前に、前記酸化物層をエッチングして、前記中間ゲート領域の両側の前記チャネル領域シリコンを略露出させるステップをさらに備えることを特徴とするNROMフラッシュメモリの製造方法。
【請求項19】
請求項17記載のNROMフラッシュメモリセルの製造方法において、平坦化する前記ステップは、化学機械研磨を用いることを特徴とするNROMフラッシュメモリセルの製造方法。
【請求項20】
行及び列に配置される複数のNROMフラッシュメモリセルと、
複数のワード線と、
複数のビット線と
を備えるNROMフラッシュメモリアレイであって、
前記複数のセルの各々は、
第1及び第2ソース/ドレイン領域を有する基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分及び分離した第2部分を有するゲート絶縁層と、
中間部分と第1及び第2外側部分とを含む複数の部分を有するゲート構造体とを備え、
前記中間部分は、前記酸化物層に結合され、
前記第1及び前記第2外側部分は、前記ゲート絶縁層が前記中間部分を前記第1及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合され、
前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
前記複数のビット線は、前記セルの前記列に接続することを特徴とするNROMフラッシュメモリアレイ。
【請求項21】
請求項20記載のNROMフラッシュメモリアレイにおいて、前記複数のNROMフラッシュメモリセルは、NANDフラッシュメモリ構成で配置されていることを特徴とするNROMフラッシュメモリアレイ。
【請求項22】
請求項20記載のNROMフラッシュメモリアレイにおいて、前記複数のNROMフラッシュメモリセルは、NORフラッシュメモリ構成で配置されていることを特徴とするNROMフラッシュメモリアレイ。
【請求項23】
電子システムであって、
前記システム用の制御信号を生成するプロセッサと、
前記プロセッサに接続され、前記制御信号に応答して動作するNROMフラッシュメモリアレイと、
複数のワード線と、
複数のビット線とを備え、
前記アレイは、
行及び列に配置された複数のNROMフラッシュメモリセルを備え、
前記複数のNROMフラッシュメモリセルの各々は、
第1及び第2ソース/ドレイン領域を備える基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分と分離した第2部分とを備えるゲート絶縁層と、
中間部分と第1及び第2外側部分とを含む複数の部分を備えるゲート構造体とを有し、
前記中間部分は、前記酸化物層に結合され、
前記第1及び前記第2外側部分のそれぞれは、前記ゲート絶縁層が、前記中間部分を前記第1及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合され、
前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
前記複数のビット線は、前記セルの前記列に接続することを特徴とする電子システム。
【請求項24】
基板と、2つの構造分離された電荷捕獲領域と、2つのソース/ドレイン領域とを有するNROMフラッシュメモリセルへの書き込み方法であって、
書き込みが行われる前記電荷捕獲領域に応じて前記2つのソース/ドレイン領域にバイアスをかけるステップと、
前記メモリセルのゲートにゲート電圧を印加するステップと、
前記メモリセルの前記基板へ負の電圧を印加することによって、前記ソース/ドレイン領域に対するバイアスと、前記メモリセルに対する前記ゲート電圧及び前記負の基板電圧の印加とが、前記ゲート絶縁層への増大された基板ホットエレクトロン注入を生じさせて、前記ゲート絶縁層の前記構造分離された電荷捕獲領域の第1部分に電荷を書き込むステップと、
を備えることを特徴とする書き込み方法。
【請求項25】
請求項24記載の書き込み方法であって、前記構造分離された電荷捕獲領域の前記第1部分は、前記第1部分の最近傍の前記ソース/ドレイン領域が、残余の前記ソース/ドレインよりも大きい電圧でバイアスされた際に、書き込みが行われることを特徴とする書き込み方法。
【請求項1】
第1及び第2ソース/ドレイン領域を有する基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分及び分離した第2部分を有するゲート絶縁層と、
中間部分と第1外側部分及び第2外側部分とを含む複数の部分を有するゲート構造体とを備え、
前記中間部分は、前記酸化物層に結合され、
前記第1外側部分及び前記第2外側部分は、前記ゲート絶縁層が前記中間部分を前記第1外側部分及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合されていることを特徴とするNROMフラッシュメモリトランジスタ。
【請求項2】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合層からなることを特徴とするトランジスタ。
【請求項3】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層のうちのひとつからなる複合層であることを特徴とするトランジスタ。
【請求項4】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、アニール処理ではなく、湿式酸化によって形成される酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁材、シリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁材のうちのひとつからなる非複合層であることを特徴とするトランジスタ。
【請求項5】
前記請求項1記載のトランジスタにおいて、前記ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン、ジルコニウムのうちの2つ以上の非化学量論的単一層からなることを特徴とするトランジスタ。
【請求項6】
請求項1記載のトランジスタにおいて、第1電荷は前記ゲート絶縁層の前記第1部分に蓄積され、第2電荷は、前記ゲート絶縁層の前記第2部分に蓄積されることを特徴とするトランジスタ。
【請求項7】
請求項1記載のトランジスタにおいて、前記ゲート絶縁層の前記第1及び前記第2部分と前記ゲート構造体の前記第1及び前記第2外側部分との少なくとも一部分とに結合された酸化物充填層をさらに備えることを特徴とするトランジスタ。
【請求項8】
請求項1記載のトランジスタにおいて、前記ゲート構造体の前記複数の部分に結合された金属端子をさらに有することを特徴とするトランジスタ。
【請求項9】
請求項1記載のトランジスタにおいて、前記基板は、p+型材であり、前記第1及び第2のソース/ドレイン領域は、n+型材であることを特徴とするトランジスタ。
【請求項10】
第1及び第2ソース/ドレイン領域を有し、前記第1及び前記第2ソース/ドレイン領域の間にチャネル領域が形成されるように前記第1及び前記第2ソース/ドレイン領域が横方向に配置された基板と、
前記基板上において前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
第1部分と分離した第2部分とを有するゲート絶縁層と、
中間部分と第1及び第2外側部分とを有するゲート構造体とを備え、
前記第1及び前記第2部分の略水平な部分は、前記酸化物層の分離領域に結合され、
前記ゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート絶縁層の前記第1部分と前記第2部分とに分離し、
前記ゲート構造体の前記第1及び前記第2外側部分はそれぞれ、前記ゲート絶縁層の部分によって前記中間部分から分離される
ことを特徴とするNROMフラッシュメモリトランジスタ。
【請求項11】
請求項10記載のトランジスタにおいて、前記基板は、ホットエレクトロン注入を増大させる負のバイアスが接続されていることを特徴とするトランジスタ。
【請求項12】
請求項10記載のトランジスタにおいて、前記ゲート構造体は、ポリシリコン材からなることを特徴とするトランジスタ。
【請求項13】
請求項10記載のトランジスタにおいて、前記ゲート構造体の前記第1及び前記第2外側部分と、前記ゲート構造体の内部にない前記ゲート絶縁層の部分とに結合された酸化物材をさらに備えることを特徴とするトランジスタ。
【請求項14】
第1及び第2ソース/ドレイン領域を有し、前記第1及び前記第2ソース/ドレイン領域の間にチャネル領域が形成されるように前記第1及び前記第2ソース/ドレイン領域が横方向に配置された基板と、
前記基板上において前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域との上方に設けられた酸化物層と、
第1部分と分離した第2部分とを有し、前記各部分の略水平な部分は前記酸化物層の分離領域に結合され、前記各部分の略垂直な部分は前記酸化物層から延在するゲート複合絶縁層と、
中間部分と第1及び第2外側部分とを有するポリシリコンゲート構造体と、
前記ゲート構造体の外側部分及び中間部分と前記ゲート複合絶縁層の略垂直な各部分とに結合されたゲート金属端子とを備え、
前記ゲート複合絶縁層は、前記第1及び前記第2部分の各部分に電荷を蓄積するための窒化物層を有し、
前記ポリシリコンゲート構造体の前記中間部分は、前記酸化物層に結合され、前記ゲート複合絶縁層の前記略垂直な部分によって前記第1及び前記第2外側部分から分離されていることを特徴とするNROMフラッシュメモリトランジスタ。
【請求項15】
請求項14記載のトランジスタにおいて、前記ゲート複合絶縁層と前記ゲート構造体の前記第1及び第2外側部分とに堆積された酸化物材をさらに有することを特徴とするトランジスタ。
【請求項16】
請求項14記載のトランジスタにおいて、前記トランジスタは、前記トランジスタの動作方向に対応して、前記第1ソース/ドレイン領域、又は、前記第2ソース/ドレイン領域がソース領域として機能して動作することを特徴とするトランジスタ。
【請求項17】
基板にドーピングして、前記基板上に横方向に位置決めされ、チャネル領域によって分離される第1及び第2ソース/ドレイン領域を形成するステップと、
前記第1及び前記第2ソース/ドレイン領域と前記チャネル領域とを含む前記基板上に酸化物層を堆積するステップと、
前記酸化物層上において前記チャネル領域の上方にポリシリコン中間ゲート領域を形成するステップと、
前記酸化物層上にゲート絶縁層を堆積するステップと、
前記ゲート絶縁層上にポリシリコン層を堆積するステップと、
前記ポリシリコン層から2つの外側ゲート領域が残るように前記ポリシリコン層をエッチングして、中間ゲート領域と前記ゲート絶縁層によって前記中間ゲート領域から分離された2つの外側ゲート領域とを有するゲート構造体を形成するステップと、
前記ゲート構造体の上部から前記ゲート絶縁層を除去するように、前記ゲート構造体の前記上部を平坦化するステップと、
前記ゲート構造体上に、前記ゲート構造体の各領域と前記ゲート絶縁層の残留端部とに結合される端子を形成するステップとを備えるNROMフラッシュメモリセルの製造方法。
【請求項18】
請求項17記載のNROMフラッシュメモリセルの製造方法において、前記ゲート絶縁層を堆積する前に、前記酸化物層をエッチングして、前記中間ゲート領域の両側の前記チャネル領域シリコンを略露出させるステップをさらに備えることを特徴とするNROMフラッシュメモリの製造方法。
【請求項19】
請求項17記載のNROMフラッシュメモリセルの製造方法において、平坦化する前記ステップは、化学機械研磨を用いることを特徴とするNROMフラッシュメモリセルの製造方法。
【請求項20】
行及び列に配置される複数のNROMフラッシュメモリセルと、
複数のワード線と、
複数のビット線と
を備えるNROMフラッシュメモリアレイであって、
前記複数のセルの各々は、
第1及び第2ソース/ドレイン領域を有する基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分及び分離した第2部分を有するゲート絶縁層と、
中間部分と第1及び第2外側部分とを含む複数の部分を有するゲート構造体とを備え、
前記中間部分は、前記酸化物層に結合され、
前記第1及び前記第2外側部分は、前記ゲート絶縁層が前記中間部分を前記第1及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合され、
前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
前記複数のビット線は、前記セルの前記列に接続することを特徴とするNROMフラッシュメモリアレイ。
【請求項21】
請求項20記載のNROMフラッシュメモリアレイにおいて、前記複数のNROMフラッシュメモリセルは、NANDフラッシュメモリ構成で配置されていることを特徴とするNROMフラッシュメモリアレイ。
【請求項22】
請求項20記載のNROMフラッシュメモリアレイにおいて、前記複数のNROMフラッシュメモリセルは、NORフラッシュメモリ構成で配置されていることを特徴とするNROMフラッシュメモリアレイ。
【請求項23】
電子システムであって、
前記システム用の制御信号を生成するプロセッサと、
前記プロセッサに接続され、前記制御信号に応答して動作するNROMフラッシュメモリアレイと、
複数のワード線と、
複数のビット線とを備え、
前記アレイは、
行及び列に配置された複数のNROMフラッシュメモリセルを備え、
前記複数のNROMフラッシュメモリセルの各々は、
第1及び第2ソース/ドレイン領域を備える基板と、
前記基板上に設けられた酸化物層と、
前記酸化物層の一部分に結合され、第1部分と分離した第2部分とを備えるゲート絶縁層と、
中間部分と第1及び第2外側部分とを含む複数の部分を備えるゲート構造体とを有し、
前記中間部分は、前記酸化物層に結合され、
前記第1及び前記第2外側部分のそれぞれは、前記ゲート絶縁層が、前記中間部分を前記第1及び前記第2外側部分から分離するように、前記ゲート絶縁層に結合され、
前記複数のワード線のそれぞれは、前記セルの前記行の前記ゲート構造体に接続し、
前記複数のビット線は、前記セルの前記列に接続することを特徴とする電子システム。
【請求項24】
基板と、2つの構造分離された電荷捕獲領域と、2つのソース/ドレイン領域とを有するNROMフラッシュメモリセルへの書き込み方法であって、
書き込みが行われる前記電荷捕獲領域に応じて前記2つのソース/ドレイン領域にバイアスをかけるステップと、
前記メモリセルのゲートにゲート電圧を印加するステップと、
前記メモリセルの前記基板へ負の電圧を印加することによって、前記ソース/ドレイン領域に対するバイアスと、前記メモリセルに対する前記ゲート電圧及び前記負の基板電圧の印加とが、前記ゲート絶縁層への増大された基板ホットエレクトロン注入を生じさせて、前記ゲート絶縁層の前記構造分離された電荷捕獲領域の第1部分に電荷を書き込むステップと、
を備えることを特徴とする書き込み方法。
【請求項25】
請求項24記載の書き込み方法であって、前記構造分離された電荷捕獲領域の前記第1部分は、前記第1部分の最近傍の前記ソース/ドレイン領域が、残余の前記ソース/ドレインよりも大きい電圧でバイアスされた際に、書き込みが行われることを特徴とする書き込み方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2007−534157(P2007−534157A)
【公表日】平成19年11月22日(2007.11.22)
【国際特許分類】
【出願番号】特願2006−538468(P2006−538468)
【出願日】平成16年11月3日(2004.11.3)
【国際出願番号】PCT/US2004/036674
【国際公開番号】WO2005/048268
【国際公開日】平成17年5月26日(2005.5.26)
【出願人】(506152852)マイクロン テクノロジー、インコーポレイテッド (15)
【Fターム(参考)】
【公表日】平成19年11月22日(2007.11.22)
【国際特許分類】
【出願日】平成16年11月3日(2004.11.3)
【国際出願番号】PCT/US2004/036674
【国際公開番号】WO2005/048268
【国際公開日】平成17年5月26日(2005.5.26)
【出願人】(506152852)マイクロン テクノロジー、インコーポレイテッド (15)
【Fターム(参考)】
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