半導体記憶装置
【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたＤＲＡＭを提供する。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に関し、さらに詳しくは、多数のグローバル入出力線対を有する半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置においては、多バンク化、転送レートの高速化、大容量化に伴い、多ビットのデータを同時に入出力することが要求されているが、従来のメモリセルアレイ構成ではこの要求に応えるのは困難である。
【０００３】第１の原因として、多バンク化が挙げられる。一般に、ＳＤＲＡＭでは４バンク、ＲＤＲＡＭでは１６バンク、ＳＬＤＲＡＭでは８バンクというように、ローアクセスの欠点を隠すためにバンク構成が採用されている。このようなＤＲＡＭは、ワンチップ内に独立した複数のメモリが存在するかのように動作する。バンク数は増大する傾向にあるが、１つのバンクに割当てられる物理的なメモリセルの数は少なくなるため、広いビット幅を確保することは困難になっている。
【０００４】第２の原因として、高速転送レート実現のために、プリフェッチするデータ数の増加が挙げられる。上記３種のＤＲＡＭでは、データの転送速度を高めるため、クロックの立上がりおよび立下がりの両エッジを用いてデータを入出力するダブルデータレート（ＤＤＲ）と呼ばれる手法が既に採用されている。読出／書込速度の画期的な向上が図れない今日、むしろ、低電圧化、微細化、大容量化に伴うアレイマットサイズの増大によるアレイ動作速度の遅延のため、データを一度にアレイからラッチ回路やレジスタなどにフェッチし、その後、データを少しずつ出力するというプリフェッチ方式が主流になっている。プリフェッチするデータ量を確保するためには、アレイマットからのビット幅を確保しなければならない。
【０００５】第３の原因として、チップサイズの制約が挙げられる。プロセス技術の進歩によりデザインルールは微細化しているが、ＤＲＡＭの大容量化に伴いチップサイズは増大する傾向にある。そこで、少しでもチップサイズを小さくするために、ビット線やワード線の分割単位を大きくし、メモリセルアレイ以外の回路を少なくすることが試みられている。しかしながら、それは、サブブロックのサイズを大きくし、グローバル入出力線対の走る領域を少なくすることになる。メモリマットのサイズは大きくなり、一度に活性化されるセンスアンプの数が増えても、データをメモリセルアレイから出力するためのグローバル入出力線対の数が制限されているため、ビット数を大きくすることはできない。
【０００６】ここで、ビット幅を確保する安易な策として、データをアレイマットから出力するローカル入出力線対用の領域であるセンスアンプ領域や、グローバル入出力線対用の領域であるサブワードドライバ領域またはワード線シャント領域などのレイアウト面積を増やし、これにより多数配線を可能にすることが考えられる。しかしながら、この策はチップサイズを増大させることになる。
【０００７】上記のような問題を解決するために、ローカル入出力線対を複数に分割し、その分割されたローカル入出力線対に１対１に対応してグローバル入出力線対を配置した半導体記憶装置が提案されている（特開平１０−４０６８２号公報参照）。
【０００８】上記公報の図２には、ワード線シャント領域ではなくメモリセルアレイ上を走る多数のグローバル入出力線対が示されている。各グローバル入出力線対には複数のローカル入出力線対が接続されている。各ローカル入出力線対には１つのビット線対しか接続されていない。そのため、ローカル入出力線対はスイッチング素子を介さずに直接グローバル入出力線対に接続されている。
【０００９】また、上記公報の図５にも、ワード線シャント領域ではなくメモリセルアレイ上を走る多数のグローバル入出力線対が示されている。また、これらのグローバル入出力線対と交差し、かつグローバル入出力線対と１対１に対応してローカル入出力線対が配置されている。
【００１０】
【発明が解決しようとする課題】上記図２に示された半導体記憶装置では、１つのローカル入出力線対に１つのビット線対しか接続されておらず、各列に配置された複数のビット線対に対してグローバル入出力線対が１つずつ配置されているため、グローバル入出力線対の数は多くなりすぎる。また、この装置では、グローバル入出力線対をコラム選択線と１対１で設けなければならないため、これら線間の寄生容量が大きくなりすぎ、動作速度の遅延や消費電力の増大を招くという問題が生じる。
【００１１】また、上記図５に示された半導体記憶装置では、グローバル入出力線対の数はローカル入出力線対の数に常に等しいため、ローカル入出力線対の数を増やすと、グローバル入出力線対の数も増やさなければならず、その結果、グローバル入出力線対に接続されるプリアンプの数も増やさなければならない。そのため、この装置ではローカル入出力線対の増設に伴いレイアウト面積が著しく増大するという問題が生じる。
【００１２】この発明の目的は、多ビットのデータを入出力可能な半導体記憶装置を提供することである。
【００１３】この発明のもう１つの目的は、動作速度の遅延や消費電力の増大を抑えながら多数のグローバル入出力線対をメモリセルアレイ上に配置した半導体記憶装置を提供することである。
【００１４】この発明のさらにもう１つの目的は、メモリアレイ面積の増大を抑えながら多数のグローバル入出力線対をメモリセルアレイ上に配置した半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】この発明による半導体記憶装置は、メモリセルアレイを備える。メモリセルアレイは、行に配置された複数のセンスアンプ領域および列に配置された複数の所定領域により複数のサブアレイに分割される。複数のサブアレイは行および列に配置される。サブアレイの各々の複数のセグメントに分割される。複数のセグメントは列に配置される。サブアレイの各々は、複数のワード線を備える。複数のワード線は、複数のセグメントを横断するように行に配置される。セグメントの各々は、複数のビット線対と、複数のセンスアンプと、複数のローカル入出力線対と、複数のコラム選択ゲートとを備える。複数のビット線対は、列に配置される。複数のセンスアンプは、センスアンプ領域上に形成され、ビット線対対応して設けられる。センスアンプの各々は、対応するビット線対に接続される。複数のローカル入出力線対は、ワード線に並行して配置される。コラム選択ゲートの各々は、ビット線対の１つに対応して設けられ、かつ対応するビット線対とローカル入出力線対の１つとの間に接続される。上記半導体記憶装置はさらに、複数のコラム選択線と、複数のグローバル入出力線対と、複数のスイッチング素子とを備える。複数のコラム選択線は、列に配置されたサブアレイを縦断するようにビット線対と並行して配置される。コラム選択線の各々は、コラム選択ゲートの少なくとも２つに対応して設けられ、かつ対応する少なくとも２つのコラム選択ゲートに接続される。複数のグローバル入出力線対は、複数の所定領域の間に形成され、列に配置されたサブアレイを縦断するようにビット線対と並行して配置され、かつ複数のローカル入出力線対と交差する。複数のスイッチング素子は、センスアンプ領域上に形成され、複数のローカル入出力線対と複数のグローバル入出力線対との間にそれぞれ接続される。
【００１６】上記半導体記憶装置においては、複数のグローバル入出力線対が所定領域の間に形成されているため、グローバル入出力線対の数を増やすことにより、多ビットのデータを同時に入出力することが可能になる。しかも、コラム選択線の各々は少なくとも２つのコラム選択ゲートに対応して設けられ、複数のビット線対が１つのローカル入出力線対に共通に接続されているため、グローバル入出力線対の数がコラム選択線の数に比べて多過ぎず、それら線間の寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。また、グローバル入出力線対の数はローカル入出力線対の数よりも少ないため、グローバル入出力線対の数を増やすことなく、ローカル入出力線対の数のみを増やすことができる。その結果、グローバル入出力線対に接続されるプリアンプの数を増やす必要はなく、たとえローカル入出力線対を増設してもレイアウト面積の増大を抑えることができる。
【００１７】好ましくは、上記半導体記憶装置はさらに、複数のセンスアンプに接続された第１のセンスアンプ駆動線を備える。上記スイッチング素子の各々は、第１のセンスアンプ駆動線に接続されたゲートを有するトランジスタを含む。
【００１８】したがって、スイッチング素子を制御するための信号線を新たに設ける必要がなく、レイアウト面積の増大を抑えることができる。
【００１９】好ましくは、上記スイッチング素子の各々は、互いに並列に接続されたＮおよびＰチャネルＭＯＳトランジスタを含む。
【００２０】したがって、スイッチング素子による電圧降下を小さくすることができ、グローバル入出力線対とローカル入出力線対との間で安定してデータを転送することができる。
【００２１】好ましくは、上記半導体記憶装置はさらに、複数のセンスアンプに接続された第２のセンスアンプ駆動線を備える。センスアンプの各々は、相互接続された２つのＮチャネルＭＯＳトランジスタと、相互接続された２つのＰチャネルＭＯＳトランジスタとを含む。上記第１のセンスアンプ駆動線はセンスアンプの２つのＮチャネルＭＯＳトランジスタのソースに接続される。第２のセンスアンプ駆動線はセンスアンプの２つのＰチャネルＭＯＳトランジスタのソースに接続される。スイッチング素子のＮチャネルＭＯＳトランジスタのゲートは第１のセンスアンプ駆動線に接続され、スイッチング素子のＰチャネルＭＯＳトランジスタのゲートは第２のセンスアンプ駆動線に接続される。
【００２２】したがって、スイッチング素子を制御するための信号線を新たに設ける必要がなく、レイアウト面積の増大を抑えることができる。
【００２３】好ましくは、上記トランジスタのゲートはビット線対の少なくとも２つと交差するように配置される。
【００２４】したがって、トランジスタのゲートは長く、チャネル幅が広くなる。そのため、トランジスタによる電圧降下を小さくすることができ、グローバル入出力線対とローカル入出力線対との間で安定してデータを転送することができる。
【００２５】好ましくは、グローバル入出力線対の一方および他方グローバル入出力線はコラム選択線と交互に配置される。
【００２６】したがって、グローバル入出力線とコラム選択線との間の寄生容量の増大を抑えることができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００２７】好ましくは、上記コラム選択線の少なくとも２つは互いに隣接して配置される。グローバル入出力線対は互いに隣接して配置されたコラム選択線の両側に配置される。
【００２８】このようにグローバル入出力線対は互いに離れて配置されているため、グローバル入出力線とコラム選択線との間の寄生容量の増大を抑えることができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００２９】好ましくは、上記半導体記憶装置はさらに、ロウデコーダと、複数のメインワード線と、複数のサブデコーダとを備える。複数のメインワード線は、複数のサブアレイを横断するように行に配置され、ロウデコーダに接続される。複数のサブデコーダは、所定領域上に形成され、サブアレイ中の複数のワード線にそれぞれ接続される。
【００３０】好ましくは、上記複数のワード線は行に配置された複数のサブアレイを横断するように配置される。上記半導体記憶装置はさらに、ロウデコーダと、複数のシャント線とを備える。ロウデコーダは、複数のワード線に接続される。複数のシャント線は、複数のワード線に対応して形成される。シャント線の各々は、対応するワード線に所定領域上に形成された複数のスルーホールを通して接続される。
【００３１】
【発明の実施の形態】以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００３２】［実施の形態１］図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すレイアウト図である。図１を参照して、このＤＲＡＭ１０は、１６個のメモリマット（メモリセルアレイ）１２と、メモリマット１２の読出／書込を制御する周辺回路１４とを備える。周辺回路１４はチップの中央を横断して配置され、周辺回路１４の両側に８個ずつメモリマット１２が配置されている。各メモリマット１２は１６Ｍビットの記憶容量を有するので、ＤＲＡＭ１０全体は２５６Ｍビットの記憶容量を有する。
【００３３】図２は、図１に示したメモリマット１２のうち１つの詳細な構成を示すレイアウト図である。図２を参照して、メモリマット１２に隣接してロウデコーダ１６およびコラムデコーダ１８が配置されている。メモリマット１２は、１２８（＝１６×８）個のサブアレイ２０を有する。すなわち、メモリマット１２は複数のセンスアンプ領域２２および複数のサブワードドライバ領域２４により１２８個のサブアレイ２０に分割されている。センスアンプ領域２２は行に配置され、サブワードドライバ領域２４は列に配置されている。したがって、サブアレイ２０は１６行および８列のマトリックスに配置されている。ここで、各サブアレイ２０は１２８Ｋビットの記憶容量を有する。
【００３４】このＤＲＡＭ１０は分割ワード線構成を有し、サブアレイ２０を横断するように複数のメインワード線ＭＷＬが行に配置され、ロウデコーダ１６に接続されている。ロウデコーダ１６は、ロウアドレス信号に応答してこれらメインワード線ＭＷＬを選択して活性化する。また、サブアレイ２０を縦断するように複数のコラム選択線ＣＳＬが列に配置され、コラムデコーダ１８に接続されている。コラムデコーダ１８は、これらコラム選択線ＣＳＬを選択して活性化する。
【００３５】図３は、図２に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。ここでは、ローカル入出力線対ＬＩＯおよびグローバル入出力線対ＧＩＯの各々は簡単に１本の線で示されている。
【００３６】図３を参照して、各サブアレイ２０は８個のメモリサブブロック（セグメント）２６に分割されている。これら８個のメモリサブブロック２６は列に配置されている。また、これら８個のメモリサブブロック２６を横断するように５１２本のサブワード線ＳＷＬが行に配置されている。また、これらサブワード線ＳＷＬを選択して活性化する複数のサブワードドライバ２８がサブワードドライバ領域２４上に形成されている。これらサブワードドライバ２８はサブアレイ２０中の５１２本のサブワード線ＳＷＬにそれぞれ接続されるとともに、この行に配置された８個のサブアレイ２０を横断するメインワード線ＭＷＬに接続される。これらサブワードドライバ２８はさらに、サブワードドライバ領域２４上を走るサブデコード信号線ＳＤに共通に接続されている。なお、ここでは１つのサブアレイ２０において１本のメインワード線ＭＷＬに対応して１本のサブワード線ＳＷＬを設けているが、これに代えて１本のメインワード線ＭＷＬに対応して複数のサブワード線ＳＷＬを設けることもできる。
【００３７】また、各サブアレイ２０に対応して複数のローカル入出力線対ＬＩＯが設けられている。ローカル入出力線対ＬＩＯは各サブアレイ２０に対して連続しているのではなく、複数に分割されている。すなわち、各メモリサブブロック２６に対応して４つのローカル入出力線対ＬＩＯがその両側に２つずつ配置されている。また、ローカル入出力線対ＬＩＯはセンスアンプ領域２２上に形成されている。各センスアンプ領域２２上に形成されたローカル入出力線対ＬＩＯは、その両側の２つのサブアレイ２０によって共用されている。
【００３８】また、列に配置された１６個のサブアレイ２０を縦断するように３２（＝４×１６）のグローバル入出力線対ＧＩＯが配置されている。すなわち、１つのサブアレイ２０においては、各メモリサブブロック２６に対応して４つのグローバル入出力線対ＧＩＯが配置されている。これらグローバル入出力線対ＧＩＯはサブワードドライバ領域２４の間のメモリセルアレイ上を走っている。これらグローバル入出力線対ＧＩＯはローカル入出力線対ＬＩＯと交差し、その交点でスイッチング素子３０を介してローカル入出力線対ＬＩＯにそれぞれ接続されている。スイッチング素子３０はセンスアンプ領域２２上に形成されている。
【００３９】図４は、図３に示したメモリサブブロックの詳細な構成を示す配線図である。ここでは、ローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４およびビット線対ＢＬ，／ＢＬは簡単に１本の線で示されている。
【００４０】図４を参照して、複数のサブワード線ＳＷＬと交差するように複数のビット線対ＢＬ，／ＢＬが列に配置されている。サブワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬの交点にはメモリセル３２が設けられ、それぞれサブワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬに接続されている。したがって、メモリセル３２は、行および列のマトリックスに配置されている。また、これらビット線対ＢＬ，／ＢＬに対応して複数のセンスアンプ３４が設けられている。各センスアンプ３４は、その両側の２つのビット線対ＢＬ，／ＢＬによって共用されている。すなわち、各センスアンプ３４は、シェアードゲート３６を介してその一方側のビット線対ＢＬ，／ＢＬに接続されるとともに、シェアードゲート３８を介してその他方側のビット線対ＢＬ，／ＢＬに接続されている。図４に示したサブアレイが選択される場合、信号ＢＬＩ２に応答してシェアードゲート３６および３８がオンになり、信号ＢＬＩ１およびＢＬＩ３に応答してシェアードゲート３６および３８がオフになる。各センスアンプ３４は、シェアードゲート３６または３８により接続されたビット線ＢＬおよび／ＢＬの間に生じた電位差を増幅する。
【００４１】また、ビット線対ＢＬ，／ＢＬとローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４との交点にはそれぞれ複数のコラム選択ゲート４０が設けられる。各コラム選択ゲート４０は、対応するビット線対ＢＬ，／ＢＬとローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４のうち対応する１つとの間に接続されている。ビット線対ＢＬ，／ＢＬと並行して配置されたコラム選択線ＣＳＬ１〜ＣＳＬ５の各々は４つのコラム選択ゲート４０に対応している。これら４つのコラム選択ゲート４０は、コラム選択線ＣＳＬ１〜ＣＳＬ５のうち対応する１つに共通に接続されている。したがって、図２に示したコラムデコーダ１８から１つのコラム選択線にコラム選択信号が供給されると、４つのコラム選択ゲート４０が同時にオンなる。
【００４２】図５は、図４に示した構成の一部をより詳細に示す配線図である。ここでは、メモリサブブロックの一方側に配置された８つのセンスアンプ３４およびこれに関連する素子のみが示されている。なお、図４に示したシェアードゲート３６，３８は省略されている。
【００４３】図５を参照して、各コラム選択ゲート４０は２つのＮチャネルＭＯＳトランジスタ４０１〜４１６からなる。トランジスタ４０１は、ビット線ＢＬ１とローカル入出力線ＬＩＯ１との間に接続される。トランジスタ４０２は、ビット線／ＢＬ１とローカル入出力線／ＬＩＯ１との間に接続される。互いに隣接する２つのコラム選択ゲート４０中の４つのトランジスタ４０１〜４０４のゲートは、対応する１つのコラム選択線ＣＳＬ１に共通に接続される。その他のコラム選択線４０もこれと同様に構成される。
【００４４】また、図４および図５に示すように、グローバル入出力線／ＧＩＯ１，ＧＩＯ１，ＧＩＯ２，／ＧＩＯ２，…，／ＧＩＯ４は、コラム選択線ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，ＣＳＬ４，ＣＳＬ５，…と交互に配置されている。図５に示すように、グローバル入出力線／ＧＩＯ１，ＧＩＯ１，／ＧＩＯ２，ＧＩＯ２とローカル入出力線／ＬＩＯ１，ＬＩＯ１，／ＬＩＯ２，ＬＩＯ２との交点にはトランジスタ３０１〜３０４が設けられている。２つのトランジスタ３０１，３０２または３０３，３０４が図３に示したつのスイッチング素子３０を形成している。トランジスタ３０２または３０３は、グローバル入出力線ＧＩＯ１またはＧＩＯ２とローカル入出力線ＬＩＯ１またはＬＩＯ２との間に接続されている。トランジスタ３０１または３０４は、グローバル入出力線／ＧＩＯ１または／ＧＩＯ２とローカル入出力線／ＬＩＯ１または／ＬＩＯ２との間に接続されている。
【００４５】また、複数のセンスアンプ３４は、センスアンプ駆動線Ｓ２ＮおよびＳ２Ｐに共通に接続されている。複数のトランジスタ３０１〜３０４はセンスアンプ駆動線Ｓ２Ｎに共通に接続され、センスアンプ駆動線Ｓ２Ｎの電圧が電源電圧レベルに引上げられるとオンになる。
【００４６】トランジスタ３０１〜３０４の各々は、たとえば図６に示すように１つのＮチャネルＭＯＳトランジスタ３０１からなる。このトランジスタ３０１はローカル入出力線ＬＩＯとグローバル入出力線ＧＩＯとの間に接続され、センスアンプ駆動線Ｓ２Ｎに接続されたゲートを有する。
【００４７】図７は、図４に示した構成の一部をより詳細に示す回路図である。図７を参照して、図４および図５R>５に示した各センスアンプ３４はＮチャネルセンスアンプ３４ａおよびＰチャネルセンスアンプ３４ｂに分割される。Ｎチャネルセンスアンプ３４ａは相互接続された２つのＮチャネルＭＯＳトランジスタ３４１および３４２を含む。センスアンプ駆動線Ｓ２Ｎは、互いに接続されたトランジスタ３４１および３４２のソースに接続されている。Ｐチャネルセンスアンプ３４ｂは、相互接続された２つのＰチャネルＭＯＳトランジスタ３４３および３４４を含む。センスアンプ駆動線Ｓ２Ｐは、互いに接続されたトランジスタ３４３および３４４のソースに接続される。
【００４８】シェアードゲート３６は、信号ＢＬＩ１に応答してオンになるＮチャネルＭＯＳトランジスタ３６１および３６２を含む。シェアードゲート３８は、信号ＢＬＩ２に応答してオンになるＮチャネルＭＯＳトランジスタ３８１および３８２を含む。ビット線対ＢＬ，／ＢＬには、イコライズ信号ＥＱに応答してビット線対ＢＬ，／ＢＬを所定電圧ＶＣＣ／２にプリチャージしかつイコライズするプリチャージ／イコライズ回路４２が接続されている。
【００４９】上記のようなＤＲＡＭにおいては、コラムデコーダ１８は各メモリサブブロック２６ごとにいずれか１つのコラム選択線ＣＳＬを活性化する。したがって、コラムデコーダ１８は、１つのサブアレイ２０において８つのコラム選択線ＣＳＬを同時に選択する。たとえば図４に示したメモリサブブロックにおいて、コラム選択線ＣＳＬ１が活性化されると、対応する４つのコラム選択ゲート４０がオンになり、４つのビット線対ＢＬ，／ＢＬからローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４にデータがそれぞれ読出される。これらのデータはスイッチング素子３０（図３）を介してグローバル入出力線対ＧＩＯ１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４に転送される。このように１つのメモリサブブロック２６から４ビットのデータが出力されるので、サブアレイ２０全体からは３２（＝４×８）ビットのデータが出力される。
【００５０】図８は、図５に示したコラム選択ゲート４０を形成するトランジスタ４０１〜４１６、およびスイッチング素子３０を形成するトランジスタ３０１〜３０４の構造を示す平面図である。
【００５１】図８を参照して、半導体基板の主表面にはトランジスタ３０１〜３０４，４０１〜４１６の活性領域４４が形成されている。活性領域４４上にはトランジスタ３０１〜３０４のゲート電極４６、およびトランジスタ４０１〜４１６のゲート電極４８が形成されている。ゲート電極４６，４８上にはビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８が形成されている。ビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８はコンタクトホール５０を通してトランジスタ４０１〜４１６の活性領域４４に接続されている。ビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８上には第１のアルミニウム層でローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２が形成されている。また、この第１のアルミニウム層でトランジスタ３０１〜３０４のソース領域およびドレイン領域をそれぞれ短絡するソース線５２およびドレイン線５４が形成されている。ローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２はコンタクトホール５６を介してトランジスタ４０１〜４１６の活性領域４４に接続されている。ソース線５２およびドレイン線５４はコンタクトホール５８を通してトランジスタ３０１〜３０４の活性領域４４に接続されている。ローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２上には第２のアルミニウム層でコラム選択線ＣＳＬ１〜ＣＳＬ４およびグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２が形成されている。コラム選択線ＣＳＬ１〜ＣＳＬ４はスルーホール６０を通してトランジスタ４０１〜４１６のゲート電極４８にそれぞれ接続されている。グローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２はスルーホール６２を通してソース線５２に接続されている。
【００５２】ここで、トランジスタ３０１の活性領域４４は２つに分割されている。一方の活性領域４４は２つのビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２にわたって形成され、もう一方の活性領域４４は２つのビット線対ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４にわたって形成されている。ただし、トランジスタ３０１のゲート電極４６は４つのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４にわたって形成されている。他のトランジスタ３０２〜３０４も同様に構成されている。このようにトランジスタ３０１〜３０４のゲート電極４６は４つのビット線対にわたって形成されているため、チャネル幅が広く、その結果、これらトランジスタ３０１〜３０４による電圧降下は小さい。
【００５３】なお、ここでは各トランジスタ３０１〜３０４の活性領域を２つに分離しているが、連続的に形成することもできる。また、トランジスタ３０１〜３０４のゲート電極４６の長さは通常より長ければよく、たとえばゲート電極４６を３つまたは２つのビット線対と交差するように配置することもできる。
【００５４】以上のようにこの実施の形態１によれば、各サブアレイ２０内でローカル入出力線対ＬＩＯを各メモリサブブロック２６ごとに分割し、サブワードドライバ領域２４とサブワードドライバ領域２４との間のメモリセルアレイ上に多数のグローバル入出力線対ＧＩＯを走らせているため、多ビットのデータを同時に入出力することが可能となる。
【００５５】また、１つのコラム選択線の活性化により同時に４つのビット線対を選択し、これらビット線対を４つのローカル入出力線対に接続するようにしているため、コラム選択線に並行して走るグローバル入出力線対の数の増大を抑えることができる。ここでは、コラム選択線をグローバル入出力線と交互に配置することができ、それらの間に生じる寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００５６】また、上述した特開平１０−４０６８２号公報の図５に示されるようにグローバル入出力線対の数がローカル入出力線対の数に等しいわけではなく、ローカル入出力線対の数を増やしてもグローバル入出力線対の数を増やす必要はない。そのため、グローバル入出力線対に接続されるメインアンプの数が増えることはなく、レイアウト面積の増大を抑えることもできる。
【００５７】また、トランジスタ３０１〜３０４のゲートがセンスアンプ駆動線Ｓ２Ｎに共通に接続されているため、トランジスタ３０１〜３０４を制御するための信号線を新たに設ける必要はなく、レイアウト面積の増大を抑えることができる。
【００５８】また、スイッチング素子３０を形成するトランジスタ３０１〜３０４のゲート電極４６が４つのビット線対にわたって延びているため、トランジスタ３０１〜３０４による電圧降下を抑えることができる。そのため、センスアンプ領域２２のような狭い領域にスイッチング素子３０を形成してもグローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯとの間でデータを正確に転送することができる。
【００５９】［実施の形態２］上記実施の形態１ではスイッチング素子３０としてＮチャネルＭＯＳトランジスタ３０１を用いているが、これに代えて図９に示すように互いに並列に接続されたＮチャネルＭＯＳトランジスタ３０１およびＰチャネルＭＯＳトランジスタ３０２を用いることもできる。トランジスタ３０１および３０２はローカル入出力線ＬＩＯおよびグローバル入出力線ＧＩＯの間に接続される。トランジスタ３０１はセンスアンプ駆動線Ｓ２Ｎに接続されたゲートを有し、トランジスタ３０２はセンスアンプ駆動線Ｓ２Ｐに接続されたゲートを有する。
【００６０】センスアンプ駆動線Ｓ２Ｎの電圧が電源電圧レベルに引上げられ、かつセンスアンプ駆動線Ｓ２Ｐの電圧がスイッチ電圧レベルに引下げられると、これらトランジスタ３０１および３０２はオンになる。これにより、ローカル入出力線ＬＩＯとグローバル入出力線ＧＩＯとの間で相互にデータが転送される。
【００６１】以上のようにこの実施の形態２によれば、スイッチング素子３０をＣＭＯＳトランジスタにより形成したため、トランジスタ３０１および３０２による電圧降下を抑えることができ、ローカル入出力線ＬＩＯおよびグローバル入出力線ＧＩＯの間でデータを正確かつ安定して転送することができる。
【００６２】なお、上記実施の形態１および２ではセンスアンプ駆動線Ｓ２Ｎ，Ｓ２Ｐを用いているが、これに代えてこのサブアレイ２０を選択する信号を用いることもできる。
【００６３】［実施の形態３］上記実施の形態１ではグローバル入出力線をコラム選択線と交互に配置しているが、この配置に限定されることなく、たとえば図１０に示すように、コラム選択線ＣＳＬ４およびＣＳＬ５の間にグローバル入出力線対ＧＩＯ１，／ＧＩＯ１を配置し、かつコラム選択線ＣＳＬ５およびＣＳＬ６の間にもう１つのグローバル入出力線対ＧＩＯ２，／ＧＩＯ２を配置することもできる。
【００６４】なお、図１０ではグローバル入出力線対ＧＩＯ１，／ＧＩＯ１，ＧＩＯ２，／ＧＩＯ２、およびローカル入出力線対ＬＩＯ１，／ＬＩＯ１，ＬＩＯ２，／ＬＩＯ２を簡単に１本の線で示している。また、各コラム選択ゲート４０を１つのトランジスタで代表的に示している。
【００６５】［実施の形態４］図１０に示した実施の形態３ではグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２を互いに接近させて配置しているが、これらはできる限り離して配置するのが望ましい。たとえば図１１に示すように、コラム選択線ＣＳＬ４〜ＣＳＬ６を互いに隣接して配置し、これら互いに隣接して配置したコラム選択線ＣＳＬ４〜ＣＳＬ６の両側にグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２を配置する。より具体的には、グローバル入出力線対ＧＩＯ１，／ＧＩＯ１はコラム選択線ＣＳＬ３およびＣＳＬ４の間に配置し、かつグローバル入出力線対ＧＩＯ２，／ＧＩＯ２をコラム選択線ＣＳＬ６およびＣＳＬ７の間に配置する。
【００６６】以上のようにこの実施の形態４によれば、グローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２は互いに離れて配置されているため、これら線間に生じる寄生容量を低減することができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００６７】［実施の形態５］図１２は、この発明の実施の形態５によるＤＲＡＭの全体構成を示すレイアウト図である。図１２を参照して、このＤＲＡＭ７０は、図１R>１に示した実施の形態１と異なり、４つのメモリマット１２を備える。メモリマット１２は１６Ｍビットの記憶領域を有し、周辺回路１４の両側に２つずつ配置されている。
【００６８】図１３は、図１２に示したメモリマット１２のうち１つの構成を示すレイアウト図である。図１３を参照して、このメモリマット１２は、図２に示した実施の形態１と異なり、５１２（＝３２×１６）個のサブアレイ２０を有する。このＤＲＡＭ７０は上記と異なり分割ワード線構成を有していないので、上記サブワードドライバ領域２４に代えてワード線シャント領域７２が配置されている。すなわち、メモリマット１２はセンスアンプ領域２２およびワード線シャント領域７２により５１２個のサブアレイ２０に分割されている。ワード線ＷＬは、行に配置された１６個のサブアレイ２０を横断するように配置されている。
【００６９】図１４は、図１３に示したサブアレイ２０のうち２つの詳細な構成を示すレイアウト図である。図３R>３に示した実施の形態１のようにワード線はサブアレイごとに分割されているのではなく、図１４に示すようにワード線ＷＬは行に配置されたすべてのサブアレイ２０を貫通している。メモリセル（図示せず）はこれらのワード線ＷＬとビット線対（図示せず）との交点に設けられている。サブアレイ２０は、図１４に示した実施の形態１と異なり１６個のメモリサブブロック２６に分割されている。
【００７０】図１５は、図１３および図１４に示した１本のワード線に沿った断面図である。図１５を参照して、ワード線ＷＬは半導体基板７４上に酸化膜７６を介在して形成されている。ワード線ＷＬ上には層間絶縁膜７７を介在して第１のアルミニウム層でシャント線７８が形成されている。シャント線７８は、ワード線シャント領域７２上の層間絶縁膜７７に形成されたスルーホール８０を通してワード線ＷＬに接続されている。したがって、ワード線ＷＬの単位長さあたりの抵抗値を小さくすることができ、ワード線ＷＬがこのように長い場合でも、ロウデコーダ１６からの昇圧電圧をさほど降下させることなくその末端まで伝達することができる。
【００７１】上記実施の形態５から明らかなように、メモリマット１２がワード線シャント領域７２により分割されている場合は、これらワード線シャント領域７２間のメモリセルアレイ上を走るように多数のグローバル入出力線対ＧＩＯを配置することもできる。
【００７２】［その他の実施の形態］図８に示した実施の形態１では狭いセンスアンプ領域２２内に可能な限り大きいサイズのトランジスタ３０１〜３０４を形成するためにゲート電極４６を長く延ばしているが、これに代えて、たとえば「1995 VLSI Circuit Symp. Digest papers 13-4“A 286mm2 256Mb DRAM with X32 Both-Ends DQ ”Y. Watanabe et.al」の図４に示されるようにセンスアンプやコラム選択ゲートをイレギュラーに配置し、その途中にトランジスタ３０１〜３０４のようなスイッチング素子を挿入するように配置することもできる。
【００７３】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】以上のように、この発明によれば、複数のグローバル入出力線対が所定領域の間に形成されているため、グローバル入出力線対の数を増やすことにより、多ビットのデータを同時に入出力することが可能になる。しかも、コラム選択線の各々は少なくとも２つのコラム選択ゲートに対応して設けられ、複数のビット線対が１つのローカル入出力線対に共通に接続されているため、グローバル入出力線対の数がコラム選択線の数に比べて多過ぎず、それら線間の寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。また、グローバル入出力線対の数はローカル入出力線対の数よりも少ないため、グローバル入出力線対の数を増やすことなく、ローカル入出力線対の数のみを増やすことができる。その結果、グローバル入出力線対に接続されるプリアンプの数を増やす必要はなく、たとえローカル入出力線対を増設してもレイアウト面積の増大を抑えることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの全体構成を示すレイアウト図である。
【図２】 図１に示したメモリマットのうち１つの詳細な構成を示すレイアウト図である。
【図３】 図２に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。
【図４】 図３に示したメモリサブブロックのうち１つの詳細な構成を示す配線図である。
【図５】 図４に示した構成の一部をより詳細に示す配線図である。
【図６】 図５に示したスイッチング素子の詳細を示す回路図である。
【図７】 図４に示した構成の一部をより詳細に示す回路図である。
【図８】 図５に示したコラム選択ゲートおよびスイッチング素子の具体的な構造を示す平面図である。
【図９】 この発明の実施の形態２によるＤＲＡＭにおけるスイッチング素子の構成を示す回路図である。
【図１０】 この発明の実施の形態３によるＤＲＡＭにおけるメモリサブブロックの構成を示す配線図である。
【図１１】 この発明の実施の形態４によるＤＲＡＭにおけるメモリサブブロックの構成を示す配線図である。
【図１２】 この発明の実施の形態５によるＤＲＡＭの全体構成を示すレイアウト図である。
【図１３】 図１２に示したメモリマットのうち１つの詳細な構成を示すレイアウト図である。
【図１４】 図１３に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。
【図１５】 図１３および図１４に示した１本のワード線に沿った断面図である。
【符号の説明】
１０，７０ ＤＲＡＭ、１２ メモリマット（メモリセルアレイ）、１６ ロウデコーダ、１８ コラムデコーダ、２０ サブアレイ、２２ センスアンプ領域、２４ サブワードドライバ領域、２６ メモリサブブロック（セグメント）、２８ サブワードドライバ、３０ スイッチング素子、３２ メモリセル、３４ センスアンプ、４０ コラム選択ゲート、７２ ワード線シャント領域、ＭＷＬ メインワード線、ＣＳＬ コラム選択線、ＧＩＯ，／ＧＩＯ グローバル入出力線対、ＬＩＯ，／ＬＩＯ ローカル入出力線対、ＳＷＬ サブワード線、ＢＬ，／ＢＬ ビット線対、ＷＬ ワード線。
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に関し、さらに詳しくは、多数のグローバル入出力線対を有する半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置においては、多バンク化、転送レートの高速化、大容量化に伴い、多ビットのデータを同時に入出力することが要求されているが、従来のメモリセルアレイ構成ではこの要求に応えるのは困難である。
【０００３】第１の原因として、多バンク化が挙げられる。一般に、ＳＤＲＡＭでは４バンク、ＲＤＲＡＭでは１６バンク、ＳＬＤＲＡＭでは８バンクというように、ローアクセスの欠点を隠すためにバンク構成が採用されている。このようなＤＲＡＭは、ワンチップ内に独立した複数のメモリが存在するかのように動作する。バンク数は増大する傾向にあるが、１つのバンクに割当てられる物理的なメモリセルの数は少なくなるため、広いビット幅を確保することは困難になっている。
【０００４】第２の原因として、高速転送レート実現のために、プリフェッチするデータ数の増加が挙げられる。上記３種のＤＲＡＭでは、データの転送速度を高めるため、クロックの立上がりおよび立下がりの両エッジを用いてデータを入出力するダブルデータレート（ＤＤＲ）と呼ばれる手法が既に採用されている。読出／書込速度の画期的な向上が図れない今日、むしろ、低電圧化、微細化、大容量化に伴うアレイマットサイズの増大によるアレイ動作速度の遅延のため、データを一度にアレイからラッチ回路やレジスタなどにフェッチし、その後、データを少しずつ出力するというプリフェッチ方式が主流になっている。プリフェッチするデータ量を確保するためには、アレイマットからのビット幅を確保しなければならない。
【０００５】第３の原因として、チップサイズの制約が挙げられる。プロセス技術の進歩によりデザインルールは微細化しているが、ＤＲＡＭの大容量化に伴いチップサイズは増大する傾向にある。そこで、少しでもチップサイズを小さくするために、ビット線やワード線の分割単位を大きくし、メモリセルアレイ以外の回路を少なくすることが試みられている。しかしながら、それは、サブブロックのサイズを大きくし、グローバル入出力線対の走る領域を少なくすることになる。メモリマットのサイズは大きくなり、一度に活性化されるセンスアンプの数が増えても、データをメモリセルアレイから出力するためのグローバル入出力線対の数が制限されているため、ビット数を大きくすることはできない。
【０００６】ここで、ビット幅を確保する安易な策として、データをアレイマットから出力するローカル入出力線対用の領域であるセンスアンプ領域や、グローバル入出力線対用の領域であるサブワードドライバ領域またはワード線シャント領域などのレイアウト面積を増やし、これにより多数配線を可能にすることが考えられる。しかしながら、この策はチップサイズを増大させることになる。
【０００７】上記のような問題を解決するために、ローカル入出力線対を複数に分割し、その分割されたローカル入出力線対に１対１に対応してグローバル入出力線対を配置した半導体記憶装置が提案されている（特開平１０−４０６８２号公報参照）。
【０００８】上記公報の図２には、ワード線シャント領域ではなくメモリセルアレイ上を走る多数のグローバル入出力線対が示されている。各グローバル入出力線対には複数のローカル入出力線対が接続されている。各ローカル入出力線対には１つのビット線対しか接続されていない。そのため、ローカル入出力線対はスイッチング素子を介さずに直接グローバル入出力線対に接続されている。
【０００９】また、上記公報の図５にも、ワード線シャント領域ではなくメモリセルアレイ上を走る多数のグローバル入出力線対が示されている。また、これらのグローバル入出力線対と交差し、かつグローバル入出力線対と１対１に対応してローカル入出力線対が配置されている。
【００１０】
【発明が解決しようとする課題】上記図２に示された半導体記憶装置では、１つのローカル入出力線対に１つのビット線対しか接続されておらず、各列に配置された複数のビット線対に対してグローバル入出力線対が１つずつ配置されているため、グローバル入出力線対の数は多くなりすぎる。また、この装置では、グローバル入出力線対をコラム選択線と１対１で設けなければならないため、これら線間の寄生容量が大きくなりすぎ、動作速度の遅延や消費電力の増大を招くという問題が生じる。
【００１１】また、上記図５に示された半導体記憶装置では、グローバル入出力線対の数はローカル入出力線対の数に常に等しいため、ローカル入出力線対の数を増やすと、グローバル入出力線対の数も増やさなければならず、その結果、グローバル入出力線対に接続されるプリアンプの数も増やさなければならない。そのため、この装置ではローカル入出力線対の増設に伴いレイアウト面積が著しく増大するという問題が生じる。
【００１２】この発明の目的は、多ビットのデータを入出力可能な半導体記憶装置を提供することである。
【００１３】この発明のもう１つの目的は、動作速度の遅延や消費電力の増大を抑えながら多数のグローバル入出力線対をメモリセルアレイ上に配置した半導体記憶装置を提供することである。
【００１４】この発明のさらにもう１つの目的は、メモリアレイ面積の増大を抑えながら多数のグローバル入出力線対をメモリセルアレイ上に配置した半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】この発明による半導体記憶装置は、メモリセルアレイを備える。メモリセルアレイは、行に配置された複数のセンスアンプ領域および列に配置された複数の所定領域により複数のサブアレイに分割される。複数のサブアレイは行および列に配置される。サブアレイの各々の複数のセグメントに分割される。複数のセグメントは列に配置される。サブアレイの各々は、複数のワード線を備える。複数のワード線は、複数のセグメントを横断するように行に配置される。セグメントの各々は、複数のビット線対と、複数のセンスアンプと、複数のローカル入出力線対と、複数のコラム選択ゲートとを備える。複数のビット線対は、列に配置される。複数のセンスアンプは、センスアンプ領域上に形成され、ビット線対対応して設けられる。センスアンプの各々は、対応するビット線対に接続される。複数のローカル入出力線対は、ワード線に並行して配置される。コラム選択ゲートの各々は、ビット線対の１つに対応して設けられ、かつ対応するビット線対とローカル入出力線対の１つとの間に接続される。上記半導体記憶装置はさらに、複数のコラム選択線と、複数のグローバル入出力線対と、複数のスイッチング素子とを備える。複数のコラム選択線は、列に配置されたサブアレイを縦断するようにビット線対と並行して配置される。コラム選択線の各々は、コラム選択ゲートの少なくとも２つに対応して設けられ、かつ対応する少なくとも２つのコラム選択ゲートに接続される。複数のグローバル入出力線対は、複数の所定領域の間に形成され、列に配置されたサブアレイを縦断するようにビット線対と並行して配置され、かつ複数のローカル入出力線対と交差する。複数のスイッチング素子は、センスアンプ領域上に形成され、複数のローカル入出力線対と複数のグローバル入出力線対との間にそれぞれ接続される。
【００１６】上記半導体記憶装置においては、複数のグローバル入出力線対が所定領域の間に形成されているため、グローバル入出力線対の数を増やすことにより、多ビットのデータを同時に入出力することが可能になる。しかも、コラム選択線の各々は少なくとも２つのコラム選択ゲートに対応して設けられ、複数のビット線対が１つのローカル入出力線対に共通に接続されているため、グローバル入出力線対の数がコラム選択線の数に比べて多過ぎず、それら線間の寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。また、グローバル入出力線対の数はローカル入出力線対の数よりも少ないため、グローバル入出力線対の数を増やすことなく、ローカル入出力線対の数のみを増やすことができる。その結果、グローバル入出力線対に接続されるプリアンプの数を増やす必要はなく、たとえローカル入出力線対を増設してもレイアウト面積の増大を抑えることができる。
【００１７】好ましくは、上記半導体記憶装置はさらに、複数のセンスアンプに接続された第１のセンスアンプ駆動線を備える。上記スイッチング素子の各々は、第１のセンスアンプ駆動線に接続されたゲートを有するトランジスタを含む。
【００１８】したがって、スイッチング素子を制御するための信号線を新たに設ける必要がなく、レイアウト面積の増大を抑えることができる。
【００１９】好ましくは、上記スイッチング素子の各々は、互いに並列に接続されたＮおよびＰチャネルＭＯＳトランジスタを含む。
【００２０】したがって、スイッチング素子による電圧降下を小さくすることができ、グローバル入出力線対とローカル入出力線対との間で安定してデータを転送することができる。
【００２１】好ましくは、上記半導体記憶装置はさらに、複数のセンスアンプに接続された第２のセンスアンプ駆動線を備える。センスアンプの各々は、相互接続された２つのＮチャネルＭＯＳトランジスタと、相互接続された２つのＰチャネルＭＯＳトランジスタとを含む。上記第１のセンスアンプ駆動線はセンスアンプの２つのＮチャネルＭＯＳトランジスタのソースに接続される。第２のセンスアンプ駆動線はセンスアンプの２つのＰチャネルＭＯＳトランジスタのソースに接続される。スイッチング素子のＮチャネルＭＯＳトランジスタのゲートは第１のセンスアンプ駆動線に接続され、スイッチング素子のＰチャネルＭＯＳトランジスタのゲートは第２のセンスアンプ駆動線に接続される。
【００２２】したがって、スイッチング素子を制御するための信号線を新たに設ける必要がなく、レイアウト面積の増大を抑えることができる。
【００２３】好ましくは、上記トランジスタのゲートはビット線対の少なくとも２つと交差するように配置される。
【００２４】したがって、トランジスタのゲートは長く、チャネル幅が広くなる。そのため、トランジスタによる電圧降下を小さくすることができ、グローバル入出力線対とローカル入出力線対との間で安定してデータを転送することができる。
【００２５】好ましくは、グローバル入出力線対の一方および他方グローバル入出力線はコラム選択線と交互に配置される。
【００２６】したがって、グローバル入出力線とコラム選択線との間の寄生容量の増大を抑えることができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００２７】好ましくは、上記コラム選択線の少なくとも２つは互いに隣接して配置される。グローバル入出力線対は互いに隣接して配置されたコラム選択線の両側に配置される。
【００２８】このようにグローバル入出力線対は互いに離れて配置されているため、グローバル入出力線とコラム選択線との間の寄生容量の増大を抑えることができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００２９】好ましくは、上記半導体記憶装置はさらに、ロウデコーダと、複数のメインワード線と、複数のサブデコーダとを備える。複数のメインワード線は、複数のサブアレイを横断するように行に配置され、ロウデコーダに接続される。複数のサブデコーダは、所定領域上に形成され、サブアレイ中の複数のワード線にそれぞれ接続される。
【００３０】好ましくは、上記複数のワード線は行に配置された複数のサブアレイを横断するように配置される。上記半導体記憶装置はさらに、ロウデコーダと、複数のシャント線とを備える。ロウデコーダは、複数のワード線に接続される。複数のシャント線は、複数のワード線に対応して形成される。シャント線の各々は、対応するワード線に所定領域上に形成された複数のスルーホールを通して接続される。
【００３１】
【発明の実施の形態】以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００３２】［実施の形態１］図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すレイアウト図である。図１を参照して、このＤＲＡＭ１０は、１６個のメモリマット（メモリセルアレイ）１２と、メモリマット１２の読出／書込を制御する周辺回路１４とを備える。周辺回路１４はチップの中央を横断して配置され、周辺回路１４の両側に８個ずつメモリマット１２が配置されている。各メモリマット１２は１６Ｍビットの記憶容量を有するので、ＤＲＡＭ１０全体は２５６Ｍビットの記憶容量を有する。
【００３３】図２は、図１に示したメモリマット１２のうち１つの詳細な構成を示すレイアウト図である。図２を参照して、メモリマット１２に隣接してロウデコーダ１６およびコラムデコーダ１８が配置されている。メモリマット１２は、１２８（＝１６×８）個のサブアレイ２０を有する。すなわち、メモリマット１２は複数のセンスアンプ領域２２および複数のサブワードドライバ領域２４により１２８個のサブアレイ２０に分割されている。センスアンプ領域２２は行に配置され、サブワードドライバ領域２４は列に配置されている。したがって、サブアレイ２０は１６行および８列のマトリックスに配置されている。ここで、各サブアレイ２０は１２８Ｋビットの記憶容量を有する。
【００３４】このＤＲＡＭ１０は分割ワード線構成を有し、サブアレイ２０を横断するように複数のメインワード線ＭＷＬが行に配置され、ロウデコーダ１６に接続されている。ロウデコーダ１６は、ロウアドレス信号に応答してこれらメインワード線ＭＷＬを選択して活性化する。また、サブアレイ２０を縦断するように複数のコラム選択線ＣＳＬが列に配置され、コラムデコーダ１８に接続されている。コラムデコーダ１８は、これらコラム選択線ＣＳＬを選択して活性化する。
【００３５】図３は、図２に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。ここでは、ローカル入出力線対ＬＩＯおよびグローバル入出力線対ＧＩＯの各々は簡単に１本の線で示されている。
【００３６】図３を参照して、各サブアレイ２０は８個のメモリサブブロック（セグメント）２６に分割されている。これら８個のメモリサブブロック２６は列に配置されている。また、これら８個のメモリサブブロック２６を横断するように５１２本のサブワード線ＳＷＬが行に配置されている。また、これらサブワード線ＳＷＬを選択して活性化する複数のサブワードドライバ２８がサブワードドライバ領域２４上に形成されている。これらサブワードドライバ２８はサブアレイ２０中の５１２本のサブワード線ＳＷＬにそれぞれ接続されるとともに、この行に配置された８個のサブアレイ２０を横断するメインワード線ＭＷＬに接続される。これらサブワードドライバ２８はさらに、サブワードドライバ領域２４上を走るサブデコード信号線ＳＤに共通に接続されている。なお、ここでは１つのサブアレイ２０において１本のメインワード線ＭＷＬに対応して１本のサブワード線ＳＷＬを設けているが、これに代えて１本のメインワード線ＭＷＬに対応して複数のサブワード線ＳＷＬを設けることもできる。
【００３７】また、各サブアレイ２０に対応して複数のローカル入出力線対ＬＩＯが設けられている。ローカル入出力線対ＬＩＯは各サブアレイ２０に対して連続しているのではなく、複数に分割されている。すなわち、各メモリサブブロック２６に対応して４つのローカル入出力線対ＬＩＯがその両側に２つずつ配置されている。また、ローカル入出力線対ＬＩＯはセンスアンプ領域２２上に形成されている。各センスアンプ領域２２上に形成されたローカル入出力線対ＬＩＯは、その両側の２つのサブアレイ２０によって共用されている。
【００３８】また、列に配置された１６個のサブアレイ２０を縦断するように３２（＝４×１６）のグローバル入出力線対ＧＩＯが配置されている。すなわち、１つのサブアレイ２０においては、各メモリサブブロック２６に対応して４つのグローバル入出力線対ＧＩＯが配置されている。これらグローバル入出力線対ＧＩＯはサブワードドライバ領域２４の間のメモリセルアレイ上を走っている。これらグローバル入出力線対ＧＩＯはローカル入出力線対ＬＩＯと交差し、その交点でスイッチング素子３０を介してローカル入出力線対ＬＩＯにそれぞれ接続されている。スイッチング素子３０はセンスアンプ領域２２上に形成されている。
【００３９】図４は、図３に示したメモリサブブロックの詳細な構成を示す配線図である。ここでは、ローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４およびビット線対ＢＬ，／ＢＬは簡単に１本の線で示されている。
【００４０】図４を参照して、複数のサブワード線ＳＷＬと交差するように複数のビット線対ＢＬ，／ＢＬが列に配置されている。サブワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬの交点にはメモリセル３２が設けられ、それぞれサブワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬに接続されている。したがって、メモリセル３２は、行および列のマトリックスに配置されている。また、これらビット線対ＢＬ，／ＢＬに対応して複数のセンスアンプ３４が設けられている。各センスアンプ３４は、その両側の２つのビット線対ＢＬ，／ＢＬによって共用されている。すなわち、各センスアンプ３４は、シェアードゲート３６を介してその一方側のビット線対ＢＬ，／ＢＬに接続されるとともに、シェアードゲート３８を介してその他方側のビット線対ＢＬ，／ＢＬに接続されている。図４に示したサブアレイが選択される場合、信号ＢＬＩ２に応答してシェアードゲート３６および３８がオンになり、信号ＢＬＩ１およびＢＬＩ３に応答してシェアードゲート３６および３８がオフになる。各センスアンプ３４は、シェアードゲート３６または３８により接続されたビット線ＢＬおよび／ＢＬの間に生じた電位差を増幅する。
【００４１】また、ビット線対ＢＬ，／ＢＬとローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４との交点にはそれぞれ複数のコラム選択ゲート４０が設けられる。各コラム選択ゲート４０は、対応するビット線対ＢＬ，／ＢＬとローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４のうち対応する１つとの間に接続されている。ビット線対ＢＬ，／ＢＬと並行して配置されたコラム選択線ＣＳＬ１〜ＣＳＬ５の各々は４つのコラム選択ゲート４０に対応している。これら４つのコラム選択ゲート４０は、コラム選択線ＣＳＬ１〜ＣＳＬ５のうち対応する１つに共通に接続されている。したがって、図２に示したコラムデコーダ１８から１つのコラム選択線にコラム選択信号が供給されると、４つのコラム選択ゲート４０が同時にオンなる。
【００４２】図５は、図４に示した構成の一部をより詳細に示す配線図である。ここでは、メモリサブブロックの一方側に配置された８つのセンスアンプ３４およびこれに関連する素子のみが示されている。なお、図４に示したシェアードゲート３６，３８は省略されている。
【００４３】図５を参照して、各コラム選択ゲート４０は２つのＮチャネルＭＯＳトランジスタ４０１〜４１６からなる。トランジスタ４０１は、ビット線ＢＬ１とローカル入出力線ＬＩＯ１との間に接続される。トランジスタ４０２は、ビット線／ＢＬ１とローカル入出力線／ＬＩＯ１との間に接続される。互いに隣接する２つのコラム選択ゲート４０中の４つのトランジスタ４０１〜４０４のゲートは、対応する１つのコラム選択線ＣＳＬ１に共通に接続される。その他のコラム選択線４０もこれと同様に構成される。
【００４４】また、図４および図５に示すように、グローバル入出力線／ＧＩＯ１，ＧＩＯ１，ＧＩＯ２，／ＧＩＯ２，…，／ＧＩＯ４は、コラム選択線ＣＳＬ１，ＣＳＬ２，ＣＳＬ３，ＣＳＬ４，ＣＳＬ５，…と交互に配置されている。図５に示すように、グローバル入出力線／ＧＩＯ１，ＧＩＯ１，／ＧＩＯ２，ＧＩＯ２とローカル入出力線／ＬＩＯ１，ＬＩＯ１，／ＬＩＯ２，ＬＩＯ２との交点にはトランジスタ３０１〜３０４が設けられている。２つのトランジスタ３０１，３０２または３０３，３０４が図３に示したつのスイッチング素子３０を形成している。トランジスタ３０２または３０３は、グローバル入出力線ＧＩＯ１またはＧＩＯ２とローカル入出力線ＬＩＯ１またはＬＩＯ２との間に接続されている。トランジスタ３０１または３０４は、グローバル入出力線／ＧＩＯ１または／ＧＩＯ２とローカル入出力線／ＬＩＯ１または／ＬＩＯ２との間に接続されている。
【００４５】また、複数のセンスアンプ３４は、センスアンプ駆動線Ｓ２ＮおよびＳ２Ｐに共通に接続されている。複数のトランジスタ３０１〜３０４はセンスアンプ駆動線Ｓ２Ｎに共通に接続され、センスアンプ駆動線Ｓ２Ｎの電圧が電源電圧レベルに引上げられるとオンになる。
【００４６】トランジスタ３０１〜３０４の各々は、たとえば図６に示すように１つのＮチャネルＭＯＳトランジスタ３０１からなる。このトランジスタ３０１はローカル入出力線ＬＩＯとグローバル入出力線ＧＩＯとの間に接続され、センスアンプ駆動線Ｓ２Ｎに接続されたゲートを有する。
【００４７】図７は、図４に示した構成の一部をより詳細に示す回路図である。図７を参照して、図４および図５R>５に示した各センスアンプ３４はＮチャネルセンスアンプ３４ａおよびＰチャネルセンスアンプ３４ｂに分割される。Ｎチャネルセンスアンプ３４ａは相互接続された２つのＮチャネルＭＯＳトランジスタ３４１および３４２を含む。センスアンプ駆動線Ｓ２Ｎは、互いに接続されたトランジスタ３４１および３４２のソースに接続されている。Ｐチャネルセンスアンプ３４ｂは、相互接続された２つのＰチャネルＭＯＳトランジスタ３４３および３４４を含む。センスアンプ駆動線Ｓ２Ｐは、互いに接続されたトランジスタ３４３および３４４のソースに接続される。
【００４８】シェアードゲート３６は、信号ＢＬＩ１に応答してオンになるＮチャネルＭＯＳトランジスタ３６１および３６２を含む。シェアードゲート３８は、信号ＢＬＩ２に応答してオンになるＮチャネルＭＯＳトランジスタ３８１および３８２を含む。ビット線対ＢＬ，／ＢＬには、イコライズ信号ＥＱに応答してビット線対ＢＬ，／ＢＬを所定電圧ＶＣＣ／２にプリチャージしかつイコライズするプリチャージ／イコライズ回路４２が接続されている。
【００４９】上記のようなＤＲＡＭにおいては、コラムデコーダ１８は各メモリサブブロック２６ごとにいずれか１つのコラム選択線ＣＳＬを活性化する。したがって、コラムデコーダ１８は、１つのサブアレイ２０において８つのコラム選択線ＣＳＬを同時に選択する。たとえば図４に示したメモリサブブロックにおいて、コラム選択線ＣＳＬ１が活性化されると、対応する４つのコラム選択ゲート４０がオンになり、４つのビット線対ＢＬ，／ＢＬからローカル入出力線対ＬＩＯ１，／ＬＩＯ１〜ＬＩＯ４，／ＬＩＯ４にデータがそれぞれ読出される。これらのデータはスイッチング素子３０（図３）を介してグローバル入出力線対ＧＩＯ１，／ＧＩＯ１〜ＧＩＯ４，／ＧＩＯ４に転送される。このように１つのメモリサブブロック２６から４ビットのデータが出力されるので、サブアレイ２０全体からは３２（＝４×８）ビットのデータが出力される。
【００５０】図８は、図５に示したコラム選択ゲート４０を形成するトランジスタ４０１〜４１６、およびスイッチング素子３０を形成するトランジスタ３０１〜３０４の構造を示す平面図である。
【００５１】図８を参照して、半導体基板の主表面にはトランジスタ３０１〜３０４，４０１〜４１６の活性領域４４が形成されている。活性領域４４上にはトランジスタ３０１〜３０４のゲート電極４６、およびトランジスタ４０１〜４１６のゲート電極４８が形成されている。ゲート電極４６，４８上にはビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８が形成されている。ビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８はコンタクトホール５０を通してトランジスタ４０１〜４１６の活性領域４４に接続されている。ビット線対ＢＬ１，／ＢＬ１〜ＢＬ８，／ＢＬ８上には第１のアルミニウム層でローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２が形成されている。また、この第１のアルミニウム層でトランジスタ３０１〜３０４のソース領域およびドレイン領域をそれぞれ短絡するソース線５２およびドレイン線５４が形成されている。ローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２はコンタクトホール５６を介してトランジスタ４０１〜４１６の活性領域４４に接続されている。ソース線５２およびドレイン線５４はコンタクトホール５８を通してトランジスタ３０１〜３０４の活性領域４４に接続されている。ローカル入出力線対ＬＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２上には第２のアルミニウム層でコラム選択線ＣＳＬ１〜ＣＳＬ４およびグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２が形成されている。コラム選択線ＣＳＬ１〜ＣＳＬ４はスルーホール６０を通してトランジスタ４０１〜４１６のゲート電極４８にそれぞれ接続されている。グローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２はスルーホール６２を通してソース線５２に接続されている。
【００５２】ここで、トランジスタ３０１の活性領域４４は２つに分割されている。一方の活性領域４４は２つのビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２にわたって形成され、もう一方の活性領域４４は２つのビット線対ＢＬ３，／ＢＬ３，ＢＬ４，／ＢＬ４にわたって形成されている。ただし、トランジスタ３０１のゲート電極４６は４つのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４，／ＢＬ４にわたって形成されている。他のトランジスタ３０２〜３０４も同様に構成されている。このようにトランジスタ３０１〜３０４のゲート電極４６は４つのビット線対にわたって形成されているため、チャネル幅が広く、その結果、これらトランジスタ３０１〜３０４による電圧降下は小さい。
【００５３】なお、ここでは各トランジスタ３０１〜３０４の活性領域を２つに分離しているが、連続的に形成することもできる。また、トランジスタ３０１〜３０４のゲート電極４６の長さは通常より長ければよく、たとえばゲート電極４６を３つまたは２つのビット線対と交差するように配置することもできる。
【００５４】以上のようにこの実施の形態１によれば、各サブアレイ２０内でローカル入出力線対ＬＩＯを各メモリサブブロック２６ごとに分割し、サブワードドライバ領域２４とサブワードドライバ領域２４との間のメモリセルアレイ上に多数のグローバル入出力線対ＧＩＯを走らせているため、多ビットのデータを同時に入出力することが可能となる。
【００５５】また、１つのコラム選択線の活性化により同時に４つのビット線対を選択し、これらビット線対を４つのローカル入出力線対に接続するようにしているため、コラム選択線に並行して走るグローバル入出力線対の数の増大を抑えることができる。ここでは、コラム選択線をグローバル入出力線と交互に配置することができ、それらの間に生じる寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００５６】また、上述した特開平１０−４０６８２号公報の図５に示されるようにグローバル入出力線対の数がローカル入出力線対の数に等しいわけではなく、ローカル入出力線対の数を増やしてもグローバル入出力線対の数を増やす必要はない。そのため、グローバル入出力線対に接続されるメインアンプの数が増えることはなく、レイアウト面積の増大を抑えることもできる。
【００５７】また、トランジスタ３０１〜３０４のゲートがセンスアンプ駆動線Ｓ２Ｎに共通に接続されているため、トランジスタ３０１〜３０４を制御するための信号線を新たに設ける必要はなく、レイアウト面積の増大を抑えることができる。
【００５８】また、スイッチング素子３０を形成するトランジスタ３０１〜３０４のゲート電極４６が４つのビット線対にわたって延びているため、トランジスタ３０１〜３０４による電圧降下を抑えることができる。そのため、センスアンプ領域２２のような狭い領域にスイッチング素子３０を形成してもグローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯとの間でデータを正確に転送することができる。
【００５９】［実施の形態２］上記実施の形態１ではスイッチング素子３０としてＮチャネルＭＯＳトランジスタ３０１を用いているが、これに代えて図９に示すように互いに並列に接続されたＮチャネルＭＯＳトランジスタ３０１およびＰチャネルＭＯＳトランジスタ３０２を用いることもできる。トランジスタ３０１および３０２はローカル入出力線ＬＩＯおよびグローバル入出力線ＧＩＯの間に接続される。トランジスタ３０１はセンスアンプ駆動線Ｓ２Ｎに接続されたゲートを有し、トランジスタ３０２はセンスアンプ駆動線Ｓ２Ｐに接続されたゲートを有する。
【００６０】センスアンプ駆動線Ｓ２Ｎの電圧が電源電圧レベルに引上げられ、かつセンスアンプ駆動線Ｓ２Ｐの電圧がスイッチ電圧レベルに引下げられると、これらトランジスタ３０１および３０２はオンになる。これにより、ローカル入出力線ＬＩＯとグローバル入出力線ＧＩＯとの間で相互にデータが転送される。
【００６１】以上のようにこの実施の形態２によれば、スイッチング素子３０をＣＭＯＳトランジスタにより形成したため、トランジスタ３０１および３０２による電圧降下を抑えることができ、ローカル入出力線ＬＩＯおよびグローバル入出力線ＧＩＯの間でデータを正確かつ安定して転送することができる。
【００６２】なお、上記実施の形態１および２ではセンスアンプ駆動線Ｓ２Ｎ，Ｓ２Ｐを用いているが、これに代えてこのサブアレイ２０を選択する信号を用いることもできる。
【００６３】［実施の形態３］上記実施の形態１ではグローバル入出力線をコラム選択線と交互に配置しているが、この配置に限定されることなく、たとえば図１０に示すように、コラム選択線ＣＳＬ４およびＣＳＬ５の間にグローバル入出力線対ＧＩＯ１，／ＧＩＯ１を配置し、かつコラム選択線ＣＳＬ５およびＣＳＬ６の間にもう１つのグローバル入出力線対ＧＩＯ２，／ＧＩＯ２を配置することもできる。
【００６４】なお、図１０ではグローバル入出力線対ＧＩＯ１，／ＧＩＯ１，ＧＩＯ２，／ＧＩＯ２、およびローカル入出力線対ＬＩＯ１，／ＬＩＯ１，ＬＩＯ２，／ＬＩＯ２を簡単に１本の線で示している。また、各コラム選択ゲート４０を１つのトランジスタで代表的に示している。
【００６５】［実施の形態４］図１０に示した実施の形態３ではグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２を互いに接近させて配置しているが、これらはできる限り離して配置するのが望ましい。たとえば図１１に示すように、コラム選択線ＣＳＬ４〜ＣＳＬ６を互いに隣接して配置し、これら互いに隣接して配置したコラム選択線ＣＳＬ４〜ＣＳＬ６の両側にグローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２を配置する。より具体的には、グローバル入出力線対ＧＩＯ１，／ＧＩＯ１はコラム選択線ＣＳＬ３およびＣＳＬ４の間に配置し、かつグローバル入出力線対ＧＩＯ２，／ＧＩＯ２をコラム選択線ＣＳＬ６およびＣＳＬ７の間に配置する。
【００６６】以上のようにこの実施の形態４によれば、グローバル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／ＧＩＯ２は互いに離れて配置されているため、これら線間に生じる寄生容量を低減することができ、その結果、動作速度の遅延や消費電力の増大を抑えることができる。
【００６７】［実施の形態５］図１２は、この発明の実施の形態５によるＤＲＡＭの全体構成を示すレイアウト図である。図１２を参照して、このＤＲＡＭ７０は、図１R>１に示した実施の形態１と異なり、４つのメモリマット１２を備える。メモリマット１２は１６Ｍビットの記憶領域を有し、周辺回路１４の両側に２つずつ配置されている。
【００６８】図１３は、図１２に示したメモリマット１２のうち１つの構成を示すレイアウト図である。図１３を参照して、このメモリマット１２は、図２に示した実施の形態１と異なり、５１２（＝３２×１６）個のサブアレイ２０を有する。このＤＲＡＭ７０は上記と異なり分割ワード線構成を有していないので、上記サブワードドライバ領域２４に代えてワード線シャント領域７２が配置されている。すなわち、メモリマット１２はセンスアンプ領域２２およびワード線シャント領域７２により５１２個のサブアレイ２０に分割されている。ワード線ＷＬは、行に配置された１６個のサブアレイ２０を横断するように配置されている。
【００６９】図１４は、図１３に示したサブアレイ２０のうち２つの詳細な構成を示すレイアウト図である。図３R>３に示した実施の形態１のようにワード線はサブアレイごとに分割されているのではなく、図１４に示すようにワード線ＷＬは行に配置されたすべてのサブアレイ２０を貫通している。メモリセル（図示せず）はこれらのワード線ＷＬとビット線対（図示せず）との交点に設けられている。サブアレイ２０は、図１４に示した実施の形態１と異なり１６個のメモリサブブロック２６に分割されている。
【００７０】図１５は、図１３および図１４に示した１本のワード線に沿った断面図である。図１５を参照して、ワード線ＷＬは半導体基板７４上に酸化膜７６を介在して形成されている。ワード線ＷＬ上には層間絶縁膜７７を介在して第１のアルミニウム層でシャント線７８が形成されている。シャント線７８は、ワード線シャント領域７２上の層間絶縁膜７７に形成されたスルーホール８０を通してワード線ＷＬに接続されている。したがって、ワード線ＷＬの単位長さあたりの抵抗値を小さくすることができ、ワード線ＷＬがこのように長い場合でも、ロウデコーダ１６からの昇圧電圧をさほど降下させることなくその末端まで伝達することができる。
【００７１】上記実施の形態５から明らかなように、メモリマット１２がワード線シャント領域７２により分割されている場合は、これらワード線シャント領域７２間のメモリセルアレイ上を走るように多数のグローバル入出力線対ＧＩＯを配置することもできる。
【００７２】［その他の実施の形態］図８に示した実施の形態１では狭いセンスアンプ領域２２内に可能な限り大きいサイズのトランジスタ３０１〜３０４を形成するためにゲート電極４６を長く延ばしているが、これに代えて、たとえば「1995 VLSI Circuit Symp. Digest papers 13-4“A 286mm2 256Mb DRAM with X32 Both-Ends DQ ”Y. Watanabe et.al」の図４に示されるようにセンスアンプやコラム選択ゲートをイレギュラーに配置し、その途中にトランジスタ３０１〜３０４のようなスイッチング素子を挿入するように配置することもできる。
【００７３】今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】以上のように、この発明によれば、複数のグローバル入出力線対が所定領域の間に形成されているため、グローバル入出力線対の数を増やすことにより、多ビットのデータを同時に入出力することが可能になる。しかも、コラム選択線の各々は少なくとも２つのコラム選択ゲートに対応して設けられ、複数のビット線対が１つのローカル入出力線対に共通に接続されているため、グローバル入出力線対の数がコラム選択線の数に比べて多過ぎず、それら線間の寄生容量の増大を抑えることができる。その結果、動作速度の遅延や消費電力の増大を抑えることができる。また、グローバル入出力線対の数はローカル入出力線対の数よりも少ないため、グローバル入出力線対の数を増やすことなく、ローカル入出力線対の数のみを増やすことができる。その結果、グローバル入出力線対に接続されるプリアンプの数を増やす必要はなく、たとえローカル入出力線対を増設してもレイアウト面積の増大を抑えることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＤＲＡＭの全体構成を示すレイアウト図である。
【図２】 図１に示したメモリマットのうち１つの詳細な構成を示すレイアウト図である。
【図３】 図２に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。
【図４】 図３に示したメモリサブブロックのうち１つの詳細な構成を示す配線図である。
【図５】 図４に示した構成の一部をより詳細に示す配線図である。
【図６】 図５に示したスイッチング素子の詳細を示す回路図である。
【図７】 図４に示した構成の一部をより詳細に示す回路図である。
【図８】 図５に示したコラム選択ゲートおよびスイッチング素子の具体的な構造を示す平面図である。
【図９】 この発明の実施の形態２によるＤＲＡＭにおけるスイッチング素子の構成を示す回路図である。
【図１０】 この発明の実施の形態３によるＤＲＡＭにおけるメモリサブブロックの構成を示す配線図である。
【図１１】 この発明の実施の形態４によるＤＲＡＭにおけるメモリサブブロックの構成を示す配線図である。
【図１２】 この発明の実施の形態５によるＤＲＡＭの全体構成を示すレイアウト図である。
【図１３】 図１２に示したメモリマットのうち１つの詳細な構成を示すレイアウト図である。
【図１４】 図１３に示したサブアレイのうち２つの詳細な構成を示すレイアウト図である。
【図１５】 図１３および図１４に示した１本のワード線に沿った断面図である。
【符号の説明】
１０，７０ ＤＲＡＭ、１２ メモリマット（メモリセルアレイ）、１６ ロウデコーダ、１８ コラムデコーダ、２０ サブアレイ、２２ センスアンプ領域、２４ サブワードドライバ領域、２６ メモリサブブロック（セグメント）、２８ サブワードドライバ、３０ スイッチング素子、３２ メモリセル、３４ センスアンプ、４０ コラム選択ゲート、７２ ワード線シャント領域、ＭＷＬ メインワード線、ＣＳＬ コラム選択線、ＧＩＯ，／ＧＩＯ グローバル入出力線対、ＬＩＯ，／ＬＩＯ ローカル入出力線対、ＳＷＬ サブワード線、ＢＬ，／ＢＬ ビット線対、ＷＬ ワード線。
【特許請求の範囲】
【請求項１】 半導体記憶装置であって、行に配置された複数のセンスアンプ領域および列に配置された複数の所定領域により複数のサブアレイに分割されたメモリセルアレイを備え、前記複数のサブアレイは行および列に配置され、前記サブアレイの各々は複数のセグメントに分割され、前記複数のセグメントは列に配置され、前記サブアレイの各々は、前記複数のセグメントを横断するように行に配置された複数のワード線を備え、前記セグメントの各々は、前記列に配置された複数のビット線対と、前記センスアンプ領域上に形成され、前記ビット線対に対応して設けられ、各々が対応するビット線対に接続された複数のセンスアンプと、前記ワード線に並行して配置された複数のローカル入出力線対と、各々が前記ビット線対の１つに対応して設けられかつ対応するビット線対と前記ローカル入出力線対の１つとの間に接続された複数のコラム選択ゲートとを備え、前記半導体記憶装置はさらに、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、各々が前記コラム選択ゲートの少なくとも２つに対応して設けられかつ対応する少なくとも２つのコラム選択ゲートに接続された複数のコラム選択線と、前記複数の所定領域の間に形成され、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、前記複数のローカル入出力線対と交差する複数のグローバル入出力線対と、前記センスアンプ領域上に形成され、前記複数のローカル入出力線対と前記複数のグローバル入出力線対との間にそれぞれ接続された複数のスイッチング素子とを備える、半導体記憶装置。
【請求項２】 前記半導体記憶装置はさらに、前記複数のセンスアンプに接続された第１のセンスアンプ駆動線を備え、前記スイッチング素子の各々は、前記第１のセンスアンプ駆動線に接続されたゲートを有するトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】 前記スイッチング素子の各々は、互いに並列に接続されたＮおよびＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項４】 前記半導体記憶装置はさらに、前記複数のセンスアンプに接続された第２のセンスアンプ駆動線を備え、前記センスアンプの各々は、相互接続された２つのＮチャネルＭＯＳトランジスタと、相互接続された２つのＰチャネルＭＯＳトランジスタとを含み、前記第１のセンスアンプ駆動線は前記センスアンプの２つのＮチャネルＭＯＳトランジスタのソースに接続され、前記第２のセンスアンプ駆動線は前記センスアンプの２つのＰチャネルＭＯＳトランジスタのソースに接続され、前記スイッチング素子のＮチャネルＭＯＳトランジスタのゲートは前記第１のセンスアンプ駆動線に接続され、前記スイッチング素子のＰチャネルＭＯＳトランジスタのゲートは前記第２のセンスアンプ駆動線に接続される、請求項３に記載の半導体記憶装置。
【請求項５】 前記トランジスタのゲートは、前記ビット線対の少なくとも２つと交差するように配置される、請求項２に記載の半導体記憶装置。
【請求項６】 前記グローバル入出力線対の一方および他方グローバル入出力線は、前記コラム選択線と交互に配置される、請求項１に記載の半導体記憶装置。
【請求項７】 前記コラム選択線の少なくとも２つは互いに隣接して配置され、前記グローバル入出力線対は前記互いに隣接して配置されたコラム選択線の両側に配置される、請求項１に記載の半導体記憶装置。
【請求項８】 前記半導体記憶装置はさらに、ロウデコーダと、前記複数のサブアレイを横断するように行に配置され、前記ロウデコーダに接続された複数のメインワード線と、前記所定領域上に形成され、前記サブアレイ中の複数のワード線にそれぞれ接続された複数のサブデコーダとを備える、請求項１に記載の半導体記憶装置。
【請求項９】 前記複数のワード線は前記行に配置された複数のサブアレイを横断するように配置され、前記半導体記憶装置はさらに、前記複数のワード線に接続されたロウデコーダと、前記複数のワード線に対応して形成され、各々が対応するワード線に前記所定領域上に形成された複数のスルーホールを通して接続された複数のシャント線とを備える、請求項１に記載の半導体記憶装置。
【請求項１】 半導体記憶装置であって、行に配置された複数のセンスアンプ領域および列に配置された複数の所定領域により複数のサブアレイに分割されたメモリセルアレイを備え、前記複数のサブアレイは行および列に配置され、前記サブアレイの各々は複数のセグメントに分割され、前記複数のセグメントは列に配置され、前記サブアレイの各々は、前記複数のセグメントを横断するように行に配置された複数のワード線を備え、前記セグメントの各々は、前記列に配置された複数のビット線対と、前記センスアンプ領域上に形成され、前記ビット線対に対応して設けられ、各々が対応するビット線対に接続された複数のセンスアンプと、前記ワード線に並行して配置された複数のローカル入出力線対と、各々が前記ビット線対の１つに対応して設けられかつ対応するビット線対と前記ローカル入出力線対の１つとの間に接続された複数のコラム選択ゲートとを備え、前記半導体記憶装置はさらに、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、各々が前記コラム選択ゲートの少なくとも２つに対応して設けられかつ対応する少なくとも２つのコラム選択ゲートに接続された複数のコラム選択線と、前記複数の所定領域の間に形成され、前記列に配置されたサブアレイを縦断するように前記ビット線対と並行して配置され、前記複数のローカル入出力線対と交差する複数のグローバル入出力線対と、前記センスアンプ領域上に形成され、前記複数のローカル入出力線対と前記複数のグローバル入出力線対との間にそれぞれ接続された複数のスイッチング素子とを備える、半導体記憶装置。
【請求項２】 前記半導体記憶装置はさらに、前記複数のセンスアンプに接続された第１のセンスアンプ駆動線を備え、前記スイッチング素子の各々は、前記第１のセンスアンプ駆動線に接続されたゲートを有するトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】 前記スイッチング素子の各々は、互いに並列に接続されたＮおよびＰチャネルＭＯＳトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項４】 前記半導体記憶装置はさらに、前記複数のセンスアンプに接続された第２のセンスアンプ駆動線を備え、前記センスアンプの各々は、相互接続された２つのＮチャネルＭＯＳトランジスタと、相互接続された２つのＰチャネルＭＯＳトランジスタとを含み、前記第１のセンスアンプ駆動線は前記センスアンプの２つのＮチャネルＭＯＳトランジスタのソースに接続され、前記第２のセンスアンプ駆動線は前記センスアンプの２つのＰチャネルＭＯＳトランジスタのソースに接続され、前記スイッチング素子のＮチャネルＭＯＳトランジスタのゲートは前記第１のセンスアンプ駆動線に接続され、前記スイッチング素子のＰチャネルＭＯＳトランジスタのゲートは前記第２のセンスアンプ駆動線に接続される、請求項３に記載の半導体記憶装置。
【請求項５】 前記トランジスタのゲートは、前記ビット線対の少なくとも２つと交差するように配置される、請求項２に記載の半導体記憶装置。
【請求項６】 前記グローバル入出力線対の一方および他方グローバル入出力線は、前記コラム選択線と交互に配置される、請求項１に記載の半導体記憶装置。
【請求項７】 前記コラム選択線の少なくとも２つは互いに隣接して配置され、前記グローバル入出力線対は前記互いに隣接して配置されたコラム選択線の両側に配置される、請求項１に記載の半導体記憶装置。
【請求項８】 前記半導体記憶装置はさらに、ロウデコーダと、前記複数のサブアレイを横断するように行に配置され、前記ロウデコーダに接続された複数のメインワード線と、前記所定領域上に形成され、前記サブアレイ中の複数のワード線にそれぞれ接続された複数のサブデコーダとを備える、請求項１に記載の半導体記憶装置。
【請求項９】 前記複数のワード線は前記行に配置された複数のサブアレイを横断するように配置され、前記半導体記憶装置はさらに、前記複数のワード線に接続されたロウデコーダと、前記複数のワード線に対応して形成され、各々が対応するワード線に前記所定領域上に形成された複数のスルーホールを通して接続された複数のシャント線とを備える、請求項１に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図６】
【図９】
【図１２】
【図４】
【図５】
【図７】
【図８】
【図１０】
【図１５】
【図１１】
【図１３】
【図１４】
【図２】
【図３】
【図６】
【図９】
【図１２】
【図４】
【図５】
【図７】
【図８】
【図１０】
【図１５】
【図１１】
【図１３】
【図１４】
【公開番号】特開２０００−１５０８２０（Ｐ２０００−１５０８２０Ａ）
【公開日】平成１２年５月３０日（２０００．５．３０）
【国際特許分類】
【出願番号】特願平１０−３１８１４８
【出願日】平成１０年１１月９日（１９９８．１１．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１２年５月３０日（２０００．５．３０）
【国際特許分類】
【出願日】平成１０年１１月９日（１９９８．１１．９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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