不揮発性メモリ
【課題】ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する不揮発性メモリにおいて、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供する。
【解決手段】読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段とを備える。
【解決手段】読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、メモリセルが３次元状に積層化された不揮発性メモリに関する。
【背景技術】
【０００２】
近年、不揮発性メモリの分野では、微細化技術の制約を克服するために、メモリセルを３次元状に積層化して集積度を上げる研究が盛んに行われている。とりわけ、相変化を利用するＰＲＡＭ(Phase change Random Access Memory)や、抵抗変化型メモリであるＲＲＡＭ(Resistance Random Access Memory)などの新規なメモリの分野において、メモリセルの積層化に関する研究が積極的に推し進められている。
【０００３】
一般に、メモリセルアレイには複数のワード線と複数のビット線とが互いに直交するように配線され、これらワード線とビット線との交点にメモリセルが配置されている。そして、アドレスによって特定されたワード線とビット線との交点に位置するメモリセルが選択され、このメモリセルからデータがビット線を介して読み出されるようになっている。このようなメモリセルの選択を可能にするために、各メモリセルには選択素子が備えられている。
【０００４】
積層化されたメモリセルの選択素子としては、一般的な平面構造のＭＯＳＦＥＴ、マカロニ構造のＭＯＳＦＥＴ、或いはダイオードが挙げられるが、このうち、平面構造のＭＯＳＦＥＴは、平面方向の微細化に不向きであり、平面方向の集積度を上げることができないという欠点がある。また、マカロニ構造のＭＯＳＦＥＴは、平面方向の微細化には有利であるが、プロセス工程が複雑になるという欠点がある。これに対し、ダイオードは構造がシンプルであるため、微細化に有利であると共に、複雑なプロセス工程を必要としない。このため、積層化されたメモリセルの選択素子としてはダイオードが最も有望である。
【０００５】
図１１に、積層化されたメモリセルの選択素子としてダイオードを用いた場合のメモリセルアレイの等価回路の一例を示す。同図に示す例では、説明の便宜上、３層に積層されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ１２と、これらに接続されたワード線ＷＬ２，ＷＬ４、ＷＬ２２およびビット線ＢＬ１，ＢＬ３のみが示されており、ワード線方向およびビット線方向に配列された他のメモリセルは省略されている。
【０００６】
各メモリセルは、記憶データに応じた抵抗値を有する抵抗素子と、選択素子であるダイオードから構成される。これら抵抗素子と選択素子はワード線とビット線との間に直列接続され、このうちダイオードは、ワード線に対してビット線の電位が相対的に高い場合に順バイアスされる向きに接続されている。また、ワード線とビット線は、隣接関係にある二つの層のメモリセルで共有されるようにして、交互に積層されている。
【０００７】
ここで、例えば２層目のメモリセルＭＣ２からデータを読み出す場合、図示しないデコード回路によりワード線ＷＬ２を選択的にローレベル（０Ｖ）に駆動し、ビット線ＢＬ３を選択的に所定電圧のハイレベル（Ｖｓｅｌ）にバイアスする。このバイアス状態で、ビット線ＢＬ３に接続された図示しないセンスアンプにより電流を検出し、この検出結果からメモリセルＭＣ２の記憶データの論理値（０／１）を判定して外部に出力する。
【０００８】
このように、ワード線とビット線を隣接層の間で共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する場合、読み出し対象のメモリセルＭＣ２のダイオードが順方向にバイアスされるように、ワード線ＷＬ２を選択的にローレベルに駆動し、ビット線ＢＬ３を選択的にハイレベルにバイアスする。逆に、ワード線ＷＬ２をハイレベルに駆動し、ビット線ＢＬ３をローレベルにバイアスすれば、メモリセルＭＣ２のダイオードは逆バイアス状態とされる。この場合、メモリセルＭＣ２の抵抗素子の抵抗値に関係なく、メモリセルＭＣ２からビット線ＢＬ３に電流は流れない。即ち、メモリセルＭＣ２は非選択状態とされ、記憶データの読み出しは行われない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１７７１８１号公報
【特許文献２】特開２００９−１６３８６７号公報
【特許文献３】特表２００６−５１４３９３号公報
【特許文献４】特開２００７−１６５８７３号公報
【特許文献５】特開２００９−０９９８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ダイオードは２端子素子であり、アノード・カソード間の相対的な電圧関係によって導通状態が定まる。このため、前述のように隣接層間でワード線およびビット線を共有して積層化されたメモリセルの選択素子としてダイオードを採用する場合、非選択層のメモリセルに接続されたワード線とビット線の電圧状態によっては、選択層のワード線またはビット線と、非選択層のワード線またはビット線との間に電流が発生する場合があり、そのような場合、消費電流が増加するのみならず、正常な読み出し動作が阻害される虞があるという問題がある。
【００１１】
この問題について、図１１を参照して具体的に説明する。上述の例では、選択層である２層目のメモリセルＭＣ２からデータを読み出すため、ワード線ＷＬ２がローレベル（０Ｖ）に駆動され、ビット線ＢＬ３がハイレベル（Ｖｓｅｌ）にバイアスされる。このとき、非選択層である３層目のメモリセルＭＣ３に接続されたワード線ＷＬ４がフローティング状態であれば、このワード線ＷＬ４に寄生する容量（図示なし）の充電電流ＩＬ１が、ビット線ＢＬ３からメモリセルＭＣ３を介してワード線ＷＬ４に流れ込む。この結果、ビット線ＢＬ３に接続された図示しないセンスアンプは、選択層のメモリセルＭＣ２を流れる電流に加えて、非選択層のメモリセルＭＣ３を流れる上記充電電流ＩＬ１を検出する。このため、選択層のメモリセルＭＣ２の電流を正しく検出することができず、読み出し動作が阻害される虞が生じる。しかも、ワード線ＷＬ４に寄生する容量の充電電流ＩＬ１が発生するため、電力消費が増加する。
【００１２】
また、非選択層である１層目のメモリセルＭＣ１に接続されたビット線ＢＬ１がフローティング状態であれば、このメモリセルＭＣ１と同じ層に属する他のメモリセルＭＣ１２のリーク電流ＩＬ２がビット線ＢＬ１およびメモリセルＭＣ１を介してワード線ＷＬ２に流れ込む。具体的に説明すると、ビット線ＢＬ１には、選択状態のメモリセルＭＣ１の他に非選択状態のメモリセルＭＣ１２が接続されており、このメモリセルＭＣ１２に接続されるワード線ＷＬ２２はハイレベル（Ｖｓｅｌ）に駆動される。ここで、ハイレベル（Ｖｓｅｌ）に駆動されたワード線ＷＬ２２と、ローレベル（Ｖｓｅｌ）に駆動されたワード線ＷＬ２との間の電流経路に着目すれば、メモリセルＭＣ１２のダイオードは逆方向にバイアスされ、その逆方向リーク電流ＩＬ２がビット線ＢＬ１およびメモリセルＭＣ１を介してワード線ＷＬ２に流れ込む。
【００１３】
このようなメモリセルＭＣ１２と同様のバイアス状態に置かれるメモリセルはビット線ＢＬ１上に多数存在し、このようなバイアス状態のメモリセルの逆方向リーク電流ＩＬ２の総和がワード線ＷＬ２２からワード線ＷＬ２に流れ込む。この結果、ワード線ＷＬ２のレベルをローレベルに維持できなくなると、選択層のメモリセルＭＣ２に流れる電流が変動し、ビット線ＢＬ３に接続された図示しないセンスアンプは、選択層のメモリセルＭＣ２の電流を正しく検出することができなくなり、このため、読み出し動作が阻害される虞が生じる。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードなどの整流素子を採用する不揮発性メモリにおいて、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による不揮発性メモリ（１００）は、複数のメモリ層（ＬＹＲ（０）〜ＬＹＲ（３））が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子（Ｄ）を備えた不揮発性メモリであって、読み出し対象の第１のメモリ層の第１のメモリセル（例えば、メモリセルＭＣ（２ｎ））に接続された第１のワード線（例えば、ワード線ＷＬ０（２ｎ））を第１の電圧レベル（例えば、グランド）に駆動すると共に、前記第１のメモリセルに接続された第１のビット線（例えば、ビット線ＢＬ０（２ｎ＋１）を共有する第２のメモリ層の第２のメモリセル（例えば、メモリセルＭＣ（２ｎ＋１））に接続された第２のワード線（例えば、ワード線ＷＬ（２ｎ＋２））を第２の電圧レベル（例えば、所定の電圧レベル（Ｖｓｅｌ））に駆動するワード線駆動手段（例えば、図５に示すワード線選択回路）と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセル（例えば、メモリセルＭＣ（２ｎ−１））に接続された第２のビット線（例えば、ビット線（２ｎ−１））を前記第１の電圧レベルにバイアスするビット線バイアス手段（例えば、図６および図７に示すビット線選択回路）とを備えた不揮発性メモリの構成を有する。
【００１６】
上記構成によれば、読み出し対象の第１のメモリ層の第１のメモリセルが接続される第１のビット線の電圧レベルと、この第１のビット線を共有する第２のメモリ層の第２のメモリ層の第２のメモリセルが接続された第２のワード線の電圧レベルが等しくなる。これにより、第１のビット線には、第２のメモリ層のメモリの電流が流れず、読み出し対象の第１のメモリ層の第１のメモリセルの電流のみが流れる。また、読み出し対象の第１のメモリセルが接続された第１のワード線の電圧レベルと、この第１のワード線を共有する第３のメモリ層の第３のメモリセルが接続された第２のビット線の電圧レベルが等しくなる。これにより、第１のワード線の電圧レベルが第２のビット線の電圧レベルの影響を受けることがなくなり、読み出し対象の第１のメモリ層の第１のメモリセルが安定的にバイアスされる。
【発明の効果】
【００１７】
本発明によれば、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態によるメモリセルアレイの全体構成を示す図である。
【図２】本発明の実施形態によるメモリ層とワード線とビット線との関係を示す図である。
【図３】本発明の実施形態によるメモリセルアレイ内のメモリセルとワード線とビット線との接続関係を示す図である。
【図４】本発明の実施形態によるバンク構成された不揮発性メモリ１００のアレイ構成を示す図である。
【図５】本発明の実施形態によるワード線選択回路の構成を示す図である。
【図６】本発明の実施形態によるビット線プリ選択回路の構成を示す図である。
【図７】本発明の実施形態によるビット線選択回路の構成を示す図である。
【図８】本発明の実施形態によるメモリセルアレイに供給される信号を説明するための図である。
【図９】本発明の実施形態によるメモリ層に供給される信号を説明するための図である。
【図１０】本発明の実施形態による不揮発性メモリの動作（バイアス状態）を説明するための図である。
【図１１】従来技術の問題を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しながら、本発明の実施形態について説明する。
図１に、本実施形態による不揮発性メモリのメモリセルアレイ全体構成を示す。同図に示すように、このメモリセルアレイは、いわゆる３次元構造を有し、Ｘ−Ｙ平面における２次元メモリセルアレイ（以下、「メモリ層」と称す）をＺ軸方向に積層して構成されている。この例では、最下層のメモリ層０から最上層のメモリ層ｍ（ｍは１以上の整数）までのｍ＋１個のメモリ層が示されており、ビット線（ＢＬ）の配線方向をＸ軸方向とし、ワード線（ＷＬ）の配線方向をＹ軸方向とし、メモリ層０〜ｍの積層方向をＺ軸方向としている。
【００２０】
図２に、各メモリ層に着目した場合のワード線とビット線との間の配置関係を示す。同図に示すように、各メモリ層の下面と上面には、それぞれ、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…と、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…が、Ｘ−Ｙ平面に投影した場合に互いに直交するように形成されている。ここで、図２に示すメモリ層が図１に示す偶数層のメモリ層２ｎ（ｎは０≦２ｎ≦ｍを満たす整数）を示すものとすれば、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…は、メモリ層２ｎと下層のメモリ層２ｎ−１とで共有され、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…は、メモリ層２ｎと上層のメモリ層２ｎ＋１とで共有されている。このため、メモリ層の積層方向（Ｚ軸方向）に、ワード線とビット線とが交互に配置された構造となっている。
【００２１】
なお、本実施形態では、各メモリ層の下面に着目すれば、偶数層のメモリ層の下面にワード線が配置され、奇数層のメモリ層の下面にビット線が配置されたものとなっている。従って、最下層のメモリ層０の下面にはワード線（図示なし）が配置されている。ただし、この例に限定されず、偶数層のメモリ層の下面にビット線が配置され、奇数層のメモリ層の下面にワード線が配置されてもよい。
【００２２】
図３に、図２に示したメモリ層２ｎ−１，２ｎ，２ｎ＋１を例として、メモリセルＭＣとワード線ＷＬとビット線ＢＬとの接続関係を示す。
なお、以下では、必要に応じて、各要素を表す符号の後に、この要素が含まれるメモリ層の層番号を表記した丸括弧“（ ）”を付記する。例えば、図３に示す例では、メモリセルＭＣ（２ｎ）は、メモリ層２ｎに含まれることを意味する。また、２つのメモリ層に共有されるワード線およびビット線については、説明の便宜上、各メモリ層の下面に位置するものとして取り扱い、そのメモリ層の層番号をワード線およびビット線を表す符号の括弧内に表記する。図３に示す例では、例えばワード線ＷＬ０（２ｎ）はメモリ層２ｎの下面に位置することを意味する。また、例えばビット線ＢＬ０（２ｎ＋１）は、メモリ層２ｎ＋１の下面に位置することを意味する。
【００２３】
ただし、このような符号の表記に関する取り決めは、説明の便宜を図るためのものに過ぎず、ワード線およびビット線が各メモリセルの上面に位置するものとして取り扱ってもよく、あるいはメモリ層に関連づけなくてもよい。したがって、例えばワード線ＷＬ０（２ｎ）はメモリ層２ｎの下面に位置するが、このことは、換言すれば、ワード線ＷＬ０（２ｎ）がメモリ層２ｎ−１の上面に位置することを意味する。また、例えばビット線ＢＬ０（２ｎ＋１）はメモリ層２ｎ＋１の下面に位置するが、このことは、換言すれば、ビット線ＢＬ０（２ｎ＋１）がメモリ層２ｎの上面に位置することを意味する。
【００２４】
図３において、メモリ層２ｎに対応する構成に着目すれば、例えばワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ＋１）との交点にはメモリセルＭＣ（２ｎ）が配置されている。このメモリセルＭＣ（２ｎ）は、記憶データに応じた抵抗値を有する抵抗体Ｒ（メモリセル本体）と、選択素子である整流素子Ｄとから構成され、これら抵抗体Ｒおよび整流素子Ｄは、ワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ＋１）との間に直列接続されている。
【００２５】
ここで、整流素子Ｄは例えばダイオードであり、そのアノードが抵抗体Ｒを介してビット線ＢＬ０（２ｎ＋１）に接続され、そのカソードがワード線ＷＬ０（２ｎ）に接続されている。すなわち、メモリセルＭＣ（２ｎ）は、ビット線ＢＬ０（２ｎ＋１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２６】
また、メモリ層２ｎの上層であるメモリ層２ｎ＋１に対応する構成に着目すれば、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されたビット線ＢＬ０（２ｎ＋１）と、メモリ層２ｎ＋１の上面に位置するワード線ＷＬ０（２ｎ＋２）との間にメモリセルＭＣ（２ｎ＋１）が接続されている。すなわち、メモリ層２ｎのメモリセルＭＣ（２ｎ）とメモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）は、ビット線ＢＬ０（２ｎ＋１）を共有している。メモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）は、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）と同様に、ビット線ＢＬ０（２ｎ＋１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ＋２）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２７】
更に、メモリ層２ｎの下層であるメモリ層２ｎ−１に対応する構成に着目すれば、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されたワード線ＷＬ０（２ｎ）と、メモリ層２ｎ−１の下面に位置するビット線ＢＬ０（２ｎ−１）との間にメモリセルＭＣ（２ｎ−１）が接続されている。すなわち、メモリ層２ｎのメモリセルＭＣ（２ｎ）とメモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）は、ワード線ＷＬ０（２ｎ）を共有している。メモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）は、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）と同様に、ビット線ＢＬ０（２ｎ−１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２８】
図３では、例示的にメモリ層２ｎ−１，２ｎ，２ｎ＋１の各メモリセルとワード線とビット線との接続関係を示しているが、各メモリ層のワード線とビット線との交点には同様にメモリセルが配置され、本実施形態によるメモリセルアレイは、隣接するメモリ層間でワード線またはビット線を共有した３次元構造を有するものとなっている。
【００２９】
図４に、上述の３次元構造のメモリセルアレイに対してバンク構成とブロック分割を適用した場合の不揮発性メモリ１００のフロアプランを示す。
なお、以下の説明では、必要に応じて、ブロック（後述の「バーチカルブロック」）を表す符号の後に、ブロックの番号を表記した山括弧“＜ ＞”を付記する。
【００３０】
不揮発性メモリ１００は、（４×４）個のバンク１１０から構成され、各バンク１１０は、４つのバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞から構成される。各バーチカルブロックは、４層のメモリ層ＬＹＲ（０）〜ＬＹＲ（３）と、１つの選択回路ＭＤＥＣとを含み、１つのメモリ層は、２０４８×２０４８のマトリックスに配列されたメモリセルから構成されている。即ち、この例では、１つのバンクは、１６層のメモリ層から構成され、これら１６層のメモリ層は、４個のバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞にブロック分割されている。各バーチカルブロックに備えられた選択回路ＭＤＥＣは、上述の図３に示す各ワード線を選択するためのワード線選択回路と、各ビット線を選択するためのビット線選択回路とから構成される。これらの詳細は後述する。
【００３１】
また、バンク１１０の最下層には、各バーチカルブロックの選択回路ＭＤＥＣに共通に供給される信号を生成するためのプリ選択回路ＰＤＥＣが配置され、このプリ選択回路ＰＤＥＣは、例えば上述のビット線選択回路に供給される信号を生成するビット線プリ選択回路を含んでいる。
【００３２】
なお、この例では、１つのバンクを４つのバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞に分割しているが、バンクの分割数は任意であり、また、バンクをブロックに分割せず、前述の図１に示したメモリセルアレイの基本的な構造をそのままバンクに採用してもよい。
【００３３】
図５に、上述の選択回路ＭＤＥＣに含まれるワード線選択回路（ワード線駆動手段）の構成を示す。
このワード線選択回路は、図４に示す選択回路ＭＤＥＣに含まれる。
ＮＭＯＳトランジスタＴＸ１のゲートには、図４に示すバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞を選択するためのバーチカルブロック選択信号Ｖ＜ｉ＞が供給される。また、その電流経路の一端（ソース・ドレインの一方）には、図４に示すメモリ層ＬＹＲ（０）〜ＬＹＲ（３）を選択するためのメモリ層選択信号Ｌ（ｊ）が供給され、その他端はノードＮ１に接続されている。ここで、変数ｉは、選択対象のバーチカルブロックの番号を表し、例えば、Ｖ（０）は、バーチカルブロックＶＢＬＫ＜０＞を選択するための信号を表す。また、変数ｊは、選択対象のメモリ層の番号を表し、例えば、Ｌ（０）は、メモリ層ＬＹＲ（０）を選択するための信号を表す。
【００３４】
ＮＭＯＳトランジスタＴＸ２のゲートには、上述のバーチカルブロック選択信号Ｖ＜ｉ＞の反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ１に接続されている。ＮＭＯＳトランジスタＴＸ３のゲートには、反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ２に接続されている。ＮＭＯＳトランジスタＴＸ４のゲートには、バーチカルブロック選択信号Ｖ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には、メモリ層選択信号Ｌ（ｉ）の反転信号ＬＢ（ｊ）が供給され、その他端はノードＮ２に接続されている。
【００３５】
ＮＭＯＳトランジスタＴＸＧ０〜ＴＸＧ２０４７のゲートは上述のノードＮ１に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、グローバルワード線選択信号ＧＷＬ０〜ＧＷＬ２０４７がそれぞれ供給される。このグローバルワード線選択信号ＧＷＬ０〜ＧＷＬ２０４７は、メモリ層およびバーチカルブロックを問わず、全メモリ層に共通に供給される信号であるが、選択されたメモリ層でのみ意味を持ち、外部のアドレス信号に基づいて択一的にローレベル（０Ｖ）となる。ＮＭＯＳトランジスタＴＸＧ０〜ＴＸＧ２０４７の電流経路の他端（ソース・ドレインの他方）は、ワード線ＷＬ０[ij]〜ＷＬ２０４７[ij]に接続される。ここで、ワード線の符号に付記された[ij]は、このワード線が属するバーチカルブロックの番号ｉとメモリ層の番号ｊを表す。このワード線の符号の表記において、例えばｊを２ｎとし、ｉを考慮しなければ（ブロック分割を考慮しなければ）、図５のＷＬ０[ij]〜ＷＬ２０４７[ij]は、前述の図３に示すワード線ＷＬ０（２ｎ），ＷＬ１（２ｎ）…に相当する。
【００３６】
ＮＭＯＳトランジスタＴＸＶ０〜ＴＸＶ２０４７のゲートは上述のノードＮ２に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、信号ＶＳＰ{ｋ}が共通に供給される。この信号ＶＳＰ{ｋ}は、非選択のメモリ層で意味を持ち、選択メモリ層と隣接する非選択のメモリ層であるかどうかによって異なる電圧レベルを有する信号である。その詳細については、表１を参照して後述する。ＮＭＯＳトランジスタＴＸＶ０〜ＴＸＶ２０４７の電流経路の他端（ソース・ドレインの他方）は、ワード線ＷＬ０[ij]〜ＷＬ２０４７[ij]にそれぞれ接続される。
表１に、上述のワード線選択回路における各信号の値（電圧レベル）を示す。
【００３７】
【表１】
【００３８】
表１に示すように、このワード線選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ワード線（即ち、非選択のワード線）については、グランド（ＧＮＤ）のローレベル（０Ｖ）に駆動するか、またはフローティング状態とするように、各信号の値（電圧レベル）が設定される。また、選択されたバンクについては、選択されたバーチカルブロックと、選択されていないバーチカルブロックとに区分して、選択されていないバーチカルブロックのメモリ層の全ワード線（即ち、非選択のワード線）については、フローティング状態とするように各信号の値（電圧レベル）が設定される。
【００３９】
また、選択されているバーチカルブロックについては、選択されているメモリ層（選択メモリ層）と、選択メモリ層とビット線を共有するメモリ層と、選択メモリ層とビット線を共有しないメモリ層とに区分して、各ワード線を選択的に駆動する。即ち、選択されたメモリ層については、選択されたワード線のみを択一的にグランド（ＧＮＤ）のローレベル（０Ｖ）に駆動し、非選択のワード線については、所定のハイレベル（Ｖｓｅｌ）に駆動する。
【００４０】
また、選択されたメモリ層とビット線を共有するメモリ層の全ワード線については、選択されたメモリ層のワード線と同様に、所定のハイレベル（Ｖｓｅｌ）に駆動する。さらに、選択されたメモリ層とビット線を共有しないメモリ層の全ワード線については、グランド（ＧＮＤ）のローレベル（０Ｖ）に駆動する。
【００４１】
ここで、表１のＶＳＰ{ｋ}について補足する。この信号の表記において、変数ｋは、ｊ＝０または１のときに０に設定され、ｊ＝２または３のときに１に設定される。即ち、プリ選択回路ＭＤＥＣの下層側（ｊ＝０，１）に位置するメモリ層ＬＹＲ（０），ＬＹＲ（１）については信号ＶＳＰ{0}が設定され、プリ選択回路ＰＤＥＣの上層側（ｊ＝２，３）に位置するメモリ層ＬＹＲ（２），ＬＹＲ（３）についてはＶＳＰ{1}が設定される。そして、これら信号ＶＳＰ{0}と信号ＶＳＰ{1}の電圧レベルは相補的に設定される。例えば、メモリ層０，１の信号ＶＳＰ{0}が所定の電圧レベル（Ｖｓｅｌ）のハイレベルに設定された場合には、メモリ層２，３の信号ＶＳＰ{1}はグランド（ＧＮＤ）のローレベルに設定される。逆に、メモリ層０，１の信号ＶＳＰ{0}がグランド（ＧＮＤ）のローレベルに設定された場合には、メモリ層２，３の信号ＶＳＰ{1}は所定の電圧レベル（Ｖｓｅｌ）のハイレベルに設定される。
【００４２】
このような信号ＶＳＰ{ｋ}の振る舞いについて、表１では、「選択メモリ層とビット線（ＢＬ）を共有するメモリ層」の項目の値（Ｖｓｅｌ）と、「選択メモリ層とビット線（ＢＬ）を共有しないメモリ層」の項目の値（ＧＮＤ）により表されている。この信号ＶＳＰ{ｋ}によれば、選択された１つのバーチカルブロック内の４層のメモリ層のうち、選択メモリ層とワード線を共有しないものについては、グランド（ＧＮＤ）に設定される。これにより、選択メモリ層とワード線を共有しないメモリ層におけるリーク電流の発生が抑制される。このように、選択されたバーチカルブロックのワード線の電圧レベルを選択的に設定することにより、各メモリ層間のリーク電流の発生を防止し、消費電力の低減と、誤動作の防止を可能としている。
【００４３】
また、選択されたバーチカルブロックと非選択のバーチカルブロックの接する部分（上層側のバーチカルブロックの最下層のメモリ層０と、その下層側のバーチカルブロックの最上層のメモリ層３との境界）では、ワード線が共有されるので、それらのワード線は両方のバーチカルブロックのワード線選択回路に接続されるが、表１の「非選択バーチカルブロック」の「メモリ層」の項目に示すように、非選択ワード線は全てフローティングとされる。具体的には、非選択バーチカルブロックのワード線選択回路のスイッチはオフ状態に制御される。従って、この境界に位置するワード線が両方のメモリ層のワード線選択回路により同時に駆動されることはない。
【００４４】
図６および図７に、上述の選択回路ＭＤＥＣに含まれるビット線選択回路（ビット線バイアス手段）の構成を示す。このうち、図６は、ビット線選択回路のうち、各バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞に共通に供給されるプリビット線選択信号ＰＢＬ０〜ＰＢＬ２０４７を生成するビット線プリ選択回路の構成を示す。なお、本実施形態では、ビット線選択回路は、外部に出力すべきデータが現れるビット線を選択するためのものであると共に、ビット線に対するバイアスを選択的に設定するためのものでもある。即ち、選択されたビット線には、図示しないセンスアンプが接続され、このセンスアンプによって所定の電圧レベル（Ｖｓｅｌ）がバイアスされるようになっている。ただし、ビット線をバイアスする手段は、この例に限定されない。
【００４５】
まず、図６を参照して、ビット線プリ選択回路の構成を説明する。
このビット線プリ選択回路は、図４に示すプリ選択回路ＰＤＥＣに含まれる。
なお、以下の説明では、データラインの符号「ＤＬ＜０＞〜ＤＬ＜１５＞」における山括弧内の数字はＩ／Ｏ端子の番号（０〜１５）を表し、上述のバーチカルブロックの番号＜ｉ＞を表す山括弧とは意味が異なる点に注意されたい。
【００４６】
ＮＭＯＳトランジスタＴＸＤＬ０のゲートには、アドレス信号Ｙ０が供給され、その電流経路の一端（ソース・ドレインの一方）には、グローバルデータライン信号ＤＬ０＜０＞が供給される。また、ＮＭＯＳトランジスタＴＸＧＮ０のゲートには、アドレス信号Ｙ０の反転信号ＹＢ０が供給され、その電流経路の一端（ソース）はグランド（ＧＮＤ）に接続され、その他端は、ＮＭＯＳトランジスタＴＸＤＬ０の電流経路の他端（ソース・ドレインの他方）に接続され、この接続ノード（符号なし）に現れる信号がプリビット線信号ＰＢＬ０となる。
【００４７】
同様に、アドレス信号Ｙ１〜Ｙ７およびその反転信号ＹＢ１〜ＹＢ７並びにデータライン信号ＤＬ０＜０＞が供給されるＮＭＯＳトランジスタＴＸＤＬ１〜ＴＸＤＬ７およびＮＭＯＳトランジスタＴＸＧＮ１〜ＴＸＧＮ７が、プリビット線信号ＰＢＬ１〜ＰＢＬ７に対応する回路を構成し、上述のプリビット線信号ＰＢＬ０〜ＰＢＬ７を生成する回路郡を１つの単位として、プリビット線選択信号ＰＢＬ０〜ＰＢＬ２０４７に対応する合計２５６組の回路が備えられている。
【００４８】
ここで、プリビット線信号ＰＢＬ０〜ＰＢＬ２０４７は、各メモリ層の２０４８本のビット線ＢＬ０〜ＢＬ２０４７に対応しており、この２０４８のプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７のうち、アドレスＹ０〜Ｙ７およびＹＢ０〜ＹＢ７により、全体の８分の１に相当する２５６本のプリビット線信号が選択されて２５６のデータ線信号ＤＬ０＜０＞〜ＤＬ１５＜１５＞とされ、この２５６のデータ線信号は、図示しないマルチプレクサにより、１６のページに振り分けられ、更に各ページごとに１６個のＩ／Ｏ端子に割り振られる。
表２に、上述のビット線プリ選択回路における各信号の値（電圧レベル）を示す。
【００４９】
【表２】
【００５０】
表２に示すように、このビット線プリ選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド（ＧＮＤ）のローレベル（Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。また、選択されているバンクについては、選択されているプリビットライン（ＰＢＬ）を選択的に所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスし、選択されていない他のプリビットライン（ＰＢＬ）をグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。要約すれば、選択されているバンクの選択されているプリビット線をハイレベルにバイアスし、他のプリビット線を全てローレベルに駆動するように構成されている。
【００５１】
次に、図７に、ビット線選択回路のうち、バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞のそれぞれに供給される信号を生成するビット線メイン選択回路の構成を示す。
このビット線メイン選択回路は、図４に示す選択回路ＭＤＥＣに含まれる。
ＮＭＯＳトランジスタＴＹ１のゲートには、バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞を選択するためのバーチカルブロック選択信号Ｖ＜ｉ＞が供給される。また、その電流経路の一端（ソース・ドレインの一方）には、メモリ層ＬＹＲ（０）〜ＬＹＲ（３）を選択するためのメモリ層選択信号Ｌ（ｊ）が供給され、その他端はノードＮ１１に接続されている。
【００５２】
ＮＭＯＳトランジスタＴＹ２のゲートには、上述のバーチカルブロック選択信号Ｖ＜ｉ＞の反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ１１に接続されている。ＮＭＯＳトランジスタＴＹ３のゲートには反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には電源電圧ＶＤＤまたは所定の高電圧ＶＨが供給され、その他端（ドレインの他方）はノードＮ１２に接続されている。ＮＭＯＳトランジスタＴＹ４のゲートには、バーチカルブロック選択信号Ｖ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には、メモリ層選択信号Ｌ（ｊ）の反転信号ＬＢ（ｊ）が供給され、その他端はノードＮ１２に接続されている。
【００５３】
ＮＭＯＳトランジスタＴＹＰ０〜ＴＹＰ２０４７のゲートは上述のノードＮ１１に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、前述の図６に示すプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７がそれぞれ供給される。このプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７は、バーチカルブロックを問わず、全メモリ層に共通に供給される信号である。ＮＭＯＳトランジスタＴＹＰ０〜ＴＹＰ２０４７の電流経路の他端（ソース・ドレインの他方）は、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]に接続される。ここで、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]における“[ij]”も、前述の図５のワード線の符号に付記されたものと同様の意味を有し、ｊを２ｎ＋１とし、ｉを考慮しなければ（ブロック分割を考慮しなければ）、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]は、前述の図３に示すメモリ層２ｎ＋１の下面に位置するビット線ＢＬ０（２ｎ＋１），ＢＬ１（２ｎ＋１）…に相当する。
【００５４】
ＮＭＯＳトランジスタＴＹＶ０〜ＴＹＶ２０４７のゲートは上述のノードＮ１２に接続され、それらの電流経路の一端（ソース・ドレインの一方）はグランドＧＮＤに共通に接続される。また、これらＮＭＯＳトランジスタＴＹＶ０〜ＴＹＶ２０４７の電流経路の他端（ソース・ドレインの他方）は、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]にそれぞれ接続される。
表３に、上述のビット線メイン選択回路における各信号のレベルを示す。
【００５５】
【表３】
【００５６】
表３に示すように、このビット線メイン選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。また、選択されているバンクについては、さらに選択されている選択バーチカルブロックと、選択されていない非選択バーチカルブロックとに区分し、選択されていないバーチカルブロックの全ビット線をグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。
【００５７】
また、選択されているバーチカルブロックについては、選択されているメモリ層と、選択されていないメモリ層とに区分し、各ビット線を選択的にバイアスする。即ち、選択されているメモリ層の選択されているビット線については、所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスし、選択されていないメモリ層のビット線についてはグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスする。
図７および図８に示す回路の動作を要約すれば、このビット線選択回路によれば、バーチカルブロックを問わず、選択されている唯一のメモリ層のビット線のみをハイレベルにバイアスし、他のビット線についてはローレベルにバイアスする。
【００５８】
参考までに、図８に、プリ選択回路ＰＤＥＣから各バーチカルブロックの選択回路ＭＤＥＣに供給される上述の各信号を示し、図９に、各バーチカルブロックの選択回路ＭＤＥＣから各メモリ層に供給される上述の各信号を示す。なお、図９において、山括弧の表記“＜２０４７：０＞”は、いわゆるバス表示を意味しており、例えば、ＢＬ＜２０４７：０＞は、ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬ２０４７を表していることに注意されたい。
【００５９】
次に、図１０を参照しながら、メモリ層２ｎのメモリセルＭＣ（２ｎ）の記憶データを読み出す場合を例として、本実施形態による不揮発性メモリの動作を説明する。
上述した図５に示すワード線選択回路によれば、選択されたメモリ層２ｎに存在する読み出し対象のメモリセルＭＣ（２ｎ）が接続されるワード線ＷＬ０（２ｎ）はグランド（ＧＮＤ）のローレベル（０Ｖ）に駆動される。これに対し、その上層に位置するメモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）が接続されるワード線ＷＬ０（２ｎ＋２）は、所定の電圧レベル（Ｖｓｅｌ）のハイレベルに駆動される。
【００６０】
また、上述した図６および図７に示すビット線プリ選択回路およびビット線メイン選択回路によれば、選択対象のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されるビット線ＢＬ０（２ｎ＋１）は所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスされる。これに対し、その下層に位置するメモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）が接続されるビット線ＢＬ０（２ｎ−１）は、グランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスされる。
【００６１】
このようなバイアス状態によれば、読み出し対象のメモリセルＭＣ（２ｎ）の整流素子は順方向にバイアスされ、その抵抗体の抵抗値に応じた電流がビット線ＢＬ０（２ｎ＋１）を介して図示しないセンスアンプにより検出され、データとして外部に読み出される。
【００６２】
ここで、選択対象のメモリ層２ｎの上層に位置するメモリセルＭＣ（２ｎ＋１）に着目すると、このメモリセルＭＣ（２ｎ＋１）が接続されたワード線ＷＬ０（２ｎ＋２）とビット線ＢＬ０（２ｎ＋１）は共に所定の電圧レベル（Ｖｓｅｌ）とされ、これらは等電圧レベル（電位差０）に設定される。従って、メモリセルＭＣ（２ｎ＋１）の整流素子は順方向にバイアスされず、このメモリセルＭＣ（２ｎ＋１）を介してリーク電流が発生することはない。
【００６３】
また、選択対象のメモリ層２ｎの下層に位置するメモリセルＭＣ（２ｎ−１）に着目すると、このメモリセルＭＣ（２ｎ−１）が接続されたワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ−１）は共にグランド（ＧＮＤ）のローレベル（０Ｖ）に設定され、これらも等電圧レベル（電位差０）に設定される。従って、メモリセルＭＣ（２ｎ−１）の整流素子は順方向にバイアスされず、このメモリセルＭＣ（２ｎ−１）を介してリーク電流が発生することもない。
【００６４】
さらに、図１０には示していないが、選択対象のメモリ層２ｎと隣接しない他のメモリ層のワード線はグランド（ＧＮＤ）に設定されると共にビット線もグランドレベルに設定される。従って、選択されたメモリ層と隣接しない大多数のメモリ層のメモリセルについても、ワード線とビット線が等電圧レベルになる。これにより、選択メモリ層に隣接する非選択メモリ層におけるメモリセルの選択素子が順方向にバイアスされることがなくなり、非選択の各メモリ層のメモリセルを介したリーク電流を抑制することか可能になる。
【００６５】
以上、本実施形態によれば、メモリ層間のリーク電流に起因する消費電流を有効に抑制することが可能になると共に、読み出し時の選択セルのセル電流を正確に検出することが可能になり、読み出し動作を安定化することが可能になる。
【００６６】
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
例えばえ、上述の実施形態では、４層のバーチカルブロック構造を採用し、そのブロック内に選択回路を配置し、それらを更に積層するものとしたが、本発明はこの構成に限定されるものではなく、バーチカルブロック内のメモリ層が４層以上、またはそれ以下であってもよく、或いは、選択回路を最下層に全て集積し、メモリ層のみが積層された構成としてもよい。また、最下層にワード線が配置される構成としたが、これに限定されることなく、前述したように、最下層にビット線を配置する構成としてもよく、そのような構成においても、上述の実施形態と同様の概念に従ってワード線とビット線の各電圧レベルを設定すればよい。
【００６７】
また、上述の実施形態では、ワード線をローレベルに設定し、ビット線をハイレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしたが、この例に限定されることなく、ワード線をハイレベルに設定し、ビット線をローレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしてもよい。
【００６８】
また、上述の実施形態では、整流素子Ｄとしてダイオードを採用したが、これに限定されることなく、バイアスの方向に応じて電流量が変化する素子であれば、どのような素子を選択素子として用いてもよい。また、メモリセル本体として抵抗体を採用したが、これに限定されることなく、記憶データに応じて電流量を変化させることが可能な素子であれば、どのような素子を用いてもよい。また、メモリセルに設定されるハイレベルおよびローレベルは、特に制限されるものではなく、上述のように、メモリセル内の整流素子もバイアス状態を設定することが可能であれば、特に制限されない。
【００６９】
また、最下面にワード線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Ｚで定義し、最下面にワード線が配置され、最下層のメモリ層をＺ＝０としたときに、
・Ｚ＝２ｎ（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ−１のメモリ層の全ビット線には０Ｖを印加し、
Ｚ＝２ｎ＋１のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
・Ｚ＝２ｎ＋１（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ＋２のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
Ｚ＝２ｎ＋２のメモリ層の全ビット線には０Ｖを印加する。
【００７０】
また、最下面にビット線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Ｚで定義し、最下面にビット線が配置され、最下層のメモリ層をＺ＝０としたときに、
・Ｚ＝２ｎ＋１（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎのメモリ層の全ビット線には０Ｖを印加し、
Ｚ＝２ｎ＋２のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
・Ｚ＝２ｎ（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ−１のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
Ｚ＝２ｎ＋１のメモリ層の全ビット線には０Ｖを印加する。
【符号の説明】
【００７１】
ＭＣ，ＭＣ（２ｎ−１），ＭＣ（２ｎ），ＭＣ（２ｎ＋１）；メモリセル
Ｒ；抵抗体（メモリセル本体）
Ｄ；ダイオード（整流素子）
ＷＬ１（２ｎ），ＷＬ１（２ｎ＋２），ＷＬ２（２ｎ），ＷＬ（２ｎ＋２）；ワード線
ＢＬ１（２ｎ−１），ＢＬ１（２ｎ＋１），ＢＬ２（２ｎ−１），ＢＬ２（２ｎ＋１）；ビット線
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、メモリセルが３次元状に積層化された不揮発性メモリに関する。
【背景技術】
【０００２】
近年、不揮発性メモリの分野では、微細化技術の制約を克服するために、メモリセルを３次元状に積層化して集積度を上げる研究が盛んに行われている。とりわけ、相変化を利用するＰＲＡＭ(Phase change Random Access Memory)や、抵抗変化型メモリであるＲＲＡＭ(Resistance Random Access Memory)などの新規なメモリの分野において、メモリセルの積層化に関する研究が積極的に推し進められている。
【０００３】
一般に、メモリセルアレイには複数のワード線と複数のビット線とが互いに直交するように配線され、これらワード線とビット線との交点にメモリセルが配置されている。そして、アドレスによって特定されたワード線とビット線との交点に位置するメモリセルが選択され、このメモリセルからデータがビット線を介して読み出されるようになっている。このようなメモリセルの選択を可能にするために、各メモリセルには選択素子が備えられている。
【０００４】
積層化されたメモリセルの選択素子としては、一般的な平面構造のＭＯＳＦＥＴ、マカロニ構造のＭＯＳＦＥＴ、或いはダイオードが挙げられるが、このうち、平面構造のＭＯＳＦＥＴは、平面方向の微細化に不向きであり、平面方向の集積度を上げることができないという欠点がある。また、マカロニ構造のＭＯＳＦＥＴは、平面方向の微細化には有利であるが、プロセス工程が複雑になるという欠点がある。これに対し、ダイオードは構造がシンプルであるため、微細化に有利であると共に、複雑なプロセス工程を必要としない。このため、積層化されたメモリセルの選択素子としてはダイオードが最も有望である。
【０００５】
図１１に、積層化されたメモリセルの選択素子としてダイオードを用いた場合のメモリセルアレイの等価回路の一例を示す。同図に示す例では、説明の便宜上、３層に積層されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ１２と、これらに接続されたワード線ＷＬ２，ＷＬ４、ＷＬ２２およびビット線ＢＬ１，ＢＬ３のみが示されており、ワード線方向およびビット線方向に配列された他のメモリセルは省略されている。
【０００６】
各メモリセルは、記憶データに応じた抵抗値を有する抵抗素子と、選択素子であるダイオードから構成される。これら抵抗素子と選択素子はワード線とビット線との間に直列接続され、このうちダイオードは、ワード線に対してビット線の電位が相対的に高い場合に順バイアスされる向きに接続されている。また、ワード線とビット線は、隣接関係にある二つの層のメモリセルで共有されるようにして、交互に積層されている。
【０００７】
ここで、例えば２層目のメモリセルＭＣ２からデータを読み出す場合、図示しないデコード回路によりワード線ＷＬ２を選択的にローレベル（０Ｖ）に駆動し、ビット線ＢＬ３を選択的に所定電圧のハイレベル（Ｖｓｅｌ）にバイアスする。このバイアス状態で、ビット線ＢＬ３に接続された図示しないセンスアンプにより電流を検出し、この検出結果からメモリセルＭＣ２の記憶データの論理値（０／１）を判定して外部に出力する。
【０００８】
このように、ワード線とビット線を隣接層の間で共有するようにして積層化されたメモリセルの選択素子としてダイオードを採用する場合、読み出し対象のメモリセルＭＣ２のダイオードが順方向にバイアスされるように、ワード線ＷＬ２を選択的にローレベルに駆動し、ビット線ＢＬ３を選択的にハイレベルにバイアスする。逆に、ワード線ＷＬ２をハイレベルに駆動し、ビット線ＢＬ３をローレベルにバイアスすれば、メモリセルＭＣ２のダイオードは逆バイアス状態とされる。この場合、メモリセルＭＣ２の抵抗素子の抵抗値に関係なく、メモリセルＭＣ２からビット線ＢＬ３に電流は流れない。即ち、メモリセルＭＣ２は非選択状態とされ、記憶データの読み出しは行われない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１７７１８１号公報
【特許文献２】特開２００９−１６３８６７号公報
【特許文献３】特表２００６−５１４３９３号公報
【特許文献４】特開２００７−１６５８７３号公報
【特許文献５】特開２００９−０９９８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ダイオードは２端子素子であり、アノード・カソード間の相対的な電圧関係によって導通状態が定まる。このため、前述のように隣接層間でワード線およびビット線を共有して積層化されたメモリセルの選択素子としてダイオードを採用する場合、非選択層のメモリセルに接続されたワード線とビット線の電圧状態によっては、選択層のワード線またはビット線と、非選択層のワード線またはビット線との間に電流が発生する場合があり、そのような場合、消費電流が増加するのみならず、正常な読み出し動作が阻害される虞があるという問題がある。
【００１１】
この問題について、図１１を参照して具体的に説明する。上述の例では、選択層である２層目のメモリセルＭＣ２からデータを読み出すため、ワード線ＷＬ２がローレベル（０Ｖ）に駆動され、ビット線ＢＬ３がハイレベル（Ｖｓｅｌ）にバイアスされる。このとき、非選択層である３層目のメモリセルＭＣ３に接続されたワード線ＷＬ４がフローティング状態であれば、このワード線ＷＬ４に寄生する容量（図示なし）の充電電流ＩＬ１が、ビット線ＢＬ３からメモリセルＭＣ３を介してワード線ＷＬ４に流れ込む。この結果、ビット線ＢＬ３に接続された図示しないセンスアンプは、選択層のメモリセルＭＣ２を流れる電流に加えて、非選択層のメモリセルＭＣ３を流れる上記充電電流ＩＬ１を検出する。このため、選択層のメモリセルＭＣ２の電流を正しく検出することができず、読み出し動作が阻害される虞が生じる。しかも、ワード線ＷＬ４に寄生する容量の充電電流ＩＬ１が発生するため、電力消費が増加する。
【００１２】
また、非選択層である１層目のメモリセルＭＣ１に接続されたビット線ＢＬ１がフローティング状態であれば、このメモリセルＭＣ１と同じ層に属する他のメモリセルＭＣ１２のリーク電流ＩＬ２がビット線ＢＬ１およびメモリセルＭＣ１を介してワード線ＷＬ２に流れ込む。具体的に説明すると、ビット線ＢＬ１には、選択状態のメモリセルＭＣ１の他に非選択状態のメモリセルＭＣ１２が接続されており、このメモリセルＭＣ１２に接続されるワード線ＷＬ２２はハイレベル（Ｖｓｅｌ）に駆動される。ここで、ハイレベル（Ｖｓｅｌ）に駆動されたワード線ＷＬ２２と、ローレベル（Ｖｓｅｌ）に駆動されたワード線ＷＬ２との間の電流経路に着目すれば、メモリセルＭＣ１２のダイオードは逆方向にバイアスされ、その逆方向リーク電流ＩＬ２がビット線ＢＬ１およびメモリセルＭＣ１を介してワード線ＷＬ２に流れ込む。
【００１３】
このようなメモリセルＭＣ１２と同様のバイアス状態に置かれるメモリセルはビット線ＢＬ１上に多数存在し、このようなバイアス状態のメモリセルの逆方向リーク電流ＩＬ２の総和がワード線ＷＬ２２からワード線ＷＬ２に流れ込む。この結果、ワード線ＷＬ２のレベルをローレベルに維持できなくなると、選択層のメモリセルＭＣ２に流れる電流が変動し、ビット線ＢＬ３に接続された図示しないセンスアンプは、選択層のメモリセルＭＣ２の電流を正しく検出することができなくなり、このため、読み出し動作が阻害される虞が生じる。
【００１４】
本発明は、上記事情に鑑みてなされたものであり、ワード線とビット線を共有するようにして積層化されたメモリセルの選択素子としてダイオードなどの整流素子を採用する不揮発性メモリにおいて、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することを可能とする不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明による不揮発性メモリ（１００）は、複数のメモリ層（ＬＹＲ（０）〜ＬＹＲ（３））が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子（Ｄ）を備えた不揮発性メモリであって、読み出し対象の第１のメモリ層の第１のメモリセル（例えば、メモリセルＭＣ（２ｎ））に接続された第１のワード線（例えば、ワード線ＷＬ０（２ｎ））を第１の電圧レベル（例えば、グランド）に駆動すると共に、前記第１のメモリセルに接続された第１のビット線（例えば、ビット線ＢＬ０（２ｎ＋１）を共有する第２のメモリ層の第２のメモリセル（例えば、メモリセルＭＣ（２ｎ＋１））に接続された第２のワード線（例えば、ワード線ＷＬ（２ｎ＋２））を第２の電圧レベル（例えば、所定の電圧レベル（Ｖｓｅｌ））に駆動するワード線駆動手段（例えば、図５に示すワード線選択回路）と、前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセル（例えば、メモリセルＭＣ（２ｎ−１））に接続された第２のビット線（例えば、ビット線（２ｎ−１））を前記第１の電圧レベルにバイアスするビット線バイアス手段（例えば、図６および図７に示すビット線選択回路）とを備えた不揮発性メモリの構成を有する。
【００１６】
上記構成によれば、読み出し対象の第１のメモリ層の第１のメモリセルが接続される第１のビット線の電圧レベルと、この第１のビット線を共有する第２のメモリ層の第２のメモリ層の第２のメモリセルが接続された第２のワード線の電圧レベルが等しくなる。これにより、第１のビット線には、第２のメモリ層のメモリの電流が流れず、読み出し対象の第１のメモリ層の第１のメモリセルの電流のみが流れる。また、読み出し対象の第１のメモリセルが接続された第１のワード線の電圧レベルと、この第１のワード線を共有する第３のメモリ層の第３のメモリセルが接続された第２のビット線の電圧レベルが等しくなる。これにより、第１のワード線の電圧レベルが第２のビット線の電圧レベルの影響を受けることがなくなり、読み出し対象の第１のメモリ層の第１のメモリセルが安定的にバイアスされる。
【発明の効果】
【００１７】
本発明によれば、読み出しの対象となっていないメモリセルによる消費電流の発生を抑制すると共に、読み出し対象のメモリセルの電流を安定的に検出することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態によるメモリセルアレイの全体構成を示す図である。
【図２】本発明の実施形態によるメモリ層とワード線とビット線との関係を示す図である。
【図３】本発明の実施形態によるメモリセルアレイ内のメモリセルとワード線とビット線との接続関係を示す図である。
【図４】本発明の実施形態によるバンク構成された不揮発性メモリ１００のアレイ構成を示す図である。
【図５】本発明の実施形態によるワード線選択回路の構成を示す図である。
【図６】本発明の実施形態によるビット線プリ選択回路の構成を示す図である。
【図７】本発明の実施形態によるビット線選択回路の構成を示す図である。
【図８】本発明の実施形態によるメモリセルアレイに供給される信号を説明するための図である。
【図９】本発明の実施形態によるメモリ層に供給される信号を説明するための図である。
【図１０】本発明の実施形態による不揮発性メモリの動作（バイアス状態）を説明するための図である。
【図１１】従来技術の問題を説明するための図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しながら、本発明の実施形態について説明する。
図１に、本実施形態による不揮発性メモリのメモリセルアレイ全体構成を示す。同図に示すように、このメモリセルアレイは、いわゆる３次元構造を有し、Ｘ−Ｙ平面における２次元メモリセルアレイ（以下、「メモリ層」と称す）をＺ軸方向に積層して構成されている。この例では、最下層のメモリ層０から最上層のメモリ層ｍ（ｍは１以上の整数）までのｍ＋１個のメモリ層が示されており、ビット線（ＢＬ）の配線方向をＸ軸方向とし、ワード線（ＷＬ）の配線方向をＹ軸方向とし、メモリ層０〜ｍの積層方向をＺ軸方向としている。
【００２０】
図２に、各メモリ層に着目した場合のワード線とビット線との間の配置関係を示す。同図に示すように、各メモリ層の下面と上面には、それぞれ、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…と、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…が、Ｘ−Ｙ平面に投影した場合に互いに直交するように形成されている。ここで、図２に示すメモリ層が図１に示す偶数層のメモリ層２ｎ（ｎは０≦２ｎ≦ｍを満たす整数）を示すものとすれば、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３…は、メモリ層２ｎと下層のメモリ層２ｎ−１とで共有され、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３…は、メモリ層２ｎと上層のメモリ層２ｎ＋１とで共有されている。このため、メモリ層の積層方向（Ｚ軸方向）に、ワード線とビット線とが交互に配置された構造となっている。
【００２１】
なお、本実施形態では、各メモリ層の下面に着目すれば、偶数層のメモリ層の下面にワード線が配置され、奇数層のメモリ層の下面にビット線が配置されたものとなっている。従って、最下層のメモリ層０の下面にはワード線（図示なし）が配置されている。ただし、この例に限定されず、偶数層のメモリ層の下面にビット線が配置され、奇数層のメモリ層の下面にワード線が配置されてもよい。
【００２２】
図３に、図２に示したメモリ層２ｎ−１，２ｎ，２ｎ＋１を例として、メモリセルＭＣとワード線ＷＬとビット線ＢＬとの接続関係を示す。
なお、以下では、必要に応じて、各要素を表す符号の後に、この要素が含まれるメモリ層の層番号を表記した丸括弧“（ ）”を付記する。例えば、図３に示す例では、メモリセルＭＣ（２ｎ）は、メモリ層２ｎに含まれることを意味する。また、２つのメモリ層に共有されるワード線およびビット線については、説明の便宜上、各メモリ層の下面に位置するものとして取り扱い、そのメモリ層の層番号をワード線およびビット線を表す符号の括弧内に表記する。図３に示す例では、例えばワード線ＷＬ０（２ｎ）はメモリ層２ｎの下面に位置することを意味する。また、例えばビット線ＢＬ０（２ｎ＋１）は、メモリ層２ｎ＋１の下面に位置することを意味する。
【００２３】
ただし、このような符号の表記に関する取り決めは、説明の便宜を図るためのものに過ぎず、ワード線およびビット線が各メモリセルの上面に位置するものとして取り扱ってもよく、あるいはメモリ層に関連づけなくてもよい。したがって、例えばワード線ＷＬ０（２ｎ）はメモリ層２ｎの下面に位置するが、このことは、換言すれば、ワード線ＷＬ０（２ｎ）がメモリ層２ｎ−１の上面に位置することを意味する。また、例えばビット線ＢＬ０（２ｎ＋１）はメモリ層２ｎ＋１の下面に位置するが、このことは、換言すれば、ビット線ＢＬ０（２ｎ＋１）がメモリ層２ｎの上面に位置することを意味する。
【００２４】
図３において、メモリ層２ｎに対応する構成に着目すれば、例えばワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ＋１）との交点にはメモリセルＭＣ（２ｎ）が配置されている。このメモリセルＭＣ（２ｎ）は、記憶データに応じた抵抗値を有する抵抗体Ｒ（メモリセル本体）と、選択素子である整流素子Ｄとから構成され、これら抵抗体Ｒおよび整流素子Ｄは、ワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ＋１）との間に直列接続されている。
【００２５】
ここで、整流素子Ｄは例えばダイオードであり、そのアノードが抵抗体Ｒを介してビット線ＢＬ０（２ｎ＋１）に接続され、そのカソードがワード線ＷＬ０（２ｎ）に接続されている。すなわち、メモリセルＭＣ（２ｎ）は、ビット線ＢＬ０（２ｎ＋１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２６】
また、メモリ層２ｎの上層であるメモリ層２ｎ＋１に対応する構成に着目すれば、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されたビット線ＢＬ０（２ｎ＋１）と、メモリ層２ｎ＋１の上面に位置するワード線ＷＬ０（２ｎ＋２）との間にメモリセルＭＣ（２ｎ＋１）が接続されている。すなわち、メモリ層２ｎのメモリセルＭＣ（２ｎ）とメモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）は、ビット線ＢＬ０（２ｎ＋１）を共有している。メモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）は、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）と同様に、ビット線ＢＬ０（２ｎ＋１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ＋２）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２７】
更に、メモリ層２ｎの下層であるメモリ層２ｎ−１に対応する構成に着目すれば、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されたワード線ＷＬ０（２ｎ）と、メモリ層２ｎ−１の下面に位置するビット線ＢＬ０（２ｎ−１）との間にメモリセルＭＣ（２ｎ−１）が接続されている。すなわち、メモリ層２ｎのメモリセルＭＣ（２ｎ）とメモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）は、ワード線ＷＬ０（２ｎ）を共有している。メモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）は、上述のメモリ層２ｎのメモリセルＭＣ（２ｎ）と同様に、ビット線ＢＬ０（２ｎ−１）をハイレベルにバイアスし、ワード線ＷＬ０（２ｎ）をローレベルに駆動した場合、その整流素子Ｄが順方向にバイアスされるように構成されている。
【００２８】
図３では、例示的にメモリ層２ｎ−１，２ｎ，２ｎ＋１の各メモリセルとワード線とビット線との接続関係を示しているが、各メモリ層のワード線とビット線との交点には同様にメモリセルが配置され、本実施形態によるメモリセルアレイは、隣接するメモリ層間でワード線またはビット線を共有した３次元構造を有するものとなっている。
【００２９】
図４に、上述の３次元構造のメモリセルアレイに対してバンク構成とブロック分割を適用した場合の不揮発性メモリ１００のフロアプランを示す。
なお、以下の説明では、必要に応じて、ブロック（後述の「バーチカルブロック」）を表す符号の後に、ブロックの番号を表記した山括弧“＜ ＞”を付記する。
【００３０】
不揮発性メモリ１００は、（４×４）個のバンク１１０から構成され、各バンク１１０は、４つのバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞から構成される。各バーチカルブロックは、４層のメモリ層ＬＹＲ（０）〜ＬＹＲ（３）と、１つの選択回路ＭＤＥＣとを含み、１つのメモリ層は、２０４８×２０４８のマトリックスに配列されたメモリセルから構成されている。即ち、この例では、１つのバンクは、１６層のメモリ層から構成され、これら１６層のメモリ層は、４個のバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞にブロック分割されている。各バーチカルブロックに備えられた選択回路ＭＤＥＣは、上述の図３に示す各ワード線を選択するためのワード線選択回路と、各ビット線を選択するためのビット線選択回路とから構成される。これらの詳細は後述する。
【００３１】
また、バンク１１０の最下層には、各バーチカルブロックの選択回路ＭＤＥＣに共通に供給される信号を生成するためのプリ選択回路ＰＤＥＣが配置され、このプリ選択回路ＰＤＥＣは、例えば上述のビット線選択回路に供給される信号を生成するビット線プリ選択回路を含んでいる。
【００３２】
なお、この例では、１つのバンクを４つのバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞に分割しているが、バンクの分割数は任意であり、また、バンクをブロックに分割せず、前述の図１に示したメモリセルアレイの基本的な構造をそのままバンクに採用してもよい。
【００３３】
図５に、上述の選択回路ＭＤＥＣに含まれるワード線選択回路（ワード線駆動手段）の構成を示す。
このワード線選択回路は、図４に示す選択回路ＭＤＥＣに含まれる。
ＮＭＯＳトランジスタＴＸ１のゲートには、図４に示すバーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞を選択するためのバーチカルブロック選択信号Ｖ＜ｉ＞が供給される。また、その電流経路の一端（ソース・ドレインの一方）には、図４に示すメモリ層ＬＹＲ（０）〜ＬＹＲ（３）を選択するためのメモリ層選択信号Ｌ（ｊ）が供給され、その他端はノードＮ１に接続されている。ここで、変数ｉは、選択対象のバーチカルブロックの番号を表し、例えば、Ｖ（０）は、バーチカルブロックＶＢＬＫ＜０＞を選択するための信号を表す。また、変数ｊは、選択対象のメモリ層の番号を表し、例えば、Ｌ（０）は、メモリ層ＬＹＲ（０）を選択するための信号を表す。
【００３４】
ＮＭＯＳトランジスタＴＸ２のゲートには、上述のバーチカルブロック選択信号Ｖ＜ｉ＞の反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ１に接続されている。ＮＭＯＳトランジスタＴＸ３のゲートには、反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ２に接続されている。ＮＭＯＳトランジスタＴＸ４のゲートには、バーチカルブロック選択信号Ｖ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には、メモリ層選択信号Ｌ（ｉ）の反転信号ＬＢ（ｊ）が供給され、その他端はノードＮ２に接続されている。
【００３５】
ＮＭＯＳトランジスタＴＸＧ０〜ＴＸＧ２０４７のゲートは上述のノードＮ１に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、グローバルワード線選択信号ＧＷＬ０〜ＧＷＬ２０４７がそれぞれ供給される。このグローバルワード線選択信号ＧＷＬ０〜ＧＷＬ２０４７は、メモリ層およびバーチカルブロックを問わず、全メモリ層に共通に供給される信号であるが、選択されたメモリ層でのみ意味を持ち、外部のアドレス信号に基づいて択一的にローレベル（０Ｖ）となる。ＮＭＯＳトランジスタＴＸＧ０〜ＴＸＧ２０４７の電流経路の他端（ソース・ドレインの他方）は、ワード線ＷＬ０[ij]〜ＷＬ２０４７[ij]に接続される。ここで、ワード線の符号に付記された[ij]は、このワード線が属するバーチカルブロックの番号ｉとメモリ層の番号ｊを表す。このワード線の符号の表記において、例えばｊを２ｎとし、ｉを考慮しなければ（ブロック分割を考慮しなければ）、図５のＷＬ０[ij]〜ＷＬ２０４７[ij]は、前述の図３に示すワード線ＷＬ０（２ｎ），ＷＬ１（２ｎ）…に相当する。
【００３６】
ＮＭＯＳトランジスタＴＸＶ０〜ＴＸＶ２０４７のゲートは上述のノードＮ２に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、信号ＶＳＰ{ｋ}が共通に供給される。この信号ＶＳＰ{ｋ}は、非選択のメモリ層で意味を持ち、選択メモリ層と隣接する非選択のメモリ層であるかどうかによって異なる電圧レベルを有する信号である。その詳細については、表１を参照して後述する。ＮＭＯＳトランジスタＴＸＶ０〜ＴＸＶ２０４７の電流経路の他端（ソース・ドレインの他方）は、ワード線ＷＬ０[ij]〜ＷＬ２０４７[ij]にそれぞれ接続される。
表１に、上述のワード線選択回路における各信号の値（電圧レベル）を示す。
【００３７】
【表１】
【００３８】
表１に示すように、このワード線選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ワード線（即ち、非選択のワード線）については、グランド（ＧＮＤ）のローレベル（０Ｖ）に駆動するか、またはフローティング状態とするように、各信号の値（電圧レベル）が設定される。また、選択されたバンクについては、選択されたバーチカルブロックと、選択されていないバーチカルブロックとに区分して、選択されていないバーチカルブロックのメモリ層の全ワード線（即ち、非選択のワード線）については、フローティング状態とするように各信号の値（電圧レベル）が設定される。
【００３９】
また、選択されているバーチカルブロックについては、選択されているメモリ層（選択メモリ層）と、選択メモリ層とビット線を共有するメモリ層と、選択メモリ層とビット線を共有しないメモリ層とに区分して、各ワード線を選択的に駆動する。即ち、選択されたメモリ層については、選択されたワード線のみを択一的にグランド（ＧＮＤ）のローレベル（０Ｖ）に駆動し、非選択のワード線については、所定のハイレベル（Ｖｓｅｌ）に駆動する。
【００４０】
また、選択されたメモリ層とビット線を共有するメモリ層の全ワード線については、選択されたメモリ層のワード線と同様に、所定のハイレベル（Ｖｓｅｌ）に駆動する。さらに、選択されたメモリ層とビット線を共有しないメモリ層の全ワード線については、グランド（ＧＮＤ）のローレベル（０Ｖ）に駆動する。
【００４１】
ここで、表１のＶＳＰ{ｋ}について補足する。この信号の表記において、変数ｋは、ｊ＝０または１のときに０に設定され、ｊ＝２または３のときに１に設定される。即ち、プリ選択回路ＭＤＥＣの下層側（ｊ＝０，１）に位置するメモリ層ＬＹＲ（０），ＬＹＲ（１）については信号ＶＳＰ{0}が設定され、プリ選択回路ＰＤＥＣの上層側（ｊ＝２，３）に位置するメモリ層ＬＹＲ（２），ＬＹＲ（３）についてはＶＳＰ{1}が設定される。そして、これら信号ＶＳＰ{0}と信号ＶＳＰ{1}の電圧レベルは相補的に設定される。例えば、メモリ層０，１の信号ＶＳＰ{0}が所定の電圧レベル（Ｖｓｅｌ）のハイレベルに設定された場合には、メモリ層２，３の信号ＶＳＰ{1}はグランド（ＧＮＤ）のローレベルに設定される。逆に、メモリ層０，１の信号ＶＳＰ{0}がグランド（ＧＮＤ）のローレベルに設定された場合には、メモリ層２，３の信号ＶＳＰ{1}は所定の電圧レベル（Ｖｓｅｌ）のハイレベルに設定される。
【００４２】
このような信号ＶＳＰ{ｋ}の振る舞いについて、表１では、「選択メモリ層とビット線（ＢＬ）を共有するメモリ層」の項目の値（Ｖｓｅｌ）と、「選択メモリ層とビット線（ＢＬ）を共有しないメモリ層」の項目の値（ＧＮＤ）により表されている。この信号ＶＳＰ{ｋ}によれば、選択された１つのバーチカルブロック内の４層のメモリ層のうち、選択メモリ層とワード線を共有しないものについては、グランド（ＧＮＤ）に設定される。これにより、選択メモリ層とワード線を共有しないメモリ層におけるリーク電流の発生が抑制される。このように、選択されたバーチカルブロックのワード線の電圧レベルを選択的に設定することにより、各メモリ層間のリーク電流の発生を防止し、消費電力の低減と、誤動作の防止を可能としている。
【００４３】
また、選択されたバーチカルブロックと非選択のバーチカルブロックの接する部分（上層側のバーチカルブロックの最下層のメモリ層０と、その下層側のバーチカルブロックの最上層のメモリ層３との境界）では、ワード線が共有されるので、それらのワード線は両方のバーチカルブロックのワード線選択回路に接続されるが、表１の「非選択バーチカルブロック」の「メモリ層」の項目に示すように、非選択ワード線は全てフローティングとされる。具体的には、非選択バーチカルブロックのワード線選択回路のスイッチはオフ状態に制御される。従って、この境界に位置するワード線が両方のメモリ層のワード線選択回路により同時に駆動されることはない。
【００４４】
図６および図７に、上述の選択回路ＭＤＥＣに含まれるビット線選択回路（ビット線バイアス手段）の構成を示す。このうち、図６は、ビット線選択回路のうち、各バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞に共通に供給されるプリビット線選択信号ＰＢＬ０〜ＰＢＬ２０４７を生成するビット線プリ選択回路の構成を示す。なお、本実施形態では、ビット線選択回路は、外部に出力すべきデータが現れるビット線を選択するためのものであると共に、ビット線に対するバイアスを選択的に設定するためのものでもある。即ち、選択されたビット線には、図示しないセンスアンプが接続され、このセンスアンプによって所定の電圧レベル（Ｖｓｅｌ）がバイアスされるようになっている。ただし、ビット線をバイアスする手段は、この例に限定されない。
【００４５】
まず、図６を参照して、ビット線プリ選択回路の構成を説明する。
このビット線プリ選択回路は、図４に示すプリ選択回路ＰＤＥＣに含まれる。
なお、以下の説明では、データラインの符号「ＤＬ＜０＞〜ＤＬ＜１５＞」における山括弧内の数字はＩ／Ｏ端子の番号（０〜１５）を表し、上述のバーチカルブロックの番号＜ｉ＞を表す山括弧とは意味が異なる点に注意されたい。
【００４６】
ＮＭＯＳトランジスタＴＸＤＬ０のゲートには、アドレス信号Ｙ０が供給され、その電流経路の一端（ソース・ドレインの一方）には、グローバルデータライン信号ＤＬ０＜０＞が供給される。また、ＮＭＯＳトランジスタＴＸＧＮ０のゲートには、アドレス信号Ｙ０の反転信号ＹＢ０が供給され、その電流経路の一端（ソース）はグランド（ＧＮＤ）に接続され、その他端は、ＮＭＯＳトランジスタＴＸＤＬ０の電流経路の他端（ソース・ドレインの他方）に接続され、この接続ノード（符号なし）に現れる信号がプリビット線信号ＰＢＬ０となる。
【００４７】
同様に、アドレス信号Ｙ１〜Ｙ７およびその反転信号ＹＢ１〜ＹＢ７並びにデータライン信号ＤＬ０＜０＞が供給されるＮＭＯＳトランジスタＴＸＤＬ１〜ＴＸＤＬ７およびＮＭＯＳトランジスタＴＸＧＮ１〜ＴＸＧＮ７が、プリビット線信号ＰＢＬ１〜ＰＢＬ７に対応する回路を構成し、上述のプリビット線信号ＰＢＬ０〜ＰＢＬ７を生成する回路郡を１つの単位として、プリビット線選択信号ＰＢＬ０〜ＰＢＬ２０４７に対応する合計２５６組の回路が備えられている。
【００４８】
ここで、プリビット線信号ＰＢＬ０〜ＰＢＬ２０４７は、各メモリ層の２０４８本のビット線ＢＬ０〜ＢＬ２０４７に対応しており、この２０４８のプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７のうち、アドレスＹ０〜Ｙ７およびＹＢ０〜ＹＢ７により、全体の８分の１に相当する２５６本のプリビット線信号が選択されて２５６のデータ線信号ＤＬ０＜０＞〜ＤＬ１５＜１５＞とされ、この２５６のデータ線信号は、図示しないマルチプレクサにより、１６のページに振り分けられ、更に各ページごとに１６個のＩ／Ｏ端子に割り振られる。
表２に、上述のビット線プリ選択回路における各信号の値（電圧レベル）を示す。
【００４９】
【表２】
【００５０】
表２に示すように、このビット線プリ選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド（ＧＮＤ）のローレベル（Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。また、選択されているバンクについては、選択されているプリビットライン（ＰＢＬ）を選択的に所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスし、選択されていない他のプリビットライン（ＰＢＬ）をグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。要約すれば、選択されているバンクの選択されているプリビット線をハイレベルにバイアスし、他のプリビット線を全てローレベルに駆動するように構成されている。
【００５１】
次に、図７に、ビット線選択回路のうち、バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞のそれぞれに供給される信号を生成するビット線メイン選択回路の構成を示す。
このビット線メイン選択回路は、図４に示す選択回路ＭＤＥＣに含まれる。
ＮＭＯＳトランジスタＴＹ１のゲートには、バーチカルブロックＶＢＬＫ＜０＞〜ＶＢＬＫ＜３＞を選択するためのバーチカルブロック選択信号Ｖ＜ｉ＞が供給される。また、その電流経路の一端（ソース・ドレインの一方）には、メモリ層ＬＹＲ（０）〜ＬＹＲ（３）を選択するためのメモリ層選択信号Ｌ（ｊ）が供給され、その他端はノードＮ１１に接続されている。
【００５２】
ＮＭＯＳトランジスタＴＹ２のゲートには、上述のバーチカルブロック選択信号Ｖ＜ｉ＞の反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース）はグランドＧＮＤに接続され、その他端（ドレイン）はノードＮ１１に接続されている。ＮＭＯＳトランジスタＴＹ３のゲートには反転信号ＶＢ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には電源電圧ＶＤＤまたは所定の高電圧ＶＨが供給され、その他端（ドレインの他方）はノードＮ１２に接続されている。ＮＭＯＳトランジスタＴＹ４のゲートには、バーチカルブロック選択信号Ｖ＜ｉ＞が供給され、その電流経路の一端（ソース・ドレインの一方）には、メモリ層選択信号Ｌ（ｊ）の反転信号ＬＢ（ｊ）が供給され、その他端はノードＮ１２に接続されている。
【００５３】
ＮＭＯＳトランジスタＴＹＰ０〜ＴＹＰ２０４７のゲートは上述のノードＮ１１に接続され、それらの電流経路の一端（ソース・ドレインの一方）には、前述の図６に示すプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７がそれぞれ供給される。このプリビット線信号ＰＢＬ０〜ＰＢＬ２０４７は、バーチカルブロックを問わず、全メモリ層に共通に供給される信号である。ＮＭＯＳトランジスタＴＹＰ０〜ＴＹＰ２０４７の電流経路の他端（ソース・ドレインの他方）は、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]に接続される。ここで、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]における“[ij]”も、前述の図５のワード線の符号に付記されたものと同様の意味を有し、ｊを２ｎ＋１とし、ｉを考慮しなければ（ブロック分割を考慮しなければ）、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]は、前述の図３に示すメモリ層２ｎ＋１の下面に位置するビット線ＢＬ０（２ｎ＋１），ＢＬ１（２ｎ＋１）…に相当する。
【００５４】
ＮＭＯＳトランジスタＴＹＶ０〜ＴＹＶ２０４７のゲートは上述のノードＮ１２に接続され、それらの電流経路の一端（ソース・ドレインの一方）はグランドＧＮＤに共通に接続される。また、これらＮＭＯＳトランジスタＴＹＶ０〜ＴＹＶ２０４７の電流経路の他端（ソース・ドレインの他方）は、ビット線ＢＬ０[ij]〜ＢＬ２０４７[ij]にそれぞれ接続される。
表３に、上述のビット線メイン選択回路における各信号のレベルを示す。
【００５５】
【表３】
【００５６】
表３に示すように、このビット線メイン選択回路は、選択されたバンクと、選択されていないバンクとに区分して、選択されていないバンクの全ビット線については、グランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。また、選択されているバンクについては、さらに選択されている選択バーチカルブロックと、選択されていない非選択バーチカルブロックとに区分し、選択されていないバーチカルブロックの全ビット線をグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスするように各信号の値（電圧レベル）が設定される。
【００５７】
また、選択されているバーチカルブロックについては、選択されているメモリ層と、選択されていないメモリ層とに区分し、各ビット線を選択的にバイアスする。即ち、選択されているメモリ層の選択されているビット線については、所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスし、選択されていないメモリ層のビット線についてはグランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスする。
図７および図８に示す回路の動作を要約すれば、このビット線選択回路によれば、バーチカルブロックを問わず、選択されている唯一のメモリ層のビット線のみをハイレベルにバイアスし、他のビット線についてはローレベルにバイアスする。
【００５８】
参考までに、図８に、プリ選択回路ＰＤＥＣから各バーチカルブロックの選択回路ＭＤＥＣに供給される上述の各信号を示し、図９に、各バーチカルブロックの選択回路ＭＤＥＣから各メモリ層に供給される上述の各信号を示す。なお、図９において、山括弧の表記“＜２０４７：０＞”は、いわゆるバス表示を意味しており、例えば、ＢＬ＜２０４７：０＞は、ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬ２０４７を表していることに注意されたい。
【００５９】
次に、図１０を参照しながら、メモリ層２ｎのメモリセルＭＣ（２ｎ）の記憶データを読み出す場合を例として、本実施形態による不揮発性メモリの動作を説明する。
上述した図５に示すワード線選択回路によれば、選択されたメモリ層２ｎに存在する読み出し対象のメモリセルＭＣ（２ｎ）が接続されるワード線ＷＬ０（２ｎ）はグランド（ＧＮＤ）のローレベル（０Ｖ）に駆動される。これに対し、その上層に位置するメモリ層２ｎ＋１のメモリセルＭＣ（２ｎ＋１）が接続されるワード線ＷＬ０（２ｎ＋２）は、所定の電圧レベル（Ｖｓｅｌ）のハイレベルに駆動される。
【００６０】
また、上述した図６および図７に示すビット線プリ選択回路およびビット線メイン選択回路によれば、選択対象のメモリ層２ｎのメモリセルＭＣ（２ｎ）が接続されるビット線ＢＬ０（２ｎ＋１）は所定の電圧レベル（Ｖｓｅｌ）のハイレベルにバイアスされる。これに対し、その下層に位置するメモリ層２ｎ−１のメモリセルＭＣ（２ｎ−１）が接続されるビット線ＢＬ０（２ｎ−１）は、グランド（ＧＮＤ）のローレベル（０Ｖ）にバイアスされる。
【００６１】
このようなバイアス状態によれば、読み出し対象のメモリセルＭＣ（２ｎ）の整流素子は順方向にバイアスされ、その抵抗体の抵抗値に応じた電流がビット線ＢＬ０（２ｎ＋１）を介して図示しないセンスアンプにより検出され、データとして外部に読み出される。
【００６２】
ここで、選択対象のメモリ層２ｎの上層に位置するメモリセルＭＣ（２ｎ＋１）に着目すると、このメモリセルＭＣ（２ｎ＋１）が接続されたワード線ＷＬ０（２ｎ＋２）とビット線ＢＬ０（２ｎ＋１）は共に所定の電圧レベル（Ｖｓｅｌ）とされ、これらは等電圧レベル（電位差０）に設定される。従って、メモリセルＭＣ（２ｎ＋１）の整流素子は順方向にバイアスされず、このメモリセルＭＣ（２ｎ＋１）を介してリーク電流が発生することはない。
【００６３】
また、選択対象のメモリ層２ｎの下層に位置するメモリセルＭＣ（２ｎ−１）に着目すると、このメモリセルＭＣ（２ｎ−１）が接続されたワード線ＷＬ０（２ｎ）とビット線ＢＬ０（２ｎ−１）は共にグランド（ＧＮＤ）のローレベル（０Ｖ）に設定され、これらも等電圧レベル（電位差０）に設定される。従って、メモリセルＭＣ（２ｎ−１）の整流素子は順方向にバイアスされず、このメモリセルＭＣ（２ｎ−１）を介してリーク電流が発生することもない。
【００６４】
さらに、図１０には示していないが、選択対象のメモリ層２ｎと隣接しない他のメモリ層のワード線はグランド（ＧＮＤ）に設定されると共にビット線もグランドレベルに設定される。従って、選択されたメモリ層と隣接しない大多数のメモリ層のメモリセルについても、ワード線とビット線が等電圧レベルになる。これにより、選択メモリ層に隣接する非選択メモリ層におけるメモリセルの選択素子が順方向にバイアスされることがなくなり、非選択の各メモリ層のメモリセルを介したリーク電流を抑制することか可能になる。
【００６５】
以上、本実施形態によれば、メモリ層間のリーク電流に起因する消費電流を有効に抑制することが可能になると共に、読み出し時の選択セルのセル電流を正確に検出することが可能になり、読み出し動作を安定化することが可能になる。
【００６６】
以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
例えばえ、上述の実施形態では、４層のバーチカルブロック構造を採用し、そのブロック内に選択回路を配置し、それらを更に積層するものとしたが、本発明はこの構成に限定されるものではなく、バーチカルブロック内のメモリ層が４層以上、またはそれ以下であってもよく、或いは、選択回路を最下層に全て集積し、メモリ層のみが積層された構成としてもよい。また、最下層にワード線が配置される構成としたが、これに限定されることなく、前述したように、最下層にビット線を配置する構成としてもよく、そのような構成においても、上述の実施形態と同様の概念に従ってワード線とビット線の各電圧レベルを設定すればよい。
【００６７】
また、上述の実施形態では、ワード線をローレベルに設定し、ビット線をハイレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしたが、この例に限定されることなく、ワード線をハイレベルに設定し、ビット線をローレベルに設定した場合に、選択されたメモリセルの整流素子が順方向にバイアスされるものとしてもよい。
【００６８】
また、上述の実施形態では、整流素子Ｄとしてダイオードを採用したが、これに限定されることなく、バイアスの方向に応じて電流量が変化する素子であれば、どのような素子を選択素子として用いてもよい。また、メモリセル本体として抵抗体を採用したが、これに限定されることなく、記憶データに応じて電流量を変化させることが可能な素子であれば、どのような素子を用いてもよい。また、メモリセルに設定されるハイレベルおよびローレベルは、特に制限されるものではなく、上述のように、メモリセル内の整流素子もバイアス状態を設定することが可能であれば、特に制限されない。
【００６９】
また、最下面にワード線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Ｚで定義し、最下面にワード線が配置され、最下層のメモリ層をＺ＝０としたときに、
・Ｚ＝２ｎ（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ−１のメモリ層の全ビット線には０Ｖを印加し、
Ｚ＝２ｎ＋１のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
・Ｚ＝２ｎ＋１（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ＋２のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
Ｚ＝２ｎ＋２のメモリ層の全ビット線には０Ｖを印加する。
【００７０】
また、最下面にビット線が配置された場合について、本発明の特徴は、次のように表現し直すことも可能である。
各メモリ層の位置を変数Ｚで定義し、最下面にビット線が配置され、最下層のメモリ層をＺ＝０としたときに、
・Ｚ＝２ｎ＋１（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎのメモリ層の全ビット線には０Ｖを印加し、
Ｚ＝２ｎ＋２のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
・Ｚ＝２ｎ（ｎ≧０）のメモリ層を選択する場合、
Ｚ＝２ｎ−１のメモリ層の全ワード線には選択電圧（Ｖｓｅｌ）を印加し、
Ｚ＝２ｎ＋１のメモリ層の全ビット線には０Ｖを印加する。
【符号の説明】
【００７１】
ＭＣ，ＭＣ（２ｎ−１），ＭＣ（２ｎ），ＭＣ（２ｎ＋１）；メモリセル
Ｒ；抵抗体（メモリセル本体）
Ｄ；ダイオード（整流素子）
ＷＬ１（２ｎ），ＷＬ１（２ｎ＋２），ＷＬ２（２ｎ），ＷＬ（２ｎ＋２）；ワード線
ＢＬ１（２ｎ−１），ＢＬ１（２ｎ＋１），ＢＬ２（２ｎ−１），ＢＬ２（２ｎ＋１）；ビット線
【特許請求の範囲】
【請求項１】
複数のメモリ層が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子を備えた不揮発性メモリであって、
読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、
前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段と
を備えた不揮発性メモリ。
【請求項２】
前記メモリアレイは、所定数のメモリ層を単位とした複数のブロックから構成され、
前記ワード線駆動手段は、前記複数のブロックのうち、読み出し対象の前記第１のメモリ層を含むブロックを除く他のブロックの全ワード線をフローティング状態とすることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記ビット線バイアス手段は、読み出し対象の前記第１のメモリ層のメモリセルに接続された前記第１のビット線を除く他の全てのビット線を前記第１の電圧レベルにバイアスすることを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記整流素子はダイオードであることを特徴とする請求項１乃至３の何れか１項記載の不揮発性メモリ。
【請求項５】
前記第１の電圧レベル及び前記第２の電圧レベルは、前記読み出し対象の第１のメモリ層の第１のメモリセルの選択素子として備えられたダイオードを順方向にバイアスする電圧レベルであることを特徴とする請求項４記載の不揮発性メモリ。
【請求項１】
複数のメモリ層が積層されて構成されたメモリアレイを有し、各メモリ層が、隣接する他のメモリ層とワード線又はビット線を共有し、各メモリ層をなすメモリセルの選択素子として整流素子を備えた不揮発性メモリであって、
読み出し対象の第１のメモリ層の第１のメモリセルに接続された第１のワード線を第１の電圧レベルに駆動すると共に、前記第１のメモリセルに接続された第１のビット線を共有する第２のメモリ層の第２のメモリセルに接続された第２のワード線を第２の電圧レベルに駆動するワード線駆動手段と、
前記第１のビット線を前記第２の電圧レベルにバイアスすると共に、前記第１のワード線を共有する第３のメモリ層の第３のメモリセルに接続された第２のビット線を前記第１の電圧レベルにバイアスするビット線バイアス手段と
を備えた不揮発性メモリ。
【請求項２】
前記メモリアレイは、所定数のメモリ層を単位とした複数のブロックから構成され、
前記ワード線駆動手段は、前記複数のブロックのうち、読み出し対象の前記第１のメモリ層を含むブロックを除く他のブロックの全ワード線をフローティング状態とすることを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
前記ビット線バイアス手段は、読み出し対象の前記第１のメモリ層のメモリセルに接続された前記第１のビット線を除く他の全てのビット線を前記第１の電圧レベルにバイアスすることを特徴とする請求項２記載の不揮発性メモリ。
【請求項４】
前記整流素子はダイオードであることを特徴とする請求項１乃至３の何れか１項記載の不揮発性メモリ。
【請求項５】
前記第１の電圧レベル及び前記第２の電圧レベルは、前記読み出し対象の第１のメモリ層の第１のメモリセルの選択素子として備えられたダイオードを順方向にバイアスする電圧レベルであることを特徴とする請求項４記載の不揮発性メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１３４４０５（Ｐ２０１１−１３４４０５Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９４１１４（Ｐ２００９−２９４１１４）
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]