【課題】少なくとも１つの開口部を有する最上部金属層を具備する半導体素子を提供する。
【解決手段】前記半導体素子はセルアレイ領域を有する半導体基板及び前記セルアレイ領域を有する基板を覆う層間絶縁膜を具備する。前記セルアレイ領域内の前記層間絶縁膜上部に最上部金属層が配置される。前記最上部金属層は少なくとも１つの開口部を有する。前記半導体素子の製造方法も提供される。 （もっと読む）

【課題】 本発明の課題は、メモリ素子と選択トランジスタとを用いたメモリセルで構成される相変化メモリにおいて、動作電力を低減し、書換え可能回数を十分に確保することである。
【解決手段】 本発明の骨子は、プラグ状の第１の電極とメモリ材料層を挟んで対向する、広がりを持った第２の電極を有し、前記メモリ材料層が、上記プラグ状電極に対向する部分の近傍に凸部又は凹部を有することである。 （もっと読む）

【課題】カルコゲナイド材料はシリコン酸化膜との接着性が低いため、相変化メモリの製造工程中に剥離しやすいという課題があった。また、相変化メモリのリセット時（非晶質化）はカルコゲナイド材料を融点以上に加熱しなければならないため、非常に大きい書き換え電流が必要などいう課題があった。
【解決手段】接着層と高抵抗層（熱抵抗層）の機能を兼ね備えた、極薄の絶縁体または半導体からなる界面層をカルコゲナイド材料層／層間絶縁膜間、及びカルコゲナイド材料層／プラグ間に挿入する。絶縁体界面層は、金属ターゲットを用いてスパッタリングすることによって金属膜を形成した後、酸素ラジカルや酸素プラズマ等の酸化性雰囲気中で金属膜を酸化することによって形成する。 （もっと読む）

【課題】ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を提供すること。
【解決手段】制御ゲート（ＷＬ）は、インターゲート絶縁膜に接する第１の導電膜と、この第１の導電膜に電気的に接続される第２の導電膜と、を含む。第１スタックゲート構造と第２スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート（ＦＧ）間、及び制御ゲート（ＷＬ）の一部分間を絶縁する第１の絶縁膜と、制御ゲート（ＷＬ）の他部分間を絶縁する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられ、第１、第２の絶縁膜に対してエッチング選択比をとれる第３の絶縁膜と、を含む。 （もっと読む）

【課題】セル大きさの増大を防止できる相変化記憶素子及びその製造方法を提供すること。
【解決手段】相変化記憶素子は、相変化セル領域２５及び電圧印加領域２４を有する半導体基板２１と、半導体基板２１上に形成された第１酸化膜２６、窒化膜２７及び第２酸化膜２８と、第１酸化膜２６、窒化膜２７及び第２酸化膜２８に隣接して相変化セル領域に形成された第１プラグ３２と、第１酸化膜２６及び窒化膜２７に隣接して電圧印加領域に形成された第２プラグ３３と、第２プラグ３３上に形成された導電ライン３４と、第１プラグ３２、導電ライン３４及び第２酸化膜２８上に形成された第３酸化膜３５と、第３酸化膜３５に隣接し、第１プラグ３２と直接コンタクトするように第１プラグ３２の上に形成されたプラグ形状の下部電極３７と、下部電極３７上にパターン形状で形成された相変化膜３８及び上部電極３９とを備える。 （もっと読む）

【課題】より簡便にトランジスタのソース・ドレイン部とキャパシタ電極との間を接続して構成するとともに、トランジスタのソース・ドレイン部とキャパシタ電極との接続部の抵抗値を低減して高速動作の可能なトレンチ型キャパシタを有する半導体記憶素子を得ること。
【解決手段】半導体基板と、半導体基板中に設けられ、電荷を保持するトレンチ型キャパシタと、半導体基板上においてトレンチ型キャパシタの周辺部に設けられ、トレンチ型キャパシタに電圧を供給するトランジスタと、トレンチ型キャパシタと、トランジスタの有するソース・ドレイン領域とを電気的に接続し、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜、タングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）と窒化タンタル（ＴａＮ）との積層膜、銅（Ｃｕ）のうちのいずれかを主成分とする接続部と、を備える。 （もっと読む）

【課題】 第1電極と第２電極の間に可変抵抗体を設けてなり、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子を抵抗性不揮発性メモリに適用する場合、従来の製造方法では低くなりすぎた可変抵抗素子の抵抗値を、スイッチング比を減退させることなく所望の抵抗値に制御する製造方法を提供する。
【解決手段】 可変抵抗体材料を成膜した以降の工程ステップのどこかに、可変抵抗体に対する還元処理工程を設けたので、従来の製造方法では低すぎた可変抵抗素子の抵抗値を上昇させることが可能となった。 （もっと読む）

【課題】 キャパシタの上部電極の表面形状を安定化させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】 シリコン基板２０上に第１アルミナ膜（下地絶縁膜）３７を形成する工程と、第１アルミナ膜３７上に第１導電膜４１、強誘電体膜４２、第２導電膜４３を順に形成する工程と、第２導電膜４３上にマスク材料膜４５を形成する工程と、マスク材料膜４５を補助マスク４５ａにする工程と、補助マスク４５ａと第１レジストパターン４６とをマスクにするエッチングで第２導電膜４３を上部電極４３ａにする工程と、強誘電体膜４２をパターニングしてキャパシタ誘電体膜４２ａにする工程と、第１導電膜４１をパターニングして下部電極４１ａにし、下部電極４１ａ、キャパシタ誘電体膜４２ａ、上部電極４３ａをキャパシタQとする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 導電性プラグのコンタクト不良を防止することができる半導体装置の製造方法を提供すること。
【解決手段】 シリコン基板１０上のコンタクトプラグ２２ａの上に酸化防止膜２５を形成する工程と、酸化防止膜２５上にキャパシタQを形成する工程と、キャパシタQを覆う第２層間絶縁膜４４を形成する工程と、第１ホール４４ａを第２層間絶縁膜４４に形成する工程と、第２層間絶縁膜４４をブラシスクラバ処理する工程と、第２層間絶縁膜４４をウエット処理する工程と、酸化防止膜２５をストッパにして第２層間絶縁膜４４に第２ホール４４ｃを形成する工程と、第２ホール４４ｃ下の酸化防止膜２５をエッチングして除去すると共に、第１ホール４４ａ下の上部電極３３ａを清浄化する工程と、第１、第２ホール４４ａ、４４ｃ内に第１、第２導電性プラグ５０ａ、５０ｃを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】相変化膜の相変化に必要な電流値を効果的に減少させた相変化記憶素子及びその製造方法を提供すること。
【解決手段】半導体基板２１上に形成された第１酸化膜２２と、第１酸化膜２２内に形成された下部電極２３と、下部電極２３を含む第１酸化膜２２上に形成され、下部電極２３の一部分を露出させるホール２５を有する第２酸化膜２４と、ホール２５の表面上に均一な厚さで形成され、下部電極２３に接触する相変化膜２６Ａと、ホール２５内の相変化膜２６Ａ上及び相変化膜２６Ａに隣接する第２酸化膜２４の部分の上に形成された上部電極２８Ａとを備える。 （もっと読む）

局所的シリコンオンインシュレータ上にキャパシタレスＤＲＡＭを形成する方法は、以下のステップを含む。シリコン基板（１０）が、提供され、そして、シリコンスタッド（１６）のアレイが、シリコン基板内に画定される。絶縁層（１８）が、シリコン基板（１０）の少なくとも一部分の上にかつシリコンスタッド（１６）間に画定される。シリコンオーバーインシュレータ層（２２、２４）が、画定され、絶縁層（１８）の上にあるシリコンスタッド（１６）を取り囲み、そして、キャパシタレスＤＲＡＭ（２６〜４０）が、シリコンオーバーインシュレータ層（２２、２４）内におよびそれの上に形成される。 （もっと読む）

【課題】 露出した上部電極の表面の清浄化を行う場合に、上部電極と、その上に形成する導電膜との接触抵抗の増大を防止することができる半導体装置を提供する。
【解決手段】 基板上に、下部電極、キャパシタ強誘電体膜、及び上部電極がこの順番に積層された強誘電体キャパシタが形成されている。上部電極は導電性酸化物で形成され、上部電極の下層部分における酸素濃度に比べて上層部分における酸素濃度の方が相対的に低くなるような酸素濃度分布を持つ。層間絶縁膜が強誘電体キャパシタを覆う。ビアホールが、層間絶縁膜を貫通し、上部電極の上面よりも深い位置まで達する。このビアホールは、上部電極の酸素濃度が最大になる位置よりも浅い位置で止まる。ビアホールの底面において、導電部材が上部電極に接する。 （もっと読む）

【課題】 本発明は上記の問題に鑑みてなされたものであり、その目的は、情報の書込み時及び消去時における過渡電流を小さくし、消費電流を低減することができる不揮発性記憶素子及びその製造方法を提供する点にある。
【解決手段】 電気抵抗状態の高低を情報として記憶することができる可変抵抗体４と、可変抵抗体４に接する複数の電極２を備えてなる不揮発性記憶素子であって、複数の電極２の内の少なくとも１つの電極２の可変抵抗体４との接触面積が、不揮発性記憶素子の作製に用いる製造プロセスの最小加工寸法の２乗よりも小さいことを特徴とする。 （もっと読む）

【課題】特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】 水素拡散防止膜を形成した後にアニールを行っても、その下の層間絶縁膜にクラックが生じにくい半導体装置の製造方法を提供する。
【解決手段】 半導体基板の上に、絶縁材料からなる層間絶縁膜を形成する。この層間絶縁膜の上に、層間絶縁膜の材料よりも水素の拡散防止機能が高い材料からなる水素拡散防止膜を形成する。層間絶縁膜及び水素拡散防止膜が形成された半導体基板を熱処理する。層間絶縁膜を形成する工程において、水分の含有量が５×１０^−３ｇ／ｃｍ^３以下になる条件で層間絶縁膜を形成する。 （もっと読む）

【課題】 高融点金属シリサイド層への熱負荷を低減することが可能な半導体装置の製造方法を提供すること。
【解決手段】 シリコン基板１０の一部領域に高融点金属シリサイド層１３ａ〜１３ｃを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１の上に、第１導電膜３１、強誘電体膜３２、及び第２導電膜３３を順に形成する工程と、第１導電膜３３、強誘電体膜３２、及び第２導電膜３１をパターニングすることにより、下部電極３１ａ、キャパシタ誘電体膜３２ａ、及び上部電極３３ａで構成されるキャパシタQを形成する工程と、高融点金属シリサイド層１３ａ〜１３ｃの凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、
を有する半導体装置の製造方法による。 （もっと読む）

【課題】
スタックトレンチ型のＤＲＡＭ用キャパシタの製造方法において、トレンチに発生するボーイングを除去するために、ボーイング部より上方のオーバーハング部分をＣＭＰ法により除去すると、トレンチ内にスラリーや研磨残渣が残存する。それらの除去のために溶液によるエッチングや洗浄を行なう間にトレンチの形状が変化し、所望のキャパシタが得られなくなる問題がある。
【解決手段】
ボーイングを有するトレンチを形成した後、キャパシタの下部電極材料でトレンチ内面を被覆した状態でＣＭＰ法により、ボーイング部より上方に位置するオーバーハング部分を除去し、下部電極を順テーパ形状に形成する。 （もっと読む）

【課題】 ２ビット／セルのメモリ素子において、コントロールゲート形成領域の両側に形成する不純物拡散領域の製造ばらつきを低減する。
【解決手段】 不揮発性記憶素子１００は、シリコン基板１０２、第１のコントロールゲート１１４、第２のコントロールゲート１１６、およびワードゲート１５２と、第１のコントロールゲート１１４の側方に設けられた第１の不純物拡散領域１６０ａ、および第２のコントロールゲート１１６の側方に設けられた第２の不純物拡散領域１６０ｂを含む。第１のコントロールゲート１１４および第２のコントロールゲート１１６は、ゲート長方向の断面において、それぞれ、第１の不純物拡散領域１６０ａおよび第２の不純物拡散領域１６０ｂが形成された側に垂直面を有するとともに、互いに対向する側に互いに対向する方向に向かって高さが低くなる湾曲面を有する。 （もっと読む）

【課題】電気的特性に優れた、より高性能な強誘電体メモリ装置。
【解決手段】半導体基板１１と、第１絶縁膜３０と、第１絶縁膜を貫通する複数の第１及び第２プラグ３４及び３６と、導電性水素バリア膜３２と、強誘電体キャパシタ構造体４０と、強誘電体キャパシタ構造体を覆って設けられている第１絶縁性水素バリア膜４１と、第２絶縁膜４３と、第２絶縁膜上に延在している局部配線４５と、局部配線を覆う第２絶縁性水素バリア膜４７と、第３絶縁膜５０と、第３絶縁膜を貫通して導電性水素バリア膜に接続されている第３プラグ５２と、第３絶縁膜上に延在している第１配線層５４とを具えている。 （もっと読む）

【課題】相変化ＲＡＭ及びその動作方法を提供する。
【解決手段】スイッチング素子と、前記スイッチング素子に連結された下部電極（５２）と、下部電極（５２）上に形成された下部電極コンタクト層（５８）と、下部電極コンタクト層（６０）上に備えられ、底面の一部の領域が下部電極コンタクト層（５８）の上面と接触した相変化層（６０）と、相変化層（６０）上に形成された上部電極（６２）と、を備え、下部電極コンタクト層（５８）は、ＴｉＡｌＮよりもゼーベック係数の絶対値が大きく負の数を有し、前記ＴｉＡｌＮよりも熱伝導率は低く、前記ＴｉＡｌＮと同じレベルの電気抵抗値を有する物質層であることを特徴とする。 （もっと読む）