半導体集積回路装置
【課題】ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を提供すること。
【解決手段】制御ゲート(WL)は、インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含む。第1スタックゲート構造と第2スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート(FG)間、及び制御ゲート(WL)の一部分間を絶縁する第1の絶縁膜と、制御ゲート(WL)の他部分間を絶縁する第2の絶縁膜と、第1の絶縁膜と第2の絶縁膜との間に設けられ、第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含む。
【解決手段】制御ゲート(WL)は、インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含む。第1スタックゲート構造と第2スタックゲート構造との間を絶縁する層間絶縁膜は、浮遊ゲート(FG)間、及び制御ゲート(WL)の一部分間を絶縁する第1の絶縁膜と、制御ゲート(WL)の他部分間を絶縁する第2の絶縁膜と、第1の絶縁膜と第2の絶縁膜との間に設けられ、第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置に係り、特に、不揮発性半導体記憶装置を有した半導体集積回路装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置として、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ(EEPROM)が知られている。EEPROMは、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成される。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなるスタックゲート構造のMOSトランジスタを用いる。特に、NAND型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、NANDストリングを形成し、そのNANDストリングの両側にブロック選択トランジスタが配置された構造を有する。また、メモリセルのアクティブエリアに対して素子分離領域が並行して配置され、メモリセルアレイを構成する。
【0003】
一般的に、ワード線は、その低抵抗化を図るため、導電性ポリシリコンと金属シリサイドとの積層膜、又は導電性ポリシリコンと金属との積層膜とされる。そのようなNAND型フラッシュメモリは、例えば、特許文献1に記載される。
【0004】
NAND型フラッシュメモリは大規模容量化が進んでおり、これに伴って、メモリセルトランジスタの急速なシュリンクが進展中である。特に、メモリセルトランジスタのチャネル長、及びチャネル幅の短縮は著しい。その反面、シュリンクした場合においても、ワード線の抵抗値は高めたくないのが実情である。NAND型フラッシュメモリの動作の高速性を維持する観点からである。この結果、メモリセルトランジスタのゲート構造、いわゆるスタックゲート構造は、縦方向に長くなりつつある。これを、スタックゲート構造の高アスペクト比化という。現状では、スタックゲート構造のアスペクト比は、7〜7.5に及ぶ。
【0005】
このように、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めるために、スタックゲート構造の高アスペクト比化が進みつつある。しかしながら、高アスペクト比化は、スタックゲート構造の加工を難しくする、という一面も持っている。
【特許文献1】特開2003−7870
【発明の開示】
【発明が解決しようとする課題】
【0006】
この発明は、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供する。
【課題を解決するための手段】
【0007】
この発明の一態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第1スタックゲート構造と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第2スタックゲート構造と、前記第1スタックゲート構造と前記第2スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、前記制御ゲートは、前記インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含み、前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第1の絶縁膜と、前記制御ゲートの他部分間を絶縁する第2の絶縁膜と、前記第1の絶縁膜と前記第2の絶縁膜との間に設けられ、前記第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含む。
【発明の効果】
【0008】
この発明によれば、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【0009】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0010】
また、以下に示す第1乃至第3実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0011】
(第1実施形態)
この発明の第1実施形態を、その製造方法とともに説明する。
【0012】
図1A〜図11Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図1B〜図11Bは図1A〜図11A中のB−B線に沿う断面図であり、図1C〜図11Cは図1A〜図11A中のC−C線に沿う断面図である。図1D〜図11Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。本例では、NAND型フラッシュメモリを示すが、本明細書で説明する全ての実施形態は、NAND型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも適用することができる。
【0013】
まず、図1A〜図1Dに示すように、半導体基板(もしくはウェル)、例えば、P型シリコン基板(もしくはP型ウェル)1の表面上に、ゲート絶縁膜2を形成する。ゲート絶縁膜2の一例は、例えば、二酸化シリコン膜であり、例えば、シリコン基板1の表面を熱酸化することで形成される。
【0014】
次に、図2A〜図2Dに示すように、ゲート絶縁膜2上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜3を形成する。導電性ポリシリコン膜3は、後にメモリセルトランジスタの浮遊ゲートとなる。
【0015】
次に、図3A〜図3Dに示すように、導電性ポリシリコン膜3上に、キャップ膜、本例では、窒化シリコン膜4を形成する。キャップ膜は、例えば、基板1に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板1、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜3上に、例えば、窒化シリコンを堆積し、窒化シリコン膜4を形成する。
【0016】
次に、図4A〜図4Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI(Shallow Trench Isolation)形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。ここで、メモリセルトランジスタの最小加工寸法をL1とする。本例では、窒化シリコン膜4の、ゲート幅方向(本例ではワード線方向)に沿った幅(これは、浮遊ゲートのゲート幅方向に沿った幅と等価である)は、最小加工寸法L1とされる。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、導電性ポリシリコン膜3、ゲート絶縁膜2、及び基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMP(Chemical Mechanical Polishing)し、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0017】
次に、図5A〜図5Dに示すように、窒化シリコン膜4を除去し、次いで、導電性ポリシリコン膜をマスクに用いて、STIをエッチバックし、導電性ポリシリコン膜3の側壁を露出させる。
【0018】
次に、図6A〜図6Dに示すように、図5A〜図5Dに示す構造上に、インターゲート絶縁膜5を形成する。インターゲート絶縁膜5の一例は、二酸化シリコン/窒化シリコン/二酸化シリコンの積層膜、いわゆるONO膜である。次いで、インターゲート絶縁膜5に、開孔7を形成する。開孔7は、ブロック選択トランジスタ、及び周辺トランジスタにおいて、導電性ポリシリコン膜3とその上方の導電膜とを接続するための孔である。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜6を形成する。本例における導電性ポリシリコン膜6の厚さ、例えば、アクティブエリア上方における厚さは、H1である。本例では、厚さH1を、図4Cに示した最小加工寸法L1の1.5倍以下(H1≦1.5L1)とする。これは、後述するが、ゲート加工のしやすさをねらっての設定である。即ち、導電性ポリシリコン膜6の、アクティブエリア上方における厚さH1を、最小加工寸法L1の1.5倍以下とすることで、スタックゲート構造の高アスペクト比化を抑制する。次いで、導電性ポリシリコン膜6上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、STIの不用意な後退を防ぐために、STIに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜8を形成する。
【0019】
なお、図6A〜図6Dに示す工程は、図30A〜図30Eに示す工程に変形することも可能である。
【0020】
図30Aは、図2Bに示す断面と同じ断面である。まず、図30Aに示す構造上に、インターゲート絶縁膜5を形成し、続いて、インターゲート絶縁膜5上に、第1の薄い導電膜、例えば、第1の薄い導電性ポリシリコン膜6-1を形成する(図30B)。次いで、第1の薄い導電性ポリシリコン膜6-1、及びインターゲート絶縁膜5に対して、開孔7を形成する(図30C)。次いで、図30Cに示す構造上に、第2の薄い導電膜、例えば、第2の薄い導電性ポリシリコン膜6-2を形成する(図30D)。これにより、薄い膜6-1、6-2の積層膜からなる導電性ポリシリコン膜6が形成される。次いで、導電性ポリシリコン膜6上に、キャップ膜、例えば、窒化シリコン膜8を形成する。
【0021】
この変形例によれば、インターゲート絶縁膜5に薄い導電性ポリシリコン膜6-1を被せ、この状態で、インターゲート絶縁膜5に開孔7を形成する。このため、例えば、インターゲート絶縁膜5上に、フォトレジスト膜が直接に形成されることが無く、インターゲート絶縁膜5の膜質の劣化を抑制できる、という利点を得ることができる。この変形例は、本第1実施形態に限らず、後述する第2、第3実施形態にも適用することができる。
【0022】
なお、本変形例においても、図30Eに示す導電性ポリシリコン膜6の、アクティブエリア上方における厚さH1は、図6A〜図6Dに示したように、例えば、最小加工寸法L1の1.5倍以下とされると良い。スタックゲート構造の高アスペクト比化を抑制できるからである。
【0023】
次に、図7A〜図7Dに示すように、窒化シリコン膜8上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜8、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIE(Reactive Ion Etching)し、第1のスタックゲート構造を形成する。次いで、フォトレジスト膜を剥離する。
【0024】
なお、本例では、窒化シリコン膜8の、ゲート長方向(本例ではビット線方向)に沿った幅(これは、制御ゲートのゲート長方向に沿った幅、及び浮遊ゲートのゲート長方向に沿った幅と等価である)は、最小加工寸法L1とされる。
【0025】
次に、図8A〜図8Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に対して反対導電型、本例ではN型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に対して反対導電型、本例ではN型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、絶縁物、本例では、窒化シリコンを堆積し、窒化シリコン膜12を形成する。この絶縁物は、STIに対してエッチング選択比をとれる材料とするのが良い。これは、ビット線コンタクト等の基板1に達する開孔を形成する際に、絶縁物をエッチングのストッパとして利用できるからである。さらに、本例では、次に形成される第1層層間絶縁膜に対してエッチング選択比をとれる材料とするのが良い。これは、絶縁物を、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込む溝を形成する際に、同様にエッチングのストッパとして利用できるからである。これらの双方の要求を満足する材料の一例が、窒化シリコンである。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0026】
次に、図9A〜図9Dに示すように、次いで、第1層層間絶縁膜13上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜に、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込むための溝パターンを形成する。次いで、フォトレジスト膜をマスクに用いて、第1層層間絶縁膜13を、エッチング、例えば、RIEする。このエッチングは、第1層層間絶縁膜13をエッチングし易く、窒化シリコン膜12をエッチングし難い条件とされる。本例では、二酸化シリコンをエッチングし易く、窒化シリコンをエッチングし難い条件とする。これにより、エッチングを、窒化シリコン膜12の部分において止めることができる。
【0027】
引き続き、エッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図10A〜図10D参照)。これにより、配線溝14が形成される(図9A〜図9D参照)。このエッチングは、窒化シリコン膜12、及び窒化シリコン膜8をエッチングし易く、第1層間絶縁膜13、及び二酸化シリコン膜10をエッチングし難い条件とされる。本例では、窒化シリコンをエッチングし易く、二酸化シリコンをエッチングし難い条件とする。これにより、配線溝14が、例えば、第1層層間絶縁膜13の部分において不用意に拡大することを抑制できる。さらには、配線溝14が二酸化シリコン膜10の部分に重なった場合においても、例えば、浮遊ゲートに達してしまうような穴が形成されることを抑制できる(ワード線と浮遊ゲートとの短絡抑制)。
【0028】
なお、図9A〜図9D、及び図10A〜図10Dに示す工程は、図31A〜図31Cに示す工夫を施すことも可能である。
【0029】
図31Aは、図9Bに示す第1のスタックゲート構造の一つを拡大した断面である。まず、図31Aに示す構造の第1層層間絶縁膜13に対して、第1の配線溝14-1を形成する。この際、第1の配線溝14-1の上部の幅(トップ幅)Wtopを、その下部の幅(ボトム幅)Wbtmよりも狭くする。つまり、第1の配線溝14-1に対して、深くなるにつれて先細りするテーパをつける(図31B)。テーパは、例えば、エッチングの条件、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。この後、窒化シリコン膜12、及び8に対して第2の配線溝14-2を形成する。この場合にも、深くなるにつれて先細りするテーパをつけても良い(図31C)。これもまた、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。
【0030】
このように配線溝14に対し、深くなるにつれて先細りするテープをつける工夫によれば、例えば、図31D、あるいは図31Eに示すように、フォトマスクの合わせずれが発生した場合においても、例えば、配線溝14の底が、導電性ポリシリコン膜6の上面から外れないようにできる。これによる利点は、まず、配線溝14と導電性ポリシリコン膜6との接触面積のばらつきが小さくなることであり、それ故、ワード線や、ブロック選択線の抵抗値のばらつきを小さくできる。また、配線溝14の底が、導電性ポリシリコン膜6の上面から外れないから、二酸化シリコン膜10の不用意なエッチングが無く、ワード線と浮遊ゲートとの短絡防止を、さらに強化することができる。この工夫は、本第1実施形態に限らず、後述する第2、第3実施形態にも適用することができる。
【0031】
配線溝14を形成した後、図10A〜図10Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0032】
なお、導電物は、配線溝14の底に露出する導電物を種結晶に用いた選択的エピタキシャル成長法によって形成することも可能である。
【0033】
次に、図11A〜図11Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、絶縁物、例えば、二酸化シリコンを堆積し、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0034】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第1実施形態に係る半導体集積回路装置が完成する。
【0035】
図32は、実施形態に係る装置と、典型例に係る装置とを比較して示す断面図である。なお、この断面はワード線方向に沿ったものである。
【0036】
典型例に係る装置は、浮遊ゲート(FG)、インターゲート絶縁膜、及び制御ゲート(WL)を含むスタックゲート構造を、一度の加工で形成する。
【0037】
対して、実施形態に係る装置は、上記スタックゲート構造を段階的に形成する。本例では、スタックゲート構造を、二度の加工で形成する。
【0038】
このため、実施形態に係る装置は、典型例に係る装置に比較して、各加工段階におけるスタックゲート構造のアスペクト比を低くできる、という利点を得ることができる。このため、実施形態に係る装置は、典型例に係る装置に比較して、加工しやすい。
【0039】
例えば、典型例に係る装置は、スタックゲート構造を一度の加工で形成するため、そのアスペクト比は、量産上、7.5が限界である。これを超えるアスペクト比とすると、歩留りの悪化が避けられず、量産には適さない。
【0040】
対して、実施形態に係る装置は、各加工段階におけるスタックゲート構造のアスペクト比を7.5としながら形成すれば、スタックゲート構造のアスペクト比を、7.5を超えるものとできる。即ち、7.5を超えるアスペクト比を持つスタックゲート構造を、量産に適した状態で形成することができる。7.5を超えるアスペクト比を持つスタックゲート構造は、例えば、ワード線の断面積を大きくでき、その抵抗値の増大の抑制に有利である。
【0041】
また、典型例に係る装置に示されるように、スタックゲート構造間の開口のアスペクト比も、量産上、7.5が限界である。これを超えるアスペクト比とすると、メモリセルトランジスタをワード線方向に沿ってより稠密に配置できるが、上述の通り、歩留りの悪化が避けられず、量産には適さない。
【0042】
対して、実施形態に係る装置は、開口のアスペクト比についても、量産に適した状態で7.5を超えることができる。従って、実施形態に係る装置によれば、典型例に係る装置に比較し、量産に適した状態でメモリセルトランジスタをワード線方向に沿ってより稠密に配置することも可能である。
【0043】
また、実施形態に係る装置は、スタックゲート構造間を絶縁する層間絶縁膜が階層的構造を有する。本例の層間絶縁膜は、第1〜第3の絶縁膜の3階層構造である。第1の絶縁膜は、浮遊ゲート間、及び制御ゲートの一部分間を絶縁する。第2の絶縁膜は、制御ゲートの他部分間を絶縁する。そして、第1の絶縁膜と第2の絶縁膜との間に、第3の絶縁膜が設けられる。第3の絶縁膜は、第1、第2の絶縁膜に対してエッチング選択比をとれる材料が選ばれる。
【0044】
このため、実施形態に係る装置は、第2の絶縁膜に、制御ゲートを形成するための溝を形成する際、この溝を第3の絶縁膜の部分において止めることができる。つまり、溝が第1の絶縁膜にまで進んで形成されることを抑制できる。溝が第1の絶縁膜にまで進んで形成されると、制御ゲートと浮遊ゲートとが短絡する。この事情を、実施形態では解消でき、加工しやすい構造である。
【0045】
また、実施形態に係る装置の制御ゲートは、インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜とを含む。
【0046】
そして、第1の導電膜の厚さ(図6A〜図6D中の参照符号H1)を、第1の導電膜のゲート幅方向に沿った幅(図4A〜図4D中の参照符号L1)、及びゲート長方向に沿った幅(図7A〜図7D中の参照符号L1)の双方に対して1.5倍以下としても良い。
【0047】
これによれば、スタックゲート構造の加工段階、例えば、最初の加工段階において、アスペクト比の増大を抑制できる。よって、加工しやすい。また、アスペクト比を固定、例えば、図32に示すように、7.5に固定した場合には、浮遊ゲートの厚さを厚くできる。浮遊ゲートを厚くできると、例えば、図5A〜図5Dに示した浮遊ゲートの側壁を露出させる工程において、側壁を露出させやすい構造とできる。あるいは側壁の露出面積を大きくすることも可能であるので、制御ゲートと浮遊ゲートとの結合容量の増加に有利な構造とできる。
【0048】
また、第1の導電膜のトップ幅をL1とし、第2の導電膜のトップ幅をL2とし、第2の導電膜のボトム幅をL3としたとき、“L2>L3”、かつ、“L1>L3”としても良い。
【0049】
これによれば、フォトマスクの合わせずれが発生した場合においても、例えば、第2の導電膜が、第1の導電膜の上面から外れないようにできる。これによる利点は、図31A〜図31Eを参照して説明した通りである。
【0050】
このように、実施形態に係る装置によれば、制御ゲート(ワード線)の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【0051】
(第2実施形態)
第2実施形態が第1実施形態と異なるところは、浮遊ゲートの側壁を、STIから露出させないことにある。
【0052】
以下、この発明の第2実施形態を、その製造方法とともに説明する。
【0053】
図12A〜図19Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図12B〜図19Bは図12A〜図19A中のB−B線に沿う断面図であり、図12C〜図19Cは図12A〜図19A中のC−C線に沿う断面図である。図12D〜図19Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【0054】
まず、図1A〜図4Dを参照して説明した方法により、図12A〜図12Dに示す構造得る。
【0055】
次に、図13A〜図13Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMPし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0056】
次に、図14A〜図14Dに示すように、図13A〜図13Dに示す構造上に、インターゲート絶縁膜5を形成する。本例のインターゲート絶縁膜5は、第1実施形態におけるインターゲート絶縁膜5よりも、誘電率の高い絶縁物が選ばれる。例えば、ONO膜よりも誘電率が高い絶縁物が選ばれる。そのような絶縁物の一例は、アルミナである。
【0057】
これ以降の工程は、例えば、第1実施形態と同様で良い。よって、簡単に説明する。
【0058】
インターゲート絶縁膜5を形成した後、インターゲート絶縁膜5に、開孔7を形成する。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電性ポリシリコン膜6を形成する。次いで、導電性ポリシリコン膜6上に、キャップ膜、本例では、窒化シリコン膜8を形成する。
【0059】
次に、図15A〜図15Dに示すように、窒化シリコン膜8、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIEし、第1のスタックゲート構造を形成する。
【0060】
次に、図16A〜図16Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第1実施形態と同様に、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、窒化シリコン膜12を形成する。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0061】
次に、図17A〜図17Dに示すように、第1層層間絶縁膜13に、配線溝14を形成する。引き続きエッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図18A〜図18D参照)。これにより、第1層層間絶縁膜13、窒化シリコン膜12、及び窒化シリコン膜8に、配線溝14を形成する。
【0062】
次に、図18A〜図18Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0063】
次に、図19A〜図19Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0064】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第2実施形態に係る半導体集積回路装置が完成する。
【0065】
第2実施形態においても、第1実施形態と同様の利点を得ることができる。
【0066】
(第3実施形態)
第3実施形態が第1実施形態と異なるところは、第1の導電膜(導電性ポリシリコン膜6)を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することにある。
【0067】
以下、この発明の第3実施形態を、その製造方法とともに説明する。
【0068】
図20A〜図29Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図20B〜図29Bは図20A〜図29A中のB−B線に沿う断面図であり、図20C〜図29Cは図20A〜図29A中のC−C線に沿う断面図である。図20D〜図29Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【0069】
まず、図1A〜図2Dを参照して説明した方法により、図20A〜図20Dに示す構造得る。
【0070】
次に、図21A〜図21Dに示すように、導電性ポリシリコン膜3上に、インターゲート絶縁膜5を形成する。インターゲート絶縁膜5の一例は、二酸化シリコン/窒化シリコン/二酸化シリコンの積層膜、いわゆるONO膜である。次いで、インターゲート絶縁膜5に、開孔7を形成する。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜6を形成する。次いで、導電性ポリシリコン膜6上に、キャップ膜、本例では、窒化シリコン膜4を形成する。キャップ膜は、例えば、基板1に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板1、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上に、例えば、窒化シリコンを堆積し、窒化シリコン膜4を形成する。
【0071】
次に、図22A〜図22Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、導電性ポリシリコン膜6、インターゲート絶縁膜5、導電性ポリシリコン膜3、ゲート絶縁膜2、及び基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMPし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0072】
次に、図23A〜図23Dに示すように、窒化シリコン膜4を除去した後、STIをCMPし、その表面を平坦化する。
【0073】
次に、図24A〜図24Dに示すように、STIの表面を平坦化した構造上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、STIの不用意な後退を防ぐために、STIに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上、及びSTI上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜8を形成する。次いで、窒化シリコン膜8上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜8を、RIEする。次いで、フォトレジスト膜を剥離する。
【0074】
次に、図25A〜図25Dに示すように、次いで、窒化シリコン膜8をマスクに用いて、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIEし、第1のスタックゲート構造を形成する。
【0075】
これ以降の工程は、例えば、第1実施形態と同様で良い。よって、簡単に説明する。
【0076】
次に、図26A〜図26Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第1、第2実施形態と同様に、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、窒化シリコン膜12を形成する。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0077】
次に、図27A〜図27Dに示すように、第1層層間絶縁膜13に、配線溝14を形成する。引き続きエッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図28A〜図28D参照)。これにより、第1層層間絶縁膜13、窒化シリコン膜12、及び窒化シリコン膜8に、配線溝14を形成する。
【0078】
次に、図28A〜図28Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0079】
次に、図29A〜図29Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0080】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第2実施形態に係る半導体集積回路装置が完成する。
【0081】
第3実施形態においても、第1実施形態と同様の利点を得ることができる。
【0082】
さらに、第3実施形態によれば、第1の導電膜(導電性ポリシリコン膜6)を、ワード線方向に沿ったメモリセルトランジスタ毎に分離する。このため、第1の導電膜と浮遊ゲート(導電性ポリシリコン膜3)との間にあるインターゲート絶縁膜5を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することができる。従って、浮遊ゲートからの、インターゲート絶縁膜5を介した電荷のリークを抑制することができる。よって、第3実施形態は、第1実施形態に比較して、電荷保持特性が良い、という利点を、さらに、得ることができる。
【0083】
以上、この発明を第1〜第3実施形態により説明したが、この発明は、上記第1〜第3実施形態に限られるものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0084】
また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【0085】
また、上記実施形態は、この発明をNAND型フラッシュメモリに適用した例に基づき説明したが、この発明はNAND型フラッシュメモリに限られるものではなく、NAND型以外のフラッシュメモリにも適用することができる。例えば、AND型、NOR型等である。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムLSI等もまた、この発明の範疇である。
【図面の簡単な説明】
【0086】
【図1】図1Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図1Bは図1A中のB−B線に沿う断面図、図1Cは図1A中のC−C線に沿う断面図、図1Dは周辺トランジスタの断面図
【図2】図2Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図2Bは図2A中のB−B線に沿う断面図、図2Cは図2A中のC−C線に沿う断面図、図2Dは周辺トランジスタの断面図
【図3】図3Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図3Bは図3A中のB−B線に沿う断面図、図3Cは図3A中のC−C線に沿う断面図、図3Dは周辺トランジスタの断面図
【図4】図4Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図4Bは図4A中のB−B線に沿う断面図、図4Cは図4A中のC−C線に沿う断面図、図4Dは周辺トランジスタの断面図
【図5】図5Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図5Bは図5A中のB−B線に沿う断面図、図5Cは図5A中のC−C線に沿う断面図、図5Dは周辺トランジスタの断面図
【図6】図6Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図6Bは図6A中のB−B線に沿う断面図、図6Cは図6A中のC−C線に沿う断面図、図6Dは周辺トランジスタの断面図
【図7】図7Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図7Bは図7A中のB−B線に沿う断面図、図7Cは図7A中のC−C線に沿う断面図、図7Dは周辺トランジスタの断面図
【図8】図8Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図8Bは図8A中のB−B線に沿う断面図、図8Cは図8A中のC−C線に沿う断面図、図8Dは周辺トランジスタの断面図
【図9】図9Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図9Bは図9A中のB−B線に沿う断面図、図9Cは図9A中のC−C線に沿う断面図、図9Dは周辺トランジスタの断面図
【図10】図10Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図10Bは図10A中のB−B線に沿う断面図、図10Cは図10A中のC−C線に沿う断面図、図10Dは周辺トランジスタの断面図
【図11】図11Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図11Bは図11A中のB−B線に沿う断面図、図11Cは図11A中のC−C線に沿う断面図、図11Dは周辺トランジスタの断面図
【図12】図12Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図12Bは図12A中のB−B線に沿う断面図、図12Cは図12A中のC−C線に沿う断面図、図12Dは周辺トランジスタの断面図
【図13】図13Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図13Bは図13A中のB−B線に沿う断面図、図13Cは図13A中のC−C線に沿う断面図、図13Dは周辺トランジスタの断面図
【図14】図14Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図14Bは図14A中のB−B線に沿う断面図、図14Cは図14A中のC−C線に沿う断面図、図14Dは周辺トランジスタの断面図
【図15】図15Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図15Bは図15A中のB−B線に沿う断面図、図15Cは図15A中のC−C線に沿う断面図、図15Dは周辺トランジスタの断面図
【図16】図16Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図16Bは図16A中のB−B線に沿う断面図、図16Cは図16A中のC−C線に沿う断面図、図16Dは周辺トランジスタの断面図
【図17】図17Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図17Bは図17A中のB−B線に沿う断面図、図17Cは図17A中のC−C線に沿う断面図、図17Dは周辺トランジスタの断面図
【図18】図18Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図18Bは図18A中のB−B線に沿う断面図、図18Cは図18A中のC−C線に沿う断面図、図18Dは周辺トランジスタの断面図
【図19】図19Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図19Bは図19A中のB−B線に沿う断面図、図19Cは図19A中のC−C線に沿う断面図、図19Dは周辺トランジスタの断面図
【図20】図20Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図20Bは図20A中のB−B線に沿う断面図、図20Cは図20A中のC−C線に沿う断面図、図20Dは周辺トランジスタの断面図
【図21】図21Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図21Bは図21A中のB−B線に沿う断面図、図21Cは図21A中のC−C線に沿う断面図、図21Dは周辺トランジスタの断面図
【図22】図22Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図22Bは図22A中のB−B線に沿う断面図、図22Cは図22A中のC−C線に沿う断面図、図22Dは周辺トランジスタの断面図
【図23】図23Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図23Bは図23A中のB−B線に沿う断面図、図23Cは図23A中のC−C線に沿う断面図、図23Dは周辺トランジスタの断面図
【図24】図24Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図24Bは図24A中のB−B線に沿う断面図、図24Cは図24A中のC−C線に沿う断面図、図24Dは周辺トランジスタの断面図
【図25】図25Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図25Bは図25A中のB−B線に沿う断面図、図25Cは図25A中のC−C線に沿う断面図、図25Dは周辺トランジスタの断面図、図25Eは図25A中のE−E線に沿う断面図
【図26】図26Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図26Bは図26A中のB−B線に沿う断面図、図26Cは図26A中のC−C線に沿う断面図、図26Dは周辺トランジスタの断面図
【図27】図27Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図27Bは図27A中のB−B線に沿う断面図、図27Cは図27A中のC−C線に沿う断面図、図27Dは周辺トランジスタの断面図
【図28】図28Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図28Bは図28A中のB−B線に沿う断面図、図28Cは図28A中のC−C線に沿う断面図、図28Dは周辺トランジスタの断面図
【図29】図29Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図29Bは図29A中のB−B線に沿う断面図、図29Cは図29A中のC−C線に沿う断面図、図29Dは周辺トランジスタの断面図
【図30】図30A〜図30Eはこの発明の実施形態の変形例を示す断面図
【図31】図31A〜図31Eはこの発明の実施形態の工夫を示す断面図
【図32】図32は実施形態に係る装置と典型例に係る装置とを比較して示す断面図
【符号の説明】
【0087】
1…シリコン基板(半導体基板)、3…導電性ポリシリコン膜(浮遊ゲート)、5…インターゲート絶縁膜、6…導電性ポリシリコン膜(第1の導電膜)、10、13…二酸化シリコン膜(第1、第2の絶縁膜)、12…窒化シリコン膜(第3の絶縁膜)、15…タングステン膜(第2の導電膜)。
【技術分野】
【0001】
本発明は、半導体集積回路装置に係り、特に、不揮発性半導体記憶装置を有した半導体集積回路装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置として、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ(EEPROM)が知られている。EEPROMは、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成される。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなるスタックゲート構造のMOSトランジスタを用いる。特に、NAND型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、NANDストリングを形成し、そのNANDストリングの両側にブロック選択トランジスタが配置された構造を有する。また、メモリセルのアクティブエリアに対して素子分離領域が並行して配置され、メモリセルアレイを構成する。
【0003】
一般的に、ワード線は、その低抵抗化を図るため、導電性ポリシリコンと金属シリサイドとの積層膜、又は導電性ポリシリコンと金属との積層膜とされる。そのようなNAND型フラッシュメモリは、例えば、特許文献1に記載される。
【0004】
NAND型フラッシュメモリは大規模容量化が進んでおり、これに伴って、メモリセルトランジスタの急速なシュリンクが進展中である。特に、メモリセルトランジスタのチャネル長、及びチャネル幅の短縮は著しい。その反面、シュリンクした場合においても、ワード線の抵抗値は高めたくないのが実情である。NAND型フラッシュメモリの動作の高速性を維持する観点からである。この結果、メモリセルトランジスタのゲート構造、いわゆるスタックゲート構造は、縦方向に長くなりつつある。これを、スタックゲート構造の高アスペクト比化という。現状では、スタックゲート構造のアスペクト比は、7〜7.5に及ぶ。
【0005】
このように、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めるために、スタックゲート構造の高アスペクト比化が進みつつある。しかしながら、高アスペクト比化は、スタックゲート構造の加工を難しくする、という一面も持っている。
【特許文献1】特開2003−7870
【発明の開示】
【発明が解決しようとする課題】
【0006】
この発明は、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供する。
【課題を解決するための手段】
【0007】
この発明の一態様に係る半導体集積回路装置は、半導体基板と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第1スタックゲート構造と、前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第2スタックゲート構造と、前記第1スタックゲート構造と前記第2スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、前記制御ゲートは、前記インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含み、前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第1の絶縁膜と、前記制御ゲートの他部分間を絶縁する第2の絶縁膜と、前記第1の絶縁膜と前記第2の絶縁膜との間に設けられ、前記第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含む。
【発明の効果】
【0008】
この発明によれば、ワード線の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【0009】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0010】
また、以下に示す第1乃至第3実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【0011】
(第1実施形態)
この発明の第1実施形態を、その製造方法とともに説明する。
【0012】
図1A〜図11Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図1B〜図11Bは図1A〜図11A中のB−B線に沿う断面図であり、図1C〜図11Cは図1A〜図11A中のC−C線に沿う断面図である。図1D〜図11Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。本例では、NAND型フラッシュメモリを示すが、本明細書で説明する全ての実施形態は、NAND型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも適用することができる。
【0013】
まず、図1A〜図1Dに示すように、半導体基板(もしくはウェル)、例えば、P型シリコン基板(もしくはP型ウェル)1の表面上に、ゲート絶縁膜2を形成する。ゲート絶縁膜2の一例は、例えば、二酸化シリコン膜であり、例えば、シリコン基板1の表面を熱酸化することで形成される。
【0014】
次に、図2A〜図2Dに示すように、ゲート絶縁膜2上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜3を形成する。導電性ポリシリコン膜3は、後にメモリセルトランジスタの浮遊ゲートとなる。
【0015】
次に、図3A〜図3Dに示すように、導電性ポリシリコン膜3上に、キャップ膜、本例では、窒化シリコン膜4を形成する。キャップ膜は、例えば、基板1に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板1、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜3上に、例えば、窒化シリコンを堆積し、窒化シリコン膜4を形成する。
【0016】
次に、図4A〜図4Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI(Shallow Trench Isolation)形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。ここで、メモリセルトランジスタの最小加工寸法をL1とする。本例では、窒化シリコン膜4の、ゲート幅方向(本例ではワード線方向)に沿った幅(これは、浮遊ゲートのゲート幅方向に沿った幅と等価である)は、最小加工寸法L1とされる。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、導電性ポリシリコン膜3、ゲート絶縁膜2、及び基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMP(Chemical Mechanical Polishing)し、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0017】
次に、図5A〜図5Dに示すように、窒化シリコン膜4を除去し、次いで、導電性ポリシリコン膜をマスクに用いて、STIをエッチバックし、導電性ポリシリコン膜3の側壁を露出させる。
【0018】
次に、図6A〜図6Dに示すように、図5A〜図5Dに示す構造上に、インターゲート絶縁膜5を形成する。インターゲート絶縁膜5の一例は、二酸化シリコン/窒化シリコン/二酸化シリコンの積層膜、いわゆるONO膜である。次いで、インターゲート絶縁膜5に、開孔7を形成する。開孔7は、ブロック選択トランジスタ、及び周辺トランジスタにおいて、導電性ポリシリコン膜3とその上方の導電膜とを接続するための孔である。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜6を形成する。本例における導電性ポリシリコン膜6の厚さ、例えば、アクティブエリア上方における厚さは、H1である。本例では、厚さH1を、図4Cに示した最小加工寸法L1の1.5倍以下(H1≦1.5L1)とする。これは、後述するが、ゲート加工のしやすさをねらっての設定である。即ち、導電性ポリシリコン膜6の、アクティブエリア上方における厚さH1を、最小加工寸法L1の1.5倍以下とすることで、スタックゲート構造の高アスペクト比化を抑制する。次いで、導電性ポリシリコン膜6上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、STIの不用意な後退を防ぐために、STIに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜8を形成する。
【0019】
なお、図6A〜図6Dに示す工程は、図30A〜図30Eに示す工程に変形することも可能である。
【0020】
図30Aは、図2Bに示す断面と同じ断面である。まず、図30Aに示す構造上に、インターゲート絶縁膜5を形成し、続いて、インターゲート絶縁膜5上に、第1の薄い導電膜、例えば、第1の薄い導電性ポリシリコン膜6-1を形成する(図30B)。次いで、第1の薄い導電性ポリシリコン膜6-1、及びインターゲート絶縁膜5に対して、開孔7を形成する(図30C)。次いで、図30Cに示す構造上に、第2の薄い導電膜、例えば、第2の薄い導電性ポリシリコン膜6-2を形成する(図30D)。これにより、薄い膜6-1、6-2の積層膜からなる導電性ポリシリコン膜6が形成される。次いで、導電性ポリシリコン膜6上に、キャップ膜、例えば、窒化シリコン膜8を形成する。
【0021】
この変形例によれば、インターゲート絶縁膜5に薄い導電性ポリシリコン膜6-1を被せ、この状態で、インターゲート絶縁膜5に開孔7を形成する。このため、例えば、インターゲート絶縁膜5上に、フォトレジスト膜が直接に形成されることが無く、インターゲート絶縁膜5の膜質の劣化を抑制できる、という利点を得ることができる。この変形例は、本第1実施形態に限らず、後述する第2、第3実施形態にも適用することができる。
【0022】
なお、本変形例においても、図30Eに示す導電性ポリシリコン膜6の、アクティブエリア上方における厚さH1は、図6A〜図6Dに示したように、例えば、最小加工寸法L1の1.5倍以下とされると良い。スタックゲート構造の高アスペクト比化を抑制できるからである。
【0023】
次に、図7A〜図7Dに示すように、窒化シリコン膜8上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜8、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIE(Reactive Ion Etching)し、第1のスタックゲート構造を形成する。次いで、フォトレジスト膜を剥離する。
【0024】
なお、本例では、窒化シリコン膜8の、ゲート長方向(本例ではビット線方向)に沿った幅(これは、制御ゲートのゲート長方向に沿った幅、及び浮遊ゲートのゲート長方向に沿った幅と等価である)は、最小加工寸法L1とされる。
【0025】
次に、図8A〜図8Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に対して反対導電型、本例ではN型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に対して反対導電型、本例ではN型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、絶縁物、本例では、窒化シリコンを堆積し、窒化シリコン膜12を形成する。この絶縁物は、STIに対してエッチング選択比をとれる材料とするのが良い。これは、ビット線コンタクト等の基板1に達する開孔を形成する際に、絶縁物をエッチングのストッパとして利用できるからである。さらに、本例では、次に形成される第1層層間絶縁膜に対してエッチング選択比をとれる材料とするのが良い。これは、絶縁物を、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込む溝を形成する際に、同様にエッチングのストッパとして利用できるからである。これらの双方の要求を満足する材料の一例が、窒化シリコンである。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0026】
次に、図9A〜図9Dに示すように、次いで、第1層層間絶縁膜13上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜に、ワード線、ブロック選択線、及び周辺トランジスタのゲートそれぞれを構成する導電物を埋め込むための溝パターンを形成する。次いで、フォトレジスト膜をマスクに用いて、第1層層間絶縁膜13を、エッチング、例えば、RIEする。このエッチングは、第1層層間絶縁膜13をエッチングし易く、窒化シリコン膜12をエッチングし難い条件とされる。本例では、二酸化シリコンをエッチングし易く、窒化シリコンをエッチングし難い条件とする。これにより、エッチングを、窒化シリコン膜12の部分において止めることができる。
【0027】
引き続き、エッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図10A〜図10D参照)。これにより、配線溝14が形成される(図9A〜図9D参照)。このエッチングは、窒化シリコン膜12、及び窒化シリコン膜8をエッチングし易く、第1層間絶縁膜13、及び二酸化シリコン膜10をエッチングし難い条件とされる。本例では、窒化シリコンをエッチングし易く、二酸化シリコンをエッチングし難い条件とする。これにより、配線溝14が、例えば、第1層層間絶縁膜13の部分において不用意に拡大することを抑制できる。さらには、配線溝14が二酸化シリコン膜10の部分に重なった場合においても、例えば、浮遊ゲートに達してしまうような穴が形成されることを抑制できる(ワード線と浮遊ゲートとの短絡抑制)。
【0028】
なお、図9A〜図9D、及び図10A〜図10Dに示す工程は、図31A〜図31Cに示す工夫を施すことも可能である。
【0029】
図31Aは、図9Bに示す第1のスタックゲート構造の一つを拡大した断面である。まず、図31Aに示す構造の第1層層間絶縁膜13に対して、第1の配線溝14-1を形成する。この際、第1の配線溝14-1の上部の幅(トップ幅)Wtopを、その下部の幅(ボトム幅)Wbtmよりも狭くする。つまり、第1の配線溝14-1に対して、深くなるにつれて先細りするテーパをつける(図31B)。テーパは、例えば、エッチングの条件、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。この後、窒化シリコン膜12、及び8に対して第2の配線溝14-2を形成する。この場合にも、深くなるにつれて先細りするテーパをつけても良い(図31C)。これもまた、例えば、搬送ガスと反応ガスとの流量比を調節すれば、制御できる。
【0030】
このように配線溝14に対し、深くなるにつれて先細りするテープをつける工夫によれば、例えば、図31D、あるいは図31Eに示すように、フォトマスクの合わせずれが発生した場合においても、例えば、配線溝14の底が、導電性ポリシリコン膜6の上面から外れないようにできる。これによる利点は、まず、配線溝14と導電性ポリシリコン膜6との接触面積のばらつきが小さくなることであり、それ故、ワード線や、ブロック選択線の抵抗値のばらつきを小さくできる。また、配線溝14の底が、導電性ポリシリコン膜6の上面から外れないから、二酸化シリコン膜10の不用意なエッチングが無く、ワード線と浮遊ゲートとの短絡防止を、さらに強化することができる。この工夫は、本第1実施形態に限らず、後述する第2、第3実施形態にも適用することができる。
【0031】
配線溝14を形成した後、図10A〜図10Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0032】
なお、導電物は、配線溝14の底に露出する導電物を種結晶に用いた選択的エピタキシャル成長法によって形成することも可能である。
【0033】
次に、図11A〜図11Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、絶縁物、例えば、二酸化シリコンを堆積し、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0034】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第1実施形態に係る半導体集積回路装置が完成する。
【0035】
図32は、実施形態に係る装置と、典型例に係る装置とを比較して示す断面図である。なお、この断面はワード線方向に沿ったものである。
【0036】
典型例に係る装置は、浮遊ゲート(FG)、インターゲート絶縁膜、及び制御ゲート(WL)を含むスタックゲート構造を、一度の加工で形成する。
【0037】
対して、実施形態に係る装置は、上記スタックゲート構造を段階的に形成する。本例では、スタックゲート構造を、二度の加工で形成する。
【0038】
このため、実施形態に係る装置は、典型例に係る装置に比較して、各加工段階におけるスタックゲート構造のアスペクト比を低くできる、という利点を得ることができる。このため、実施形態に係る装置は、典型例に係る装置に比較して、加工しやすい。
【0039】
例えば、典型例に係る装置は、スタックゲート構造を一度の加工で形成するため、そのアスペクト比は、量産上、7.5が限界である。これを超えるアスペクト比とすると、歩留りの悪化が避けられず、量産には適さない。
【0040】
対して、実施形態に係る装置は、各加工段階におけるスタックゲート構造のアスペクト比を7.5としながら形成すれば、スタックゲート構造のアスペクト比を、7.5を超えるものとできる。即ち、7.5を超えるアスペクト比を持つスタックゲート構造を、量産に適した状態で形成することができる。7.5を超えるアスペクト比を持つスタックゲート構造は、例えば、ワード線の断面積を大きくでき、その抵抗値の増大の抑制に有利である。
【0041】
また、典型例に係る装置に示されるように、スタックゲート構造間の開口のアスペクト比も、量産上、7.5が限界である。これを超えるアスペクト比とすると、メモリセルトランジスタをワード線方向に沿ってより稠密に配置できるが、上述の通り、歩留りの悪化が避けられず、量産には適さない。
【0042】
対して、実施形態に係る装置は、開口のアスペクト比についても、量産に適した状態で7.5を超えることができる。従って、実施形態に係る装置によれば、典型例に係る装置に比較し、量産に適した状態でメモリセルトランジスタをワード線方向に沿ってより稠密に配置することも可能である。
【0043】
また、実施形態に係る装置は、スタックゲート構造間を絶縁する層間絶縁膜が階層的構造を有する。本例の層間絶縁膜は、第1〜第3の絶縁膜の3階層構造である。第1の絶縁膜は、浮遊ゲート間、及び制御ゲートの一部分間を絶縁する。第2の絶縁膜は、制御ゲートの他部分間を絶縁する。そして、第1の絶縁膜と第2の絶縁膜との間に、第3の絶縁膜が設けられる。第3の絶縁膜は、第1、第2の絶縁膜に対してエッチング選択比をとれる材料が選ばれる。
【0044】
このため、実施形態に係る装置は、第2の絶縁膜に、制御ゲートを形成するための溝を形成する際、この溝を第3の絶縁膜の部分において止めることができる。つまり、溝が第1の絶縁膜にまで進んで形成されることを抑制できる。溝が第1の絶縁膜にまで進んで形成されると、制御ゲートと浮遊ゲートとが短絡する。この事情を、実施形態では解消でき、加工しやすい構造である。
【0045】
また、実施形態に係る装置の制御ゲートは、インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜とを含む。
【0046】
そして、第1の導電膜の厚さ(図6A〜図6D中の参照符号H1)を、第1の導電膜のゲート幅方向に沿った幅(図4A〜図4D中の参照符号L1)、及びゲート長方向に沿った幅(図7A〜図7D中の参照符号L1)の双方に対して1.5倍以下としても良い。
【0047】
これによれば、スタックゲート構造の加工段階、例えば、最初の加工段階において、アスペクト比の増大を抑制できる。よって、加工しやすい。また、アスペクト比を固定、例えば、図32に示すように、7.5に固定した場合には、浮遊ゲートの厚さを厚くできる。浮遊ゲートを厚くできると、例えば、図5A〜図5Dに示した浮遊ゲートの側壁を露出させる工程において、側壁を露出させやすい構造とできる。あるいは側壁の露出面積を大きくすることも可能であるので、制御ゲートと浮遊ゲートとの結合容量の増加に有利な構造とできる。
【0048】
また、第1の導電膜のトップ幅をL1とし、第2の導電膜のトップ幅をL2とし、第2の導電膜のボトム幅をL3としたとき、“L2>L3”、かつ、“L1>L3”としても良い。
【0049】
これによれば、フォトマスクの合わせずれが発生した場合においても、例えば、第2の導電膜が、第1の導電膜の上面から外れないようにできる。これによる利点は、図31A〜図31Eを参照して説明した通りである。
【0050】
このように、実施形態に係る装置によれば、制御ゲート(ワード線)の抵抗値の増大を抑制しつつ、メモリセルトランジスタの集積度を高めることができ、かつ、微細加工性に優れた不揮発性半導体記憶装置を備えた半導体集積回路装置を提供できる。
【0051】
(第2実施形態)
第2実施形態が第1実施形態と異なるところは、浮遊ゲートの側壁を、STIから露出させないことにある。
【0052】
以下、この発明の第2実施形態を、その製造方法とともに説明する。
【0053】
図12A〜図19Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図12B〜図19Bは図12A〜図19A中のB−B線に沿う断面図であり、図12C〜図19Cは図12A〜図19A中のC−C線に沿う断面図である。図12D〜図19Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【0054】
まず、図1A〜図4Dを参照して説明した方法により、図12A〜図12Dに示す構造得る。
【0055】
次に、図13A〜図13Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMPし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0056】
次に、図14A〜図14Dに示すように、図13A〜図13Dに示す構造上に、インターゲート絶縁膜5を形成する。本例のインターゲート絶縁膜5は、第1実施形態におけるインターゲート絶縁膜5よりも、誘電率の高い絶縁物が選ばれる。例えば、ONO膜よりも誘電率が高い絶縁物が選ばれる。そのような絶縁物の一例は、アルミナである。
【0057】
これ以降の工程は、例えば、第1実施形態と同様で良い。よって、簡単に説明する。
【0058】
インターゲート絶縁膜5を形成した後、インターゲート絶縁膜5に、開孔7を形成する。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電性ポリシリコン膜6を形成する。次いで、導電性ポリシリコン膜6上に、キャップ膜、本例では、窒化シリコン膜8を形成する。
【0059】
次に、図15A〜図15Dに示すように、窒化シリコン膜8、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIEし、第1のスタックゲート構造を形成する。
【0060】
次に、図16A〜図16Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第1実施形態と同様に、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、窒化シリコン膜12を形成する。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0061】
次に、図17A〜図17Dに示すように、第1層層間絶縁膜13に、配線溝14を形成する。引き続きエッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図18A〜図18D参照)。これにより、第1層層間絶縁膜13、窒化シリコン膜12、及び窒化シリコン膜8に、配線溝14を形成する。
【0062】
次に、図18A〜図18Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0063】
次に、図19A〜図19Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0064】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第2実施形態に係る半導体集積回路装置が完成する。
【0065】
第2実施形態においても、第1実施形態と同様の利点を得ることができる。
【0066】
(第3実施形態)
第3実施形態が第1実施形態と異なるところは、第1の導電膜(導電性ポリシリコン膜6)を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することにある。
【0067】
以下、この発明の第3実施形態を、その製造方法とともに説明する。
【0068】
図20A〜図29Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイを主要な製造工程毎に示した平面図である。同じく図20B〜図29Bは図20A〜図29A中のB−B線に沿う断面図であり、図20C〜図29Cは図20A〜図29A中のC−C線に沿う断面図である。図20D〜図29Dは半導体集積回路装置の周辺トランジスタを主要な製造工程毎に示した断面図である。
【0069】
まず、図1A〜図2Dを参照して説明した方法により、図20A〜図20Dに示す構造得る。
【0070】
次に、図21A〜図21Dに示すように、導電性ポリシリコン膜3上に、インターゲート絶縁膜5を形成する。インターゲート絶縁膜5の一例は、二酸化シリコン/窒化シリコン/二酸化シリコンの積層膜、いわゆるONO膜である。次いで、インターゲート絶縁膜5に、開孔7を形成する。次いで、開孔7が形成されたインターゲート絶縁膜7上に、導電物、例えば、導電性ポリシリコンを堆積し、導電性ポリシリコン膜6を形成する。次いで、導電性ポリシリコン膜6上に、キャップ膜、本例では、窒化シリコン膜4を形成する。キャップ膜は、例えば、基板1に、シャロートレンチを形成するときにはエッチングのマスクとなり、また、シャロートレンチに絶縁物を埋め込むときにはポリッシングのストッパにもなる。このため、その材料には、基板1、及びシャロートレンチに埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上に、例えば、窒化シリコンを堆積し、窒化シリコン膜4を形成する。
【0071】
次に、図22A〜図22Dに示すように、窒化シリコン膜4上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜に、STI形成パターンに対応した溝を形成し、フォトレジスト膜をアクティブエリア形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜4をパターニングし、窒化シリコン膜4をアクティブエリア形成パターンに応じたパターンとする。次いで、フォトレジスト膜を剥離した後、窒化シリコン膜4をマスクに用いて、導電性ポリシリコン膜6、インターゲート絶縁膜5、導電性ポリシリコン膜3、ゲート絶縁膜2、及び基板1をエッチングし、基板1にシャロートレンチを形成する。次いで、シャロートレンチが形成された基板1の上方に、絶縁物、例えば、二酸化シリコンを堆積し、二酸化シリコン膜を形成する。次いで、窒化シリコン膜4をストッパに用いて、二酸化シリコン膜をCMPし、シャロートレンチを二酸化シリコンによって埋め込む。これにより、STIが形成される。
【0072】
次に、図23A〜図23Dに示すように、窒化シリコン膜4を除去した後、STIをCMPし、その表面を平坦化する。
【0073】
次に、図24A〜図24Dに示すように、STIの表面を平坦化した構造上に、キャップ膜を形成する。キャップ膜は、例えば、スタックゲート構造を加工するときにはエッチングのマスクとなり、また、スタックゲート構造間に絶縁物を埋め込むときにはエッチングのストッパとなる。このため、その材料には、スタックゲート構造に含まれる導電物、及びスタックゲート構造間に埋め込まれる絶縁物の少なくともいずれか一方に対してエッチング選択比をとれるものが選ばれる。また、スタックゲート構造間において、STIの不用意な後退を防ぐために、STIに含まれる絶縁物に対してもエッチング選択比をとれるものが選ばれるのが良い。その一例は、窒化シリコンである。本例では、導電性ポリシリコン膜6上、及びSTI上に、例えば、窒化シリコンを堆積し、キャップ膜として窒化シリコン膜8を形成する。次いで、窒化シリコン膜8上に、フォトレジストを塗布し、フォトレジスト膜(図示せず)を形成する。次いで、フォトリソグラフィ法を用いて、フォトレジスト膜をパターニングし、フォトレジスト膜を、ワード線形成パターン、ブロック選択線形成パターン、及び周辺トランジスタのゲート形成パターンに応じて残す。次いで、フォトレジスト膜をマスクに用いて、窒化シリコン膜8を、RIEする。次いで、フォトレジスト膜を剥離する。
【0074】
次に、図25A〜図25Dに示すように、次いで、窒化シリコン膜8をマスクに用いて、導電性ポリシリコン膜6、インターゲート絶縁膜5、及び導電性ポリシリコン膜3を、RIEし、第1のスタックゲート構造を形成する。
【0075】
これ以降の工程は、例えば、第1実施形態と同様で良い。よって、簡単に説明する。
【0076】
次に、図26A〜図26Dに示すように、第1のスタックゲート構造、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層9を形成する。次いで、N型拡散層9を形成した後の構造上に、二酸化シリコン膜10を形成する。次いで、二酸化シリコン膜10をRIEし、二酸化シリコン膜10を、第1のスタックゲート構造の側壁に残す。本例では、ブロック選択トランジスタのゲートとなる構造と、メモリセルトランジスタのゲートとなる構造との間、及びメモリセルトランジスタのゲートとなる構造間は、第1、第2実施形態と同様に、二酸化シリコン膜10によって埋め込まれる。次いで、第1のスタックゲート構造、二酸化シリコン膜10、及びSTIをマスクに用いて、基板1に、N型の不純物、例えば、リン、あるいは砒素をイオン注入し、N型拡散層11を形成する。次いで、N型拡散層11を形成した後の構造上に、窒化シリコン膜12を形成する。次いで、窒化シリコン膜12上に、絶縁物、例えば、二酸化シリコンを堆積し、第1層層間絶縁膜13を形成する。
【0077】
次に、図27A〜図27Dに示すように、第1層層間絶縁膜13に、配線溝14を形成する。引き続きエッチングを続行し、窒化シリコン膜12、及び窒化シリコン膜8を除去する(図28A〜図28D参照)。これにより、第1層層間絶縁膜13、窒化シリコン膜12、及び窒化シリコン膜8に、配線溝14を形成する。
【0078】
次に、図28A〜図28Dに示すように、配線溝14が形成された構造上に、導電物、例えば、タングステンを堆積し、タングステン膜15を形成する。次いで、タングステン膜15をCMPし、タングステン膜15を配線溝14に埋め込む。
【0079】
次に、図29A〜図29Dに示すように、タングステン膜15を配線溝14に埋め込んだ構造上に、第2層層間絶縁膜16を形成する。次いで、第2層層間絶縁膜16に、タングステン膜15に達する開孔を形成し、また、第2層層間絶縁膜16及び第1層層間絶縁膜13に、拡散層11に達する開孔を形成する。次いで、これら開孔を、導電物、例えば、タングステン膜17、18によって埋め込む。
【0080】
この後、特に、図示しないが、周知の製造方法を用いて、ビット線、及び上層配線等を順次形成することにより、第2実施形態に係る半導体集積回路装置が完成する。
【0081】
第3実施形態においても、第1実施形態と同様の利点を得ることができる。
【0082】
さらに、第3実施形態によれば、第1の導電膜(導電性ポリシリコン膜6)を、ワード線方向に沿ったメモリセルトランジスタ毎に分離する。このため、第1の導電膜と浮遊ゲート(導電性ポリシリコン膜3)との間にあるインターゲート絶縁膜5を、ワード線方向に沿ったメモリセルトランジスタ毎に分離することができる。従って、浮遊ゲートからの、インターゲート絶縁膜5を介した電荷のリークを抑制することができる。よって、第3実施形態は、第1実施形態に比較して、電荷保持特性が良い、という利点を、さらに、得ることができる。
【0083】
以上、この発明を第1〜第3実施形態により説明したが、この発明は、上記第1〜第3実施形態に限られるものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【0084】
また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【0085】
また、上記実施形態は、この発明をNAND型フラッシュメモリに適用した例に基づき説明したが、この発明はNAND型フラッシュメモリに限られるものではなく、NAND型以外のフラッシュメモリにも適用することができる。例えば、AND型、NOR型等である。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムLSI等もまた、この発明の範疇である。
【図面の簡単な説明】
【0086】
【図1】図1Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図1Bは図1A中のB−B線に沿う断面図、図1Cは図1A中のC−C線に沿う断面図、図1Dは周辺トランジスタの断面図
【図2】図2Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図2Bは図2A中のB−B線に沿う断面図、図2Cは図2A中のC−C線に沿う断面図、図2Dは周辺トランジスタの断面図
【図3】図3Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図3Bは図3A中のB−B線に沿う断面図、図3Cは図3A中のC−C線に沿う断面図、図3Dは周辺トランジスタの断面図
【図4】図4Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図4Bは図4A中のB−B線に沿う断面図、図4Cは図4A中のC−C線に沿う断面図、図4Dは周辺トランジスタの断面図
【図5】図5Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図5Bは図5A中のB−B線に沿う断面図、図5Cは図5A中のC−C線に沿う断面図、図5Dは周辺トランジスタの断面図
【図6】図6Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図6Bは図6A中のB−B線に沿う断面図、図6Cは図6A中のC−C線に沿う断面図、図6Dは周辺トランジスタの断面図
【図7】図7Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図7Bは図7A中のB−B線に沿う断面図、図7Cは図7A中のC−C線に沿う断面図、図7Dは周辺トランジスタの断面図
【図8】図8Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図8Bは図8A中のB−B線に沿う断面図、図8Cは図8A中のC−C線に沿う断面図、図8Dは周辺トランジスタの断面図
【図9】図9Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図9Bは図9A中のB−B線に沿う断面図、図9Cは図9A中のC−C線に沿う断面図、図9Dは周辺トランジスタの断面図
【図10】図10Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図10Bは図10A中のB−B線に沿う断面図、図10Cは図10A中のC−C線に沿う断面図、図10Dは周辺トランジスタの断面図
【図11】図11Aはこの発明の第1実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図11Bは図11A中のB−B線に沿う断面図、図11Cは図11A中のC−C線に沿う断面図、図11Dは周辺トランジスタの断面図
【図12】図12Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図12Bは図12A中のB−B線に沿う断面図、図12Cは図12A中のC−C線に沿う断面図、図12Dは周辺トランジスタの断面図
【図13】図13Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図13Bは図13A中のB−B線に沿う断面図、図13Cは図13A中のC−C線に沿う断面図、図13Dは周辺トランジスタの断面図
【図14】図14Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図14Bは図14A中のB−B線に沿う断面図、図14Cは図14A中のC−C線に沿う断面図、図14Dは周辺トランジスタの断面図
【図15】図15Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図15Bは図15A中のB−B線に沿う断面図、図15Cは図15A中のC−C線に沿う断面図、図15Dは周辺トランジスタの断面図
【図16】図16Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図16Bは図16A中のB−B線に沿う断面図、図16Cは図16A中のC−C線に沿う断面図、図16Dは周辺トランジスタの断面図
【図17】図17Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図17Bは図17A中のB−B線に沿う断面図、図17Cは図17A中のC−C線に沿う断面図、図17Dは周辺トランジスタの断面図
【図18】図18Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図18Bは図18A中のB−B線に沿う断面図、図18Cは図18A中のC−C線に沿う断面図、図18Dは周辺トランジスタの断面図
【図19】図19Aはこの発明の第2実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図19Bは図19A中のB−B線に沿う断面図、図19Cは図19A中のC−C線に沿う断面図、図19Dは周辺トランジスタの断面図
【図20】図20Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図20Bは図20A中のB−B線に沿う断面図、図20Cは図20A中のC−C線に沿う断面図、図20Dは周辺トランジスタの断面図
【図21】図21Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図21Bは図21A中のB−B線に沿う断面図、図21Cは図21A中のC−C線に沿う断面図、図21Dは周辺トランジスタの断面図
【図22】図22Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図22Bは図22A中のB−B線に沿う断面図、図22Cは図22A中のC−C線に沿う断面図、図22Dは周辺トランジスタの断面図
【図23】図23Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図23Bは図23A中のB−B線に沿う断面図、図23Cは図23A中のC−C線に沿う断面図、図23Dは周辺トランジスタの断面図
【図24】図24Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図24Bは図24A中のB−B線に沿う断面図、図24Cは図24A中のC−C線に沿う断面図、図24Dは周辺トランジスタの断面図
【図25】図25Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図25Bは図25A中のB−B線に沿う断面図、図25Cは図25A中のC−C線に沿う断面図、図25Dは周辺トランジスタの断面図、図25Eは図25A中のE−E線に沿う断面図
【図26】図26Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図26Bは図26A中のB−B線に沿う断面図、図26Cは図26A中のC−C線に沿う断面図、図26Dは周辺トランジスタの断面図
【図27】図27Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図27Bは図27A中のB−B線に沿う断面図、図27Cは図27A中のC−C線に沿う断面図、図27Dは周辺トランジスタの断面図
【図28】図28Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図28Bは図28A中のB−B線に沿う断面図、図28Cは図28A中のC−C線に沿う断面図、図28Dは周辺トランジスタの断面図
【図29】図29Aはこの発明の第3実施形態に係る半導体集積回路装置のメモリセルアレイの平面図、図29Bは図29A中のB−B線に沿う断面図、図29Cは図29A中のC−C線に沿う断面図、図29Dは周辺トランジスタの断面図
【図30】図30A〜図30Eはこの発明の実施形態の変形例を示す断面図
【図31】図31A〜図31Eはこの発明の実施形態の工夫を示す断面図
【図32】図32は実施形態に係る装置と典型例に係る装置とを比較して示す断面図
【符号の説明】
【0087】
1…シリコン基板(半導体基板)、3…導電性ポリシリコン膜(浮遊ゲート)、5…インターゲート絶縁膜、6…導電性ポリシリコン膜(第1の導電膜)、10、13…二酸化シリコン膜(第1、第2の絶縁膜)、12…窒化シリコン膜(第3の絶縁膜)、15…タングステン膜(第2の導電膜)。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第1スタックゲート構造と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第2スタックゲート構造と、
前記第1スタックゲート構造と前記第2スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、
前記制御ゲートは、前記インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含み、
前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第1の絶縁膜と、前記制御ゲートの他部分間を絶縁する第2の絶縁膜と、前記第1の絶縁膜と前記第2の絶縁膜との間に設けられ、前記第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含むことを特徴とする半導体集積回路装置。
【請求項2】
前記第1の導電膜の厚さは、前記第1の導電膜のゲート幅方向に沿った幅、及びゲート長方向に沿った幅の双方に対して1.5倍以下であることを特徴とする請求項1に記載の半導体集積回路装置。
【請求項3】
前記第1の導電膜のトップ幅をL1とし、前記第2の導電膜のトップ幅をL2とし、前記第2の導電膜のボトム幅をL3としたとき、“L2>L3”、かつ、“L1>L3”であることを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
【請求項4】
前記第1の導電膜は、ワード線方向に沿ったメモリセルトランジスタ毎に分離しており、
前記第2の導電膜は、ワード線方向に沿ったメモリセルトランジスタで共通であることを特徴とする請求項1乃至請求項3いずれか一項に記載の半導体集積回路装置。
【請求項5】
前記第1、第2のスタックゲート構造のビット線方向に沿った断面におけるアスペクト比は、7.5を超えることを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体集積回路装置。
【請求項1】
半導体基板と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第1スタックゲート構造と、
前記半導体基板上に設けられ、浮遊ゲート、インターゲート絶縁膜、及び制御ゲートを含む第2スタックゲート構造と、
前記第1スタックゲート構造と前記第2スタックゲート構造との間を絶縁する層間絶縁膜と、を備え、
前記制御ゲートは、前記インターゲート絶縁膜に接する第1の導電膜と、この第1の導電膜に電気的に接続される第2の導電膜と、を含み、
前記層間絶縁膜は、前記浮遊ゲート間、及び前記制御ゲートの一部分間を絶縁する第1の絶縁膜と、前記制御ゲートの他部分間を絶縁する第2の絶縁膜と、前記第1の絶縁膜と前記第2の絶縁膜との間に設けられ、前記第1、第2の絶縁膜に対してエッチング選択比をとれる第3の絶縁膜と、を含むことを特徴とする半導体集積回路装置。
【請求項2】
前記第1の導電膜の厚さは、前記第1の導電膜のゲート幅方向に沿った幅、及びゲート長方向に沿った幅の双方に対して1.5倍以下であることを特徴とする請求項1に記載の半導体集積回路装置。
【請求項3】
前記第1の導電膜のトップ幅をL1とし、前記第2の導電膜のトップ幅をL2とし、前記第2の導電膜のボトム幅をL3としたとき、“L2>L3”、かつ、“L1>L3”であることを特徴とする請求項1及び請求項2いずれかに記載の半導体集積回路装置。
【請求項4】
前記第1の導電膜は、ワード線方向に沿ったメモリセルトランジスタ毎に分離しており、
前記第2の導電膜は、ワード線方向に沿ったメモリセルトランジスタで共通であることを特徴とする請求項1乃至請求項3いずれか一項に記載の半導体集積回路装置。
【請求項5】
前記第1、第2のスタックゲート構造のビット線方向に沿った断面におけるアスペクト比は、7.5を超えることを特徴とする請求項1乃至請求項4いずれか一項に記載の半導体集積回路装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【公開番号】特開2006−351789(P2006−351789A)
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願番号】特願2005−175343(P2005−175343)
【出願日】平成17年6月15日(2005.6.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願日】平成17年6月15日(2005.6.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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