本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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【構成】自己整列リセス・ゲート構造及び形成方法が開示されている。最初に，絶縁用のフィールド酸化物領域を半導体基板内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】 カップリング比のばらつきを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。内側面２９側には底面高さ調節層４３があり、外側面３１側には素子分離絶縁層５がある。このため、半導体基板９の位置（Ａ）のメモリセルと位置（Ｂ）のメモリセルとで、立上り部２７の高さが異なっていても、電荷蓄積層１７と制御ゲートＣＧとが対向する領域の面積を同じにできる。 （もっと読む）

本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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本発明は、ビア内にポリマーメモリデバイスを製造する方法に関する。この方法は、少なくとも１つの金属を含む層をその上に備える半導体基板を提供するステップと、この金属を含む層中に少なくとも１つの銅コンタクトを形成するステップと、銅コンタクト上に少なくとも１つの絶縁層を形成するステップと、絶縁層に少なくとも１つのビアを形成し、銅コンタクトの少なくとも一部を露出するステップと、ビアの下側部分にポリマー材料を形成するステップと、ビアの上側部分にトップ電極材料層を形成するステップとを含む。
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基板面から離れて延在する突起部を有するフローティングゲート構造を開示する。この突起部によって、フローティングゲートとコントロールゲートとを結合するための増加した表面積をフローティングゲートに提供することが可能となる。１つの実施形態では、フローティングゲートの個々の側面でワードラインが下方へ延在して、同じ列の隣接するフローティングゲートを遮蔽する。別の実施形態では、突起部を有するフローティングゲートの組立て製造処理工程を開示する。残りのフローティングゲートに対して自己位置合せを行うために突起部を形成してもよい。
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【課題】 半導体メモリにおいて、外部電源電圧が低下しても、半導体メモリ内部では、高速動作を可能にすると共に、小型化をも可能にする昇圧電位発生回路を提供する。
【解決手段】 容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。この場合、トランスファＭＯＳトランジスタのゲート絶縁膜の厚さを容量ＭＯＳトランジスタのゲート絶縁膜の厚さを同等以上に厚くすることが好ましい。 （もっと読む）

【課題】ビット線とセルコンタクト部の容量接続用コンタクトとのショートを防止し、容量接続用コンタクトとビット線とのマージンを大きくすることができる半導体記憶装置及びその製造方法の提供。
【解決手段】ＳＴＩにより活性領域が分離形成された半導体基板上の第１の層間絶縁膜４に活性領域まで貫通するコンタクト孔５を設け、その内部に第１の層間絶縁膜上面よりも低い位置まで多結晶シリコン６を充填した後、多結晶シリコン上部にシリサイド膜１２を形成し、第１の層間絶縁膜上の所定領域にポリサイド膜又はメタル膜を含むビット線７とビット線の上面及び側面にシリコン窒化膜を形成した後、ビット線で覆われていないコンタクト孔内部のシリサイド膜を除去することにより、シリンダ型容量と接続されるコンタクト孔内部の導電体とそのコンタクト孔に隣接するビット線とを分離する。その後、第２の層間絶縁膜１０を堆積し、シリサイド膜を除去したコンタクト孔まで貫通するシリンダ型容量パターンを形成する。 （もっと読む）

【課題】 実効的な素子特性を向上させ、または素子領域の基板表面が露出することを防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板１０１の表面上にシリコン酸化膜１０２を形成し、この表面上に埋め込み酸化膜の平坦化ストッパー材となるシリコン窒化膜１０３を形成する。半導体基板１０１にトレンチ１０５を形成した後、シリコン酸化膜１０２の側面にエッチングを行って後退させる。半導体基板１０１の露出している表面に酸化を行って素子領域の表面に丸みを付ける。これにより、素子領域の実効寸法を実寸法よりも大きくすることができる。 （もっと読む）

【課題】本発明は、素子間分離にＳＴＩ構造を採用する不揮発性半導体記憶装置において、ソース領域をより確実に接続できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、Ｐ型シリコン基板１１の表面部に、浅い第一の埋め込み素子分離絶縁膜２２と、この第一の埋め込み素子分離絶縁膜２２よりも深い、第二の埋め込み素子分離絶縁膜２３とからなる素子分離領域２４を形成する。そして、第一の埋め込み素子分離絶縁膜２２を除去した後に、その底部とメモリセルトランジスタのソース領域とに不純物をイオン注入する。こうして、第一の埋め込み素子分離絶縁膜２２のアスペクト比を下げ、トレンチ溝の側壁部分に対しても十分に拡散層を形成できるようにすることで、ソース線ＳＬとなる、連続したＮ⁺ 型ソース領域１９の形成を可能とする構成となっている。 （もっと読む）