【課題】相変化記憶素子およびその形成方法を提供する。
【解決手段】この素子は、ヒーター電極と相変化物質パターンとの間に介されると共に炭素を含む物質から成る粘着パターンを備える。炭素を含む物質から成る粘着パターンによってヒーター電極、粘着パターンおよび相変化物質パターンは、極めて優れた接着力で結合される。その結果、相変化記憶素子の耐久性が向上される。 （もっと読む）

抵抗スイッチング装置の抵抗スイッチング層の制御された形成方法を提供する。該方法は、ボトム電極（１０）を有する基板（２）を用意するステップ、抵抗層（１１）を形成するための金属を含む凹部（７）を有する誘電体層（４）を基板上に設けるステップ、凹部の金属を露出させる開口部（８）を有する誘電体層（５）を基板上に設けるステップ、および凹部内および開口部内に抵抗層を形成するステップ、を有する。
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【課題】不揮発性メモリー装置及び該形成方法を提供する。
【解決手段】不揮発性メモリー装置は、セル領域、低電圧領域及び高電圧領域を持つ基板を含む。セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターが位置する。低電圧領域に低電圧トランジスターが位置する。高電圧領域に高電圧トランジスターが位置する。接地選択トランジスターの不純物領域の上に共通ソースコンタクトが位置し、低電圧トランジスターの不純物領域の上に第１低電圧コンタクトが位置する。ストリング選択トランジスターの不純物領域の上にビットラインコンタクトが位置し、高電圧トランジスターの不純物領域の上に第１高電圧コンタクトが位置する。ビットラインコンタクトの上にビットラインが位置する。基板の上に第１層間絶縁膜が位置し、第１層間絶縁膜の上に第２層間絶縁膜が位置する。 （もっと読む）

【課題】キャパシタ内の揮発性副産物を除去して電極の伝導性を向上させ、より高い静電容量が得られる半導体素子のキャパシタ形成方法を提供する。
【解決手段】半導体基板上にストレージノード電極を形成する工程と、ストレージノード電極上に、高誘電定数を持つ誘電体膜を形成する工程と、誘電体膜上にプレート電極を蒸着する工程と、プレート電極上にキャッピング膜を蒸着しながら当該半導体基板上に水素原子（Ｈ）を含有するガスを供給して、当該電極内に残留する反応不純物を排出させる工程と、を含む構成とした。 （もっと読む）

【課題】高信頼性を有する浮遊ゲート絶縁膜を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０表面上にトンネル絶縁膜１１、浮遊ゲート電極１２用の多結晶シリコン膜、浮遊ゲート絶縁膜１３及び制御ゲート電極１４が積層されてなる不揮発性メモリセルトランジスタのアレイを有し、浮遊ゲート電極用の多結晶シリコン膜と浮遊ゲート絶縁膜１３との界面１６の平均粗さＲａが1.5nm以下である。 （もっと読む）

【課題】本発明は改良されたキャリア移動性を有する変更された素子分離構造を備える半導体素子とその製造方法に関するものである。
【解決手段】本発明は半導体素子及びその製造方法に関し、特にＰＭＯＳトランジスタに圧縮応力を印加し、ＮＭＯＳトランジスタに相対的に小さい圧縮応力を印加するようＳＴＩ工程を変更してトランジスタを設計することにより、素子の移動性を改良し素子の動作特性を向上させることができる技術である。 （もっと読む）

相変化メモリ素子、および、それを形成する方法。このメモリ素子は、第１の電極を支持する基板を含む。絶縁材料構成要素は、第１の電極の上に配置され、また、相変化材料層は、相変化材料層が、第１の電極と電気的につながる（通信する）下表面を有するように、第１の電極の上に絶縁材料構成要素を取り囲んで形成される。メモリ素子は、また、相変化材料層の上表面と電気的につながる第２の電極も有する。
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【課題】相変化物質層の形成方法と、その方法を利用した相変化記憶素子の形成方法及び相変化記憶素子を提供する。
【解決手段】相変化物質層の形成方法と、その方法を利用した相変化記憶素子の形成方法及び相変化記憶素子を提供する。本発明によれば、相変化物質層を選択的に形成することによって、ボイド及びシームなしにホールを満たす相変化パターンを実現することができる。これによって、相変化記憶素子の特性低下を防止し、高集積化及び低消費電力化の少なくともいずれか一方に最適化された相変化記憶素子を実現することができる。 （もっと読む）

【課題】 ビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる半導体素子の製造方法を提供する。
【解決手段】 本発明は半導体素子の製造方法に関し、特にビットラインコンタクト領域下部の半導体基板にイオンを注入するときゲートパターン等の間を感光膜の代わりに絶縁膜で埋め、これを食刻して食刻残留物なくビットラインコンタクト領域を露出することにより、セルトランジスタの漏洩電流を防止することができる技術である。 （もっと読む）

【課題】従来の半導体装置は、微細な素子を形成する場合、微細なピッチを有するパターンのマスクを複数用い、それぞれのマスクに対して、高精度な位置合わせと高精度かつ高精細な露光とを行うため、製造コストが高く、製造工程に多くの時間を必要とする問題がある。
【解決手段】本発明にかかる半導体装置は、ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、一部が第１、第２の領域の対向する面に挟まれ、基板に埋め込まれて形成されるゲート電極とを有し、ゲート電極はゲート幅方向に、第１、第２の領域のゲート幅方向の長さよりも長く、第１、第２の領域に挟まれない第３の領域を有するものである。 （もっと読む）

【課題】ゲートにおいて誘電体膜の長さが左右対称になる自己整列電荷トラップ層を形成し、マスク作業によるミスアラインを防止する半導体素子及びその製造方法を提供すること。
【解決手段】半導体基板上に形成されたゲート酸化膜と、前記ゲート酸化膜により上部を除いた全面がカバーリングされた第３ゲート電極（１２０Ａ）と、前記ゲート酸化膜の両側部の前記半導体基板上に形成された第１及び第２誘電体膜と、前記第１及び第２誘電体膜の上部にそれぞれ形成され、前記第３ゲート電極（１２０Ａ）より高く形成された第１及び第２ゲート電極（１１６Ａ及び１１６Ｂ）と、前記第１及び第２ゲート電極（１１６Ａ及び１１６Ｂ）間の前記ゲート酸化膜及び第３ゲート電極（１２０Ａ）の上部に形成され、前記第１、第２及び第３ゲート（１１６Ａ，１１６Ｂ及び１２０Ａ）と電気的に連結される第４ゲート電極（１２２Ａ）を含むことを特徴とする半導体素子。 （もっと読む）

【課題】記録素子および再生素子の設置面積を縮小し、なおかつ高密度記録及び省電力を実現し得る磁気メモリ、情報記録／再生方法を提供する。
【解決手段】情報記録媒体としての磁性細線と、該磁性細線に記録された情報の再生を行うための再生素子と、該磁性細線に情報記録を行うための記録素子とを有し、該磁性細線に形成された複数の磁区を仕切る磁壁を電源から供給される電流により移動させることで情報の記録または再生を行う磁気メモリであって、該磁性細線が該記録素子および該再生素子に挟まれるように形成されていることを特徴とする。 （もっと読む）

【課題】動作上の信頼性を向上させること。
【解決手段】基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に設けられた第１および第２の拡散領域７ａ、７ｂと、フローティングゲート６ａの上に配設されたコントロールゲート１１と、を備え、フローティングゲート６ａは、上端面が平坦である。 （もっと読む）

【課題】半導体素子の歩留まり及び生産性を向上させることができる半導体素子のトランジスタ及びその形成方法を提供すること
【解決手段】本発明は半導体素子のトランジスタ及びその形成方法に関するもので、セル領域はリセスチャンネル領域を形成してチャンネル長を増加させるとともに、周辺回路の領域はフィン（FIN）型チャンネル領域を形成して、チャンネル面積を増加させることにより、工程を単純化して半導体素子の収率及び生産性を向上させることができる技術である。 （もっと読む）

【課題】半導体素子の製造方法を提供する。
【解決手段】活性領域が定義された半導体基板２１０上にゲート電極パターンを形成した後、その上に層間絶縁膜を形成してから、層間絶縁膜のうち活性領域上に置かれた部分をエリアタイプでエッチングしてゲート電極パターン両側に自己整列方式でコンタクトホールを形成し、次いで、このコンタクトホールを通じてイオン注入を実施してソース／ドレイン領域２４０を形成する半導体素子の製造方法。これにより、熱的負担によりソース／ドレイン領域プロファイルが影響される問題がなく、イオン注入マスク用のフォトレジストパターン形成工程の回数を減らして工程の単純化を図れ、プラグ効果によるトランジスタの特性変動を減少させうる。 （もっと読む）

【課題】 電気特性等の特性が良好な記憶素子を容易に安定して製造することが可能となる構成の記憶素子を提供する。
【解決手段】 ２つの電極１，４の間に記録層２，３を有して成り、これら２つの電極１，４に極性の異なる電位を印加することによって、可逆的に記録層２，３の抵抗値が変化する抵抗変化素子１０によりメモリセルが構成され、抵抗変化素子１０が、絶縁層に形成された孔内に埋め込まれた下地金属層１５上に形成され、この下地金属層１５の表面凹凸の段差のピーク値が９ｎｍ以下である記憶素子を構成する。 （もっと読む）

【課題】メモリセルの微細化に伴うオフリークを低減させることのできる半導体記憶装置およびその製造方法の提供。
【解決手段】トレンチ部１ａを有する基板１と、トレンチ部１ａに隣接する基板１上に絶縁膜２を介して配設されたセレクトゲート３と、セレクトゲート３下の基板１表面に設けられた第１のウェル１ｂと、トレンチ部１ａの底部ないし側壁部表面に絶縁膜８ａを介して配設されたフローティングゲート６と、フローティングゲート６下のトレンチ部１ａ底部表面に設けられた第２のウェル１ｃと、トレンチ部１ａ底部表面に設けられた第１の拡散領域７ａと、フローティングゲート６の上に絶縁膜８を介して配設されたコントロールゲート１１と、で一つの単位セルを構成し、セレクトゲート３に対してトレンチ部１ａの側壁面ないし底面近傍をチャネルとし、第１のウェル１ｂの不純物濃度は、第２のウェル１ｃの不純物濃度以下である。 （もっと読む）

【課題】抵抗メモリセル、その形成方法及びこれを利用した抵抗メモリ配列を提供する。
【解決手段】本発明は光化学線照射によってパターニングされて区別可能な抵抗状態の間で可逆的にスイッチング可能な写真現像型スイッチング可能物質をメモリ素子で使う抵抗メモリセル及びその形成方法を提供する。本発明の写真現像型スイッチング可能物質は光化学線照射によって直接的にパターニングされるから、単純な工程を通じて抵抗メモリセルを製造することができる。 （もっと読む）

【課題】段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面にのみ酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善する。
【解決手段】
本発明は半導体素子の製造方法に関し、特に段差のあるＳｉエピタキシャル層の上部にゲートを形成してゲートチャンネルの有効長さを増加させ、ビットラインコンタクトの下部のＳｉエピタキシャル層と半導体基板の界面のみに酸化膜を形成することにより、格納電極接合の漏洩電流の特性を改善することができる技術である。 （もっと読む）

【課題】ゲートエッチングの残余物の発生を防止するためのフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板の一定領域上にフローティングゲートパターンを形成する段階と、前記フローティングゲートパターンを含んだ半導体基板の所定の領域上に層間誘電膜を形成する段階と、全面にコントロールゲート用ポリシリコン膜を蒸着する段階と、化学的スパッタリングエッチング工程によって前記コントロールゲート用ポリシリコン膜の表面を平坦化させる段階と、前記コントロールゲート用ポリシリコン膜上にタングステン膜を形成する段階とを含む。 （もっと読む）