【課題】本発明は半導体素子の製造方法に関し、特に半導体基板上に不純物を含むプラグ用ポリシリコン層を形成したあと、素子分離膜とゲートラインを形成して半導体素子の接合特性を向上させることができ、工程を単純化することができる技術を提供する。
【解決手段】プラグ用ポリシリコン層と半導体基板を連結するとき発生するコンタクトオープン面積の問題と半導体基板損傷の問題を解決するため、半導体基板上にプラグ用ポリシリコン層を形成したあと素子分離膜とゲートラインを形成する。 （もっと読む）

【課題】 セルダイオードを用いる相変移記憶素子及びその製造方法を提供すること。
【解決手段】 相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。前記ワードラインは、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された第１半導体パターンを提供する。前記第１半導体パターンは、前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。 （もっと読む）

【課題】層間絶縁膜の凹凸の緩和にＳＯＧ膜が利用され、かつ段違いにホールが接近して形成される場合でも回路配線に信頼性が得られる半導体装置及びその製造方法を提供する。
【解決手段】コンタクトホール１２とビアホール１５の平面的な離間距離Ｄ１は、１μｍ以下の最小スペースとなっている。周辺回路領域に隣り合うメモリセル領域の境界に沿って第１層目金属配線層によるダミーパターン１８が形成されている。このダミーパターン１８は、ＳＯＧ膜塗布時、その膜流動性によりメモリセル領域側に過剰に移動しようとするのを塞き止める。これにより、凹凸の密なメモリセル領域へのＳＯＧ膜の塗布に関し、メモリセル領域内部と最外周とで残り方が変わらないようにする。 （もっと読む）

多層配線構造を有する半導体装置は、第１の導電領域と、前記基板に対して前記第１の導電領域よりも高い位置に上面を有する第２の導電領域と、前記第１および第２の導電領域を覆う絶縁膜と、前記絶縁膜中に、前記第２の導電領域を露出するように形成された配線溝と、前記絶縁膜中に前記第１の導電領域を露出するように形成されたコンタクトホールと、前記配線溝および前記コンタクトホールを充填する配線パターンとよりなり、前記配線パターンの上面は、前記絶縁膜の上面に一致する。
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磁気電子デバイスに使用される磁束集中系路（６２）を作製するための方法が提供される。本方法は、基板（１２）に形成されたビットライン（１０）を設ける工程と、上記ビットライン（１０）及び上記基板（１２）を覆う第１材料層（２４）を形成する工程とからなる。エッチングは、上記第１材料層（２４）内に深溝（５２）を形成するように実施され、クラッド層（５６）が、上記深溝（５２）内に堆積される。バッファ材料層（５８）が、上記クラッド層（５６）を覆って形成され、上記バッファ材料層（５８）の一部及び上記クラッド層（５６）の一部が除去される。
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導電性ポリマー電極を有する強誘電体メモリモジュールの製造方法と該方法に従って製造される強誘電体メモリモジュールとが開示される。強誘電性ポリマーメモリモジュールは、内部にトレンチを規定するＩＬＤ層（102）；トレンチ内に配置された第１電極層（104）；第１電極層（104）上に配置された第１導電性ポリマー層（106）；第１導電性ポリマー層（106）上に配置された強誘電性ポリマー層（108）を含む第１レイヤーセットを有する。該モジュールは更に、内部にトレンチを規定するＩＬＤ層（114）；ＩＬＤ層（114）のトレンチ内に配置された第２導電性ポリマー層（112）；第２導電性ポリマー層（112）上に配置された第２電極層（116）を含む第２レイヤーセットを有する。第１導電性ポリマー層（106）及び第２導電性ポリマー層（112）は、電極層（104、116）と強誘電性ポリマー層（108）との間に反応障壁及び／又は拡散障壁をもたらすように電極層（104、116）を覆う。
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【課題】 セルサイズが小さく、平坦性の良い直接トンネル型半導体記憶装置、およびその製造方法を提供する。
【解決手段】 ＳＴＩ型の素子分離領域を有する直接トンネル型半導体記憶装置において、基板上に形成されたフローティングゲート電極の側壁面上に、コントロールゲート電極の一部を構成する導電部を誘電体膜を隔て形成し、さらに前記素子分離領域により画成された素子領域中においてソースおよびドレイン拡散領域を、前記ＳＴＩ構造を形成する素子分離溝の表面に、前記フローティングゲート電極直下の領域から離間するように形成し、かつ前記導電部を、前記素子領域中、前記素子分離溝から離間して形成する。 （もっと読む）

本発明は、垂直に延びるピラー（８０，８２）を含む半導体構造、及び、そのような構造を形成する方法を含む。垂直に延びるピラーは、トランジスタデバイス（８０，９５）内に組み込まれることができ、トランジスタデバイスの垂直に延びるチャネル領域を含むことができる。トランジスタデバイスは、集積回路内に組み込まれることができ、ある態様では、たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）構造などのメモリ構造に組み込まれる。
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【課題】
ビット線拡散領域にコンタクト形成するにあたり周りのウェルとの短絡を確実に防止する構成の半導体記憶装置及びその製造方法の提供。
【解決手段】
メモリセル領域をなすｐウェル１０１の、ワード線と、ワード線と交差する選択ゲートとによって覆われていないエリアにおいて、ビット線拡散領域のまわりに溝１１８を備え、溝１１８に絶縁膜１１９が埋め込まれている。 （もっと読む）

【課題】 相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。
【解決手段】 第１不揮発性メモリ素子と、前記第１不揮発性メモリ素子上に積層された、第１不揮発性メモリ素子と相補的関係にある第２不揮発性メモリ素子とを含む相補型不揮発性メモリ素子であって、さらに、前記第１及び第２不揮発性メモリ素子の間にボンディング材が備えられた不揮発性メモリ素子である。 （もっと読む）