【課題】メモリトランジスタの特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧを貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、各制御ゲート電極ＣＧは、Ｙ方向において隣り合う２本のシリコンピラー３１によって貫かれており、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。 （もっと読む）

【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴ１０８と、ＭＩＳＦＥＴのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子１１３で構成されている。ＭＩＳＦＥＴ１０８が揮発性メモリ素子、抵抗変化素子１１３が不揮発性メモリ素子として機能し、電源ＯＦＦ前にはＭＩＳＦＥＴ１０８に記憶されている情報を抵抗変化素子１１３に複製し、電源ＯＮ時には抵抗変化素子に記憶されている情報をＭＩＳＦＥＴ１０８に転送して、ＭＩＳＦＥＴ１０８をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。 （もっと読む）

【課題】占有面積の抑制が可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板５１に行列状に配された素子を有するメモリセルアレイ５と、メモリセルアレイ５の行又は列に沿って、メモリセルアレイ５上でライン＆スペースのパターンを有して素子と接続したワード線２１と、メモリセルアレイ５の外側に、ライン＆スペースのパターンでワード線２１が延在された第１の部分２３ａ、これに平行でワード線２１の幅より広い幅の第３の部分２３ｃ、第１の部分２３ａの端部にほぼ９０度で接続しスペースに相当する長さを有して第３の部分２３ｃの端部に接続する第２の部分２３ｂを有し、第１の部分２３ａと第３の部分２３ｃの対向内側の間隔がスペースに相当し、隣接する別の第１の部分２３ａの端部と第３の部分２３ｃを隔てる間隔がスペースに相当するワード線引出部２２と、第３の部分２３ｃに接続されたワード線コンタクト２５とを備える。 （もっと読む）

【課題】 本発明は、トレンチの底面に流動性の第１の絶縁膜を満たし、第２の絶縁膜を形成した後に乾式エッチング工程及び湿式エッチング工程を行ってトレンチの上部の幅を広げながら第２の絶縁膜に含まれるフッ素(Ｆ；fluorine；フローリン)の量を減少させることができる半導体メモリ素子の素子分離膜形成方法を提供することを可能にすることを目的としている。
【解決手段】 トレンチが形成された半導体基板が提供される段階と、トレンチを含む半導体基板上に第１の絶縁膜を形成する段階と、第１の絶縁膜の一部を除去する第１のエッチング工程を行ってトレンチの開口部の幅を広げる段階と、第２のエッチング工程を行って第１の絶縁膜内に含まれた不純物を除去する段階と、第１の絶縁膜を含む半導体基板上に第２の絶縁膜を形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】工程コストを節減し且つ素子の信頼性を向上させることができる、半導体メモリ素子の素子分離膜形成方法を提供すること。
【解決手段】半導体基板上にトンネル絶縁膜、および電荷蓄積層を形成する段階と、前記電荷蓄積層および前記トンネル絶縁膜をエッチングして素子分離用トレンチを形成する段階と、前記素子分離用トレンチを含んだ全体構造上に保護膜を形成する段階と、前記素子分離用トレンチの底面に第１絶縁膜を形成する段階と、前記第１絶縁膜を形成する段階で前記保護膜の酸化した部分を除去する段階と、前記第１絶縁膜を含んだ全体構造上に第２絶縁膜を形成する段階とを含むことを特徴とする。 （もっと読む）

【課題】ＤＲＡＭメモリセル領域と周辺回路（ロジック回路）領域との段差をなくし平坦化して、ウエットエッチングによる層間絶縁膜の除去時にマスク用のフォトレジスト膜を使用せず、ウエットエッチング時に異物の発生を防止すると共に境界領域を小さくする。また、下部電極の倒壊や下部電極同士の接触を防止して、製造に際しての歩留りを向上させた半導体装置及びその製造方法を提供する。
【解決手段】メモリセル領域において凹状の下部電極５１と下地層と、境界領域において凹状の下部導電領域５１ａと下地層と、メモリセル領域及び境界領域において下部電極５１、下部導電領域５１ａ、及び下地層の表面を全面、被覆するように設けられた誘電体膜５２と、導電層と凸部７４とを有する上部導電領域５３と、を備えた半導体装置。 （もっと読む）

【課題】特性が良好で、信頼性の高い強誘電体キャパシタを有するメモリ装置の製造方法を提供する。
【解決手段】基体１の上方であって、強誘電体メモリアレイ領域１００に、複数の強誘電体キャパシタ１４０を形成する工程と、基体１の上方であって、ロジック回路領域２００に、配線層２４０を形成する工程と、強誘電体キャパシタ１４０および配線層２４０を覆うように、層間絶縁層３０ａを形成する工程と、少なくとも強誘電体メモリアレイ領域１００に形成された層間絶縁層３０ａをエッチングして、凹部３０ｂを形成する工程と、ＣＭＰ法により、層間絶縁層３０ａを研磨する工程と、強誘電体キャパシタ１４０および配線層２４０の上方の層間絶縁層３０をエッチングして、コンタクトホール１３２、２３２を形成する工程と、コンタクトホール１３２、２３２にコンタクト部１３４、２３４を形成する工程と、を含む。 （もっと読む）

【課題】金属配線を電気的に連結させるビアプラグを形成する工程過程で発生する素子の信頼性を低下させる問題を解消すること。
【解決手段】半導体基板上に多数の金属配線を形成する段階;ビアホールが形成される領域の前記金属配線上に反応防止膜を形成する段階;前記反応防止膜を含む前記半導体基板上に層間絶縁膜を形成する段階;前記反応防止膜の上部の前記層間絶縁膜をエッチングしてビアホールを形成する段階;前記ビアホール内部にビアプラグを形成する段階を含む半導体素子の製造方法。 （もっと読む）

【課題】信頼性が向上した抵抗変化型メモリ素子及びその形成方法を提供する。
【解決手段】抵抗変化型メモリ素子の形成方法は、導電パターン１０５を含む半導体基板１００上に絶縁膜１１０を形成するステップと、絶縁膜１１０に、導電パターン１０５を露出するコンタクトホール１１５を形成するステップと、コンタクトホール１１５内に下部電極１２０を形成するステップと、コンタクトホール１１５内に、下部電極１２０を覆う可変抵抗酸化膜１３０を形成するステップと、コンタクトホール１１５内に、可変抵抗酸化膜１３０を覆う中間電極１４０を形成するステップと、中間電極１４０及び絶縁膜１１０を覆うバッファ酸化膜１５０を形成するステップと、バッファ酸化膜１５０上に上部電極１６０を形成するステップと、を含む。 （もっと読む）

【課題】不揮発性メモリー半導体素子及びその製造方法を提供する。
【解決手段】半導体基板に形成されたＰＮ接合ダイオードと、前記ＰＮ接合ダイオード上に形成され、ビアホールを有する絶縁膜と、前記ビアホール内に形成され、前記ＰＮ接合ダイオードの一領域と接触する第１金属パターン、前記第１金属パターン上に形成された酸化膜パターン、及び前記酸化膜パターン上に形成された第２金属パターンからなる抵抗性メモリー素子と、を含む構成とした。 （もっと読む）

【課題】電気的特性が向上した半導体メモリ素子及びその形成方法を提供する。
【解決手段】半導体メモリ素子は、半導体基板１００上の第１層間絶縁膜１１０と、第１層間絶縁膜１１０上に一方向に配列されたビットラインＢＬと、ビットラインＢＬと電気的に連結され、第１層間絶縁膜１１０に配置されるビットラインコンタクトパッド１２４と、第１層間絶縁膜１１０に配置されるストレージコンタクトパッド１２２と、を含み、ビットラインコンタクトパッド１２４の上部面はストレージコンタクトパッド１２２の上部面より低い。 （もっと読む）

【課題】素子分離膜の形成時または層間絶縁膜の形成時にボイドの発生を防止することができるフラッシュメモリー素子の製造方法を提供する。
【解決手段】本発明による方法は、半導体基板上に絶縁膜パターンを形成する段階と、絶縁膜パターンをマスクで半導体基板を蝕刻してトレンチを形成する段階と、トレンチを含んだ半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜が形成された半導体基板上に湿式蝕刻工程を進行する段階と、半導体基板上に第２絶縁膜を形成する段階と、第１及び第２絶縁膜に平坦化工程を進行する段階及び絶縁膜パターンを除去する段階と、を含むことを特徴とする。 （もっと読む）

【課題】相変化可変抵抗の不揮発性メモリ装置及びこれに関連する製造方法を提供する。
【解決手段】絶縁膜２２２内の開口の側壁の上に、そして、垂直型ダイオード２４５上に積層されたオーミック膜２４９上に開口を貫通して延長されるカップ形状の下部電極２６５が形成される。下部電極２６５の内部を、少なくとも部分的に埋め立て、オーミック膜２４９の抵抗を実質的に変化させないように、充分に低い温度の範囲内において形成される絶縁性の充填部材２７７が形成される。下部電極２６５に電気的に接続され、相変化物質を含む可変抵抗物質２８０が絶縁性の充填部材２７７上に形成される。下部電極２６５は、オーミック膜２４９とはより大きい電気的接触を有し、下部電極２６５は可変抵抗物質２８０と相対的に非常に小さい電気的接触を有することになって、オーミック層の損傷を防いで改善された電気的特性と信頼性が確保できる。 （もっと読む）

【課題】ヒステリシス測定の測定効率を向上すると共にヒステリシス測定の開始地点の分極量を評価することができるメモリデバイスの電気特性評価方法の提供。
【解決手段】本発明のメモリデバイスの電気特性評価方法は、層間絶縁膜と第１の配線層及び第２の配線層との間に形成されたバリアメタル層が表出するまで研磨する研磨工程と、プラグと上部電極とを接続する前記バリアメタル層における接続部を切断する切断工程と、下部電極と接続された第２の配線層に電圧を印加する電圧印加工程を含むことを特徴とする。 （もっと読む）

【課題】半導体記憶装置に係り、特に、高集積化されたＤＲＡＭを、少ない工程数で、且つ微細なセル面積で実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたメモリセルトランジスタと、メモリセルトランジスタのゲート電極２０の上面及び側面を覆う絶縁膜４２と、ソース拡散層２４上に開口したスルーホール４０と、ドレイン拡散層２６上に開口したスルーホール３８とが形成された層間絶縁膜３６と、スルーホール４０内壁及び底部に形成され、ソース拡散２４層に接続されたキャパシタ蓄積電極４６と、キャパシタ蓄積電極４６を覆うキャパシタ誘電体膜４８と、キャパシタ誘電体膜４８を覆うキャパシタ対向電極５４とを有するキャパシタと、スルーホール３８の内壁及び底部に形成され、ドレイン拡散層と接続されたコンタクト用導電膜４４とにより構成する。 （もっと読む）

【課題】ＳＯＮＯＳフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】本発明は、素子分離領域によって限定された活性領域を有する基板と、前記活性領域及び前記素子分離領域上に提供されたゲートラインと、前記ゲートラインと交差する活性領域上にのみ提供されたメモリ膜を含み、前記活性領域上のゲートラインの上部面は前記素子分離領域上のゲートラインの上部面より低く、前記活性領域上のゲートラインの下部面は前記素子分離領域上のゲートラインの下部面より低い非揮発性メモリ素子である。 （もっと読む）

【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】下部電極で生じる剥離を防止し、信頼性が高い強誘電体又は高誘電体キャパシタを含む半導体記憶装置を得られるようにする。
【解決手段】半導体基板１の上に形成された第１の絶縁層４と、該第１の絶縁層４に形成されたコンタクトプラグ９と、該コンタクトプラグ９と電気的に接続され、下部電極１２、容量絶縁膜１８及び上部電極１９からなる容量素子２０とを備えた半導体記憶装置である。下部電極１２は、導電性バリア膜１３と該導電性バリア膜１３の上に形成された電極膜１４とからなる。導電性バリア膜１３は、ＴｉＡｌＮ膜１５、Ｉｒ膜１６及びＩｒＯ_ｘ膜１７からなり、ＴｉＡｌＮ膜１５に凹部２６が形成されている。 （もっと読む）