半導体記憶装置
【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFET108と、MISFETのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子113で構成されている。MISFET108が揮発性メモリ素子、抵抗変化素子113が不揮発性メモリ素子として機能し、電源OFF前にはMISFET108に記憶されている情報を抵抗変化素子113に複製し、電源ON時には抵抗変化素子に記憶されている情報をMISFET108に転送して、MISFET108をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFET108と、MISFETのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子113で構成されている。MISFET108が揮発性メモリ素子、抵抗変化素子113が不揮発性メモリ素子として機能し、電源OFF前にはMISFET108に記憶されている情報を抵抗変化素子113に複製し、電源ON時には抵抗変化素子に記憶されている情報をMISFET108に転送して、MISFET108をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体記憶装置およびその動作方法に関するものである。
【背景技術】
【0002】
現在、半導体記憶装置は、エレクトロニクス機器において不可欠な基幹デバイスとなっている。半導体記憶装置はSRAM、DRAMに代表される揮発性メモリとフラッシュメモリに代表される不揮発性メモリに大別される。SRAM、DRAMは、記憶データの読み出し書き換えが高速かつランダムに行うことができることから非常に扱いやすいメモリであるが、電源の供給が無ければデータを保持できない揮発性のメモリである。
【0003】
揮発性メモリとして、SRAMは動作速度、データ保持においてDRAMより優れた性能を有するもののデバイス占有面積が大きく高コストであるため、市場規模では低コストのDRAMが大半を占めている。DRAMは一つのメモリセルが、一つのトランジスタと一つのキャパシタからなり、加工寸法の微細化とともにメモリ集積度を増してきた。しかし近年、主としてキャパシタのスケーリングの困難さから微細化の限界が指摘されており、このような中で、トランジスタのチャンネルボディに、多数キャリアを蓄積することで記憶を保持する1トランジスタ型のDRAMの研究が下記の特許文献1から4に挙げるように行われている。
【0004】
図1は、下記特許文献1から4に記載されている、1トランジスタ型のDRAMのデバイス構造の断面を模式的に示した図である。半導体基板101上に絶縁膜102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層、いわゆるSOI(Silicon on Insulator)基板内にMISFETのn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105が形成されている。チャンネルボディ領域105の上方には第2の絶縁膜106を介してゲート電極107が形成されている。データはチャンネルボディ領域105中に多数キャリア(ホール)が過剰に蓄積された状態“1”と過剰な蓄積がない状態“0”の二つの状態で記憶される。
【0005】
この時、“1”の状態の書き込みは、MISFETを五極管領域で動作させることにより、ドレイン領域104から大電流を流し、ドレイン領域104の近傍でインパクトイオン化を起こすことによりなされる(図1(a))。このインパクトイオン化により生成され、過剰に蓄積された多数キャリアであるホールをチャンネルボディ領域105に保持する。一方、“0”の状態の書き込みは、ドレイン領域104とチャンネルボディ領域105間に順方向に電圧を印加して、チャンネルボディ領域105内の過剰ホールを放出させることにより行う(図1(b))。二つの状態“1”と“0”の差はMISFETの閾値電圧の差として検出することができる。即ち多数キャリアが過剰に蓄積された状態は低い閾値電圧を、過剰な蓄積がない状態は高い閾値電圧を示す。当該二つの閾値の中間的な電圧をゲート電極に与えると、多数キャリアが過剰に蓄積された状態では大きな電流が流れ、過剰な蓄積がない状態では電流が流れないため二つの状態を区別することが出来る(図1(c))。図2には、“1”と“0”状態の夫々において、所定のドレイン電圧(0.2V)を印加した場合のドレイン電流のゲート電圧依存性が示されている。
【0006】
一方、現在市場で使用されている不揮発性メモリは、そのほとんどがフラッシュメモリに分類されるデバイスである。
【0007】
フラッシュメモリは、電源をオフしても記憶を保持する不揮発性メモリであるが、書き換え・読み出し方法及び書き換え速度や回数に制限があり、DRAMやSRAMに比べた場合、使い勝手は良くない。
【0008】
このため通常のエレクトロニクス機器では、不揮発性メモリに記憶したデータを、機器立ち上げとともに揮発性メモリに移動させ、ワーキングメモリとして使用し、機器立ち下げ時に再び揮発メモリのデータを不揮発性メモリに保存することが一般的である。
【0009】
書き換えと読み出しがランダムかつ無制限に出来る不揮発性メモリは、上記揮発性メモリと不揮発性メモリの長所を統合したものであり、言わば理想のメモリである。このため従来からその実現が試みられてきた。例えばフラッシュメモリに替わる不揮発性メモリとしてMRAMやFeRAM、PCRAM、RRAM(シャープ株式会社の登録商標)等が研究されている。これらは現在開発段階であるが、ランダム書き換えができる点でフラッシュメモリより優れた性能を持つ。
【0010】
FeRAM、PCRAM、RRAM、MRAMはランダム書き換え、ランダム読み出し、ランダム書き換えが可能でかつ不揮発性のメモリが原理的には実現可能であるが、書き換え性能を従来のDRAMと比較すると劣っている。例えば、PCRAM、RRAMは年々書き換え可能回数を向上しているが、書き換え回数は無限ではなく、理想的な場合でも109回程度で、常時書き換えが可能なRAMとして十分な信頼性を確保するには不安が残る。
【0011】
PCRAM、RRAMでは電圧の印加により抵抗値が変化する抵抗変化素子を情報を記憶するメモリとして用いる。二つの端子に印加する電圧と流れる電流を制御することで抵抗変化素子は二つ以上の状態をとる。例えばカルコゲナイドを用いるPCRAMでは電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を制御することが出来る。また金属酸化物を用いるRRAMでは印加電圧の正負、または印加電圧と負荷抵抗の制御により酸素欠損あるいは金属欠損の量を変化させ低抵抗状態と高抵抗状態の間を制御することが出来る。
【0012】
図3は金属酸化物(例えば、コバルト酸化物或いは銅酸化物等)を用いた抵抗変化素子の特性の一例であり、接続する負荷抵抗と印加電圧を制御することで低抵抗状態と高抵抗状態の二つの状態間の遷移を制御できることを示している。図3(a)は電圧電流特性、図3(b)はその等価回路を示す。図3(a)においてV1、I1は夫々高抵抗状態が不安定になる閾値電圧及び電流で、V2、I2は夫々低抵抗状態が不安定になる閾値電圧及び電流である。高抵抗状態にある抵抗変化素子に負荷抵抗Rを接続し電圧Vaを印加すると、抵抗変化素子に印加される電圧VはVa−RI(Iは素子間を流れる電流)で表せるので、抵抗変化素子は負荷抵抗曲線V=Va−RIに沿って低抵抗状態Aに遷移する。逆に、低抵抗状態にある抵抗変化素子に負荷抵抗rを接続して電圧Vbを印加すると、抵抗変化素子は負荷抵抗曲線V=Vb−rIに沿って高抵抗状態Bへ遷移する。
【0013】
図4(a)は正負の電圧で抵抗変化素子を制御する場合の電圧電流特性であり、図4(b)はその等価回路を示す。抵抗変化素子に例えば正の電圧を印加した時の抵抗がRで、負の電圧を印加した時の抵抗がrである、印加電圧の正負で抵抗値の異なる整流素子を接続した場合は、正の電圧Vaの印加で高抵抗状態から低抵抗状態Cに遷移し、負の電圧Vb’を印加することで低抵抗状態から高抵抗状態Dへ遷移させることができ、いわゆるバイポーラスイッチが実現できる。例えば、金属酸化物としてコバルト又はニッケル又は銅の酸化物を用い、一方の電極に窒化チタンを用い、他方の電極にタンタルを用いると、金属酸化物とタンタル電極の間にショットキー性の整流特性が生じるので、バーポーラスイッチング動作をする抵抗変化素子を形成することが出来る。
【0014】
詳細なRRAMの抵抗変化素子の特性と制御方法については、下記の特許文献5に開示されている。
【0015】
RRAMは、書き換えを電圧の印加により行うため電流が微量で消費電力が小さい、比較的単純な構造のためセル面積が小さく、高密度化(低コスト化)が可能である、 読み出し時間がDRAM並に高速である、という利点が有るが、書き換え可能回数が年々向上しているものの109回程度で、常時書き換えが可能なDRAMとして使用するには至っていない。
【0016】
FeRAMはPCRAM、RRAMより書き換え可能回数は多いが、破壊読出しであることからDRAMを代替するには書き換え可能回数の点で未だ難しい。MRAMは原理的に書き換え回数が無限であるが、セルサイズの縮小が可能なスピン注入型ではトンネル膜に直接電流が流れるため、書き換え劣化を完全に避けることは出来ない。またPCRAMの場合書き換え速度の点で揮発性メモリを代替するのは難しい。
【0017】
そこで揮発性メモリと不揮発性メモリを組み合わせて一つのメモリセルとする技術が検討されている。
【0018】
例えば一つのメモリセル内に不揮発性メモリとSRAMを組み合わせた構造が以下の非特許文献1及び2に開示されている。これらは電源立ち上げ時においてメモリセル内の不揮発メモリ部分に記憶されたデータをSRAMに転送し、転送後はSRAMとして機能させるものである。
【0019】
【特許文献1】特開2003−31693号広報
【特許文献2】特開2005−79314号広報
【特許文献3】米国特許7085156号明細書
【特許文献4】米国特許7085153号明細書
【特許文献5】特開2007−188603号広報
【非特許文献1】高田雅史、外5名、“Nonvolatile SRAM based on Phase Change”、IEEE Non−Volatile Semiconductor Memory Workshop、2006年、p.95
【非特許文献2】Wei Wang、外7名、“Nonvolatile SRAM Cell”、Technical Design of International Electron Device Meeting(IEDM)、2006年、p.785
【発明の開示】
【発明が解決しようとする課題】
【0020】
非特許文献1はPCRAMとSRAMを組み合わせて一つの単位メモリセルとする構造、非特許文献2はRRAMとSRAMを組み合わせて一つの単位メモリセルとする構造であり、ランダム書き換え・読み出しができる機能と電源を切っても記憶を保持できる不揮発性メモリの機能の双方を有しているが、SRAMの回路構成を元にしているため、メモリサイズが大きくなり、高コストとなるため汎用的なDRAMやシステムLSIの混載DRAMを代替することは難しい。
【0021】
一方、従来の標準的なDRAMは制御トランジスタとキャパシタを直列につないだ1T1C型の単位メモリセルからなる。容量に電荷を蓄積して情報を保持する回路構成と、PCRAMやRRAMの様な抵抗値の変化で情報を保持する回路構成を組み合わせることは原理的に難しい。抵抗変化素子と容量を直列に接続する場合、容量に一定の電荷が蓄積すると抵抗変化素子の両端の電位差がゼロとなり電流が流れなくなるからである。また、PCRAMもRRAMもDRAMセルの容量に蓄積される電荷量のみでは抵抗値を変化させるには少なすぎて書き換えを行うことができない。抵抗変化素子と容量を並列に接続した場合、容量に蓄積した電荷は抵抗変化素子を通して流出するため情報を保持できない。単位メモリセルにもう一つ別のトランジスタを加える必要が有るが、回路面積が大きくなりコストアップの原因となる。
【0022】
これに対しSOI−DRAMは、蓄積された情報は閾値の差、即ちトランジスタのチャネル抵抗の差となって現れる点で揮発型の三端子抵抗変化素子とみなすことができ、抵抗変化素子と組み合わせる上で整合性が高い点に本願発明者は鋭意着目した。第三の端子であるゲート端子の電圧を制御することで、SOI−DRAMと抵抗変化素子に印加される電圧の分配率を変化させることができるので、SOI−DRAMと抵抗変化素子に蓄積された情報を相互に移動させることが原理的には可能である。しかしながら抵抗変化素子の特性とSOI−DRAMの特性の両方を詳細に理解しないと、例えばSOI−DRAMに蓄積された情報を書き換える際に抵抗変化素子の情報を書き換えてしまうといった誤動作が起きるため、正常なメモリとして動作させることはできない。
【0023】
本発明の目的は、ランダム書き換え・読み出しが可能な揮発性メモリ機能と、電源を切っても記憶を保持できる不揮発性メモリ機能の両方を単位メモリセル内に有する、高性能・低コストな半導体記憶装置とその動作方法を提供することである。
【課題を解決するための手段】
【0024】
本発明に係る半導体記憶装置は、一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFETと前記MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、前記MISFETは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有することを第1の特徴とする。
【0025】
更に、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記MISFETは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第2の絶縁膜を介してゲート電極が形成されていることを第2の特徴とする。
【0026】
また、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記MISFETは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを第3の特徴とする。
【0027】
更に、本発明に係る半導体記憶装置は、上記第1から第3の何れかの特徴に加えて、前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記MISFETのゲート電極同士を行方向に延伸する共通のワード線に接続し、同一列に配置される前記MISFETのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、前記MISFETのソース領域は接地又は固定電位に接続されていることを第4の特徴とする。
【0028】
更に、本発明に係る半導体記憶装置は、上記第4の特徴に加えて、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として前記MISFETに転送し、前記メモリセルを揮発性記憶装置として動作させるセット動作モードと、前記MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行うリセット動作モードを有することを第5の特徴とする。
【0029】
更に、本発明に係る半導体記憶装置は、上記第5の特徴に加えて、前記セット動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する第1セット動作モードと、前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第2セット動作モードと、を有することを第6の特徴とする。
【0030】
更に、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記第1セット動作モード時において、前記抵抗変化素子の抵抗状態を遷移させないことを第7の特徴とする。
【0031】
また、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記第2セット動作モード時において、前記メモリセル内の前記MISFET及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記MISFETのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを第8の特徴とする。
【0032】
また、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記リセット動作モード時において、前記メモリセル内の前記MISFETの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを第9の特徴とする。
【0033】
更に、本発明に係る半導体記憶装置は、上記第4から第9の特徴に加えて、マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを第10の特徴とする。
【0034】
更に、本発明に係る半導体記憶装置は、上記第5から第9の特徴に加えて、マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用い、前記不揮発性メモリ領域に、前記セット動作モード時及び前記リセット動作モード時の動作条件を記憶しておき、前記セット動作モード時又は前記リセット動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記MISFETと前記抵抗変化素子の状態を変化させることを第11の特徴とする。
【発明の効果】
【0035】
本発明の半導体記憶装置は、一つのメモリセルが半導体基板から電気的に分離されているチャンネルボディを持つMISFETと、MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる。当該MISFETは、上述した特許文献1から4に記載されている一トランジスタ型の揮発性メモリセルと同様の構成であり、即ち、チャンネルボディに多数キャリアを蓄積した第一の状態と、チャンネルボディの多数キャリアを放出した第二の状態とを記憶し、これら二つの状態の閾値電圧の差から記憶状態を読み取るランダム書き換え、ランダム読み出しが可能な揮発性メモリ素子である。これに対しMISFETのドレインと電気的に接続する抵抗変化素子は、電圧を印加することで抵抗状態が可逆的に遷移する材料を二つの電極で挟持した二端子素子で、抵抗値の異なる二つ以上の状態を保持し、当該状態を記憶状態として使用する不揮発性メモリ素子である。
【0036】
上記の揮発性メモリ素子は、半導体基板上に絶縁膜を形成し、半導体基板と絶縁膜を介して電気的に分離されているSOI(Silicon on Insulator)基板上にMISFETを形成することにより、或いはチャンネルボディ領域の側壁を絶縁膜で覆い、当該チャンネルボディ領域を半導体基板から電気的に分離した縦型MISFETにより実現できる。
【0037】
本発明のメモリセルを行及び列方向に夫々複数、マトリクス上に配置し、揮発性メモリ素子であるMISFETとのゲート電極同士をワード線に接続し、不揮発性メモリ素子である抵抗変化素子の一方端をMISFETのドレイン領域に接続し、他方端をビット線に接続することで一つの半導体記憶装置を構成する。当該メモリセルは単位メモリセル内に揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を内蔵しているので、揮発性メモリと不揮発性メモリの長所を併せ持った、書き換えと読み出しがランダムかつ無制限に出来る不揮発性の半導体記憶装置が構成可能となる。
【0038】
本発明の半導体記憶装置は、上記MISFETによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能を望ましい形で実現するため、以下の動作モードを持つ。
【0039】
〈セット動作モード〉
抵抗変化素子の抵抗状態として記憶されている不揮発性のデータをMISFETのチャンネルボディの多数キャリアの蓄積状態としてMISFETに転送し、メモリセルを揮発性記憶装置として動作させる動作モードである。
【0040】
〈リセット動作モード〉
MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されている揮発性のデータを抵抗変化素子の抵抗状態として抵抗変化素子に転送して保存する動作を行う動作モードである。
【0041】
更に、セット動作モードは以下の二つの動作モード(第1セット動作モード、第2セット動作モード)に分けて実行することが望ましい。
【0042】
〈第1セット動作モード〉
メモリセルのワード線とビット線に夫々所定の電圧を印加して、抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する動作モードである。
【0043】
この時、ワード線に印加する電圧(ゲート電圧)、及びビット線に印加する電圧(ソース‐ドレイン間電圧)を調整することにより、抵抗変化素子が低抵抗状態にあるメモリセルのMISFETのチャンネルボディに多数キャリアが蓄積されるが、抵抗変化素子が高抵抗状態にあるメモリセルのMISFETのチャンネルボディに多数キャリアが蓄積されないようにすることができるので、抵抗変化素子の低抵抗状態をMISFETのチャンネルボディに多数キャリアが蓄積されている状態に、抵抗変化素子の高抵抗状態をMISFETのチャンネルボディに多数キャリアが蓄積されていない状態に、夫々複製することが可能になる。
【0044】
尚、この第1セットモード動作においては抵抗変化素子の状態は変化させないことが望ましい。抵抗状態が変化すると、高抵抗状態の抵抗変化素子に対応するMISFETのチャンネルボディの多数キャリアの蓄積状態が一様でなくなるため、後述の第2セット動作時において高抵抗状態の抵抗変化素子の状態を低抵抗状態に遷移させる際の印加電圧をMISFETのチャンネルボディ内の多数キャリアの有無に応じて調整する必要が生じ、抵抗状態の制御が複雑になる。
【0045】
〈第2セット動作モード〉
抵抗変化素子が高抵抗状態にあるメモリセルに対し、選択的に所定の電圧を当該選択されたメモリセルのワード線とビット線に夫々印加して、高抵抗状態にある抵抗変化素子の状態を低抵抗状態に遷移させる動作モードである。
【0046】
尚、この時抵抗変化素子が高抵抗状態から低抵抗状態に遷移するので、抵抗変化素子による電圧降下分が減少し、その分MISFETのソース‐ドレイン間に印加される電圧が増加する。MISFETのソース‐ドレイン間に印加される電圧を当該MISFETのチャンネルボディに多数キャリアが誘起される閾値以下に抑え、当該MISFETの記憶状態が変更を受けないようにするため、MISFET及び抵抗変化素子に直列に、負荷トランジスタを接続し、MISFETのソース‐ドレイン間に印加される電圧の一部を当該負荷トランジスタに分配させると良い。
【0047】
上記の動作モードを持つ半導体記憶装置を例えば次のように動作させることにより、MISFETによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能の長所を活用し、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
(1)電源がOFFの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく。
(2)電源をONにすると、第1セット動作モードにより、抵抗変化素子の抵抗状態として記憶されているデータをMISFETのチャンネルボディの多数キャリアの蓄積状態に複製する。
(3)抵抗変化素子の抵抗状態からMISFETのチャンネルボディの多数キャリアの蓄積状態にデータを複製した後、第2セット動作モードにより、全ての抵抗変化素子を低抵抗状態にする。
(4)MISFETのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用する。
(5)電源をOFFにする前に、リセット動作モードにより、各メモリセル内のMISFETの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる。
【0048】
本発明に係る半導体記憶装置は、揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を併せ持つが、マトリクス状に配置された複数のメモリセルの一部の領域を不揮発性メモリ領域としてのみ使用し、揮発性メモリ機能は利用しない設定も可能である。この時、当該不揮発性メモリ領域には前述のセット動作モード、リセット動作モードの動作に最適な印加電圧などの各動作条件を記憶しておき、各動作モード実行時において不揮発性メモリ領域に記憶されている動作条件を読み出し、当該動作条件に従ってMISFET及び抵抗変化素子の状態を制御することができる。
【0049】
以上詳細に説明したように、本発明の半導体記憶装置によれば、一つのメモリセルに揮発性メモリと不揮発性メモリの両機能を有し、電源ON時は書き換え及び読み出しをランダムかつ無制限に可能な揮発性メモリとして動作し、電源OFF時はデータを不揮発性メモリに保持するメモリセルを現状のDRAMと同様のサイズで形成することができ、結果、安価で高性能な不揮発性RAMを提供することができる。
【発明を実施するための最良の形態】
【0050】
以下において、本発明に係る撮像装置の実施形態につき、図面を参照して説明する。
【0051】
〈第1実施形態〉
図5は、本発明の第1実施形態に係る半導体記憶装置のメモリセル100の断面構造を示す。シリコン基板101上に絶縁膜(酸化シリコン膜)102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層(SOI基板)内にMISFET108のn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105が形成されている。チャンネルボディ領域105の上方には第2の絶縁膜106を介してゲート電極107が形成されている。MISFET108の上層には層間絶縁膜109が形成され、ドレイン領域104上面へ層間絶縁膜109に接続穴が穿たれ、接続穴はコンタクトプラグ110で充填されている。コンタクトプラグ110はシリコンプロセスで一般的に用いられている、Ti/TiNのバリアメタルとWの組み合わせで形成されている。コンタクトプラグ110は、上方の抵抗変化材料層111を介して金属配線112と接続している。抵抗変化材料111は、電圧印加により抵抗が変化する材料で例えば、Co、Ni、またはTi等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。当該薄膜の上下を挟むコンタクトプラグ110と金属配線112上部と下部の電極とする二端子構造で一つの抵抗変化素子113が形成されている。MISFET108のチャンネルボディ領域105はドレイン領域104、ソース領域106、及び紙面と垂直方向に存在する素子分離領域(図示せず)によって電気的に絶縁されている。このMISFET108と抵抗変化素子113で一つのメモリセル100を構成する。図6にこの構造の等価回路を示す。ドレイン領域104と抵抗変化素子を介して接続している金属配線112はビット線(BL)に接続し、ゲート電極105はワード線(WL)と接続し、ソース領域103は固定電位に接続している。
【0052】
メモリセル100はマトリクス状に配置し、一つのメモリセルアレイとすることができる。図7にその平面的な構成を示し、図8にその断面図を示す。図8(a)、図8(b)、図8(c)、図8(d)は夫々、図7のA−A’、B−B’、C−C’、D−D’における断面図を示す。図7及び図8の等価回路を図9に示す。
【0053】
シリコン基板101上に絶縁膜(酸化シリコン膜)102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層(SOI基板)内に、180nmのデザインルールで形成されたMISFETがマトリクス状に配置されている。MISFETのチャネル長は180nm程度、ゲート酸化膜106の膜厚は6nm程度である。MISFETのドレイン領域104は抵抗変化材料層111の下方端と第1のコンタクトプラグ110を介して接続し、抵抗変化材料膜111の上方端同士は金属配線112を介して列方向(A−A’方向)に延伸するビット線(BL)に接続している(図8(a))。MISFETのゲート電極107同士は行方向(C−C’方向)に接続して、行方向に延伸するワード線(WL)を形成している(図8(c))。ソース領域103の上面へ層間絶縁膜109から接続穴が穿たれ、ソース領域103の上面から層間絶縁膜109の半分程度、ゲート電極の厚さを超える位置まで第2のコンタクトプラグ116が形成されている。当該第2のコンタクトプラグ116の上に第2の金属配線114が行方向(D−D’方向)に形成され、MISFETのソース領域103同士を接続し、行方向に延伸するソース線(SL)となっている(図8(a、d))。ソース領域103はソース線を介して接地又は固定電位に接続されている。
【0054】
MISFET108のn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105は、夫々図8の(b)から(d)に示すように、STI(Shallow Trench Isolation)素子分離膜115によって列方向に分離され、ビット線と平行な方向にストライプ状の素子領域を形成している。図8(a)に示すように、ソース領域103は隣接するMISFETにより共有されているが、ドレイン領域104は隣接するMISFETと共有できない。ドレイン領域104とビット線112との間に形成される抵抗変化素子がMISFETと一体で一つのメモリセルを形成するためである。このためゲート電極107aを介してドレイン領域104同士を分離するダミーの常時オフのMISFETが二つおきに必要となる。以上の様なレイアウトでワード線及びビット線を最小寸法Fで加工すると、単位セル面積は6F2(Fは最小加工寸法)となる。
【0055】
上記の半導体記憶装置は、以下のようにして作製することができる。(1)埋め込み絶縁膜102の膜厚が30nm程度のSOI基板を作製し、その上にp型層をエピタキシャル成長させる。エピタキシャル層の膜厚は50nm程度であれば良い。(2)エピタキシャル層の所定の位置にn型不純物(リン)をイオン注入し、ソース領域103、ドレイン領域104を形成する。残りのp型エピタキシャル層はチャンネルボディ領域105を形成する。ソース領域103、ドレイン領域104の不純物濃度は、例えば、1020cm−3程度であれば良く、標準的なイオン注入プロセスにおいて作製できる。(3)エピタキシャル層の上にゲート酸化膜となる第2の絶縁膜106を成長させる。絶縁膜の膜厚は6nm程度であれば良い。(4)列方向の深い溝を、SOI基板に達する深さまで異方性エッチングにより形成し、そこに酸化膜などの絶縁膜を埋め込んで素子分離領域115を形成する。(5)チャンネルボディ領域105の上方、第2の絶縁膜106上に多結晶シリコンからなるゲート電極107を形成し、行方向に延伸するワード線とする。(6)層間絶縁膜を2回に分けて形成する。まず、第1の層間絶縁膜をゲート電極(ワード線)107が覆われる程度の深さまで堆積させ、平坦化する。(7)ソース領域103の上部に接続穴を穿ち、ソース領域103の上面から第1の層間絶縁膜まで第2のコンタクトプラグ116を形成する。第2のコンタクトプラグ116上に金属配線114を行い、行方向に延伸し固定電位に接続するソース線を形成する。(8)第2の層間絶縁膜を所定の深さまで堆積させ、平坦化する。(9)ドレイン領域104の上部に接続穴を穿ち、ドレイン領域104の上面から第1、第2の層間絶縁膜を貫通する第1のコンタクトプラグ110を形成する。(10)第1のコンタクトプラグ110上に、列方向に抵抗変化材料薄膜111を、更にその上に金属配線112を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばCo酸化膜であり、膜厚は10nm程度であれば良い。これにより書き込み、消去動作速度が10ns程度で、書き換えに必要な電流が100μA以下で、抵抗変化比が10〜100倍程度の抵抗変化素子を単位メモリセル内に実装できる。
【0056】
次に、本発明の半導体記憶装置の動作方法について説明する。本発明の半導体記憶装置は図10のようなシーケンスで動作させる。以下、図10に示されたシーケンスに沿って、具体的に例を挙げて説明する。尚、以下の動作説明では具体的に印加電圧の数値を例示しながら説明を行っているが、実際の印加電圧は使用するMISFETおよび抵抗変化素子の特性に応じて適宜調整されるべきものであることは言うまでもない。
【0057】
電源がOFFの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく(S01)。
【0058】
電源をONにした時に、抵抗変化素子の抵抗状態として記憶されているデータをMISFETのチャンネルボディの多数キャリア(ホール)の蓄積状態に複製するための動作(第1セット動作)を行う(S02)。当該動作を図11の回路図と図12のMISFETの電流電圧特性を用いて説明する。
【0059】
ワード線(WL)を介してゲート電圧Vg(=1.3V)が、ビット線(BL)を介して電圧VB1(=2.5V)が印加されている。尚、ソース端子はソース線(SL)を介して接地されている。図12に示すように、ビット線とソース端子間に印加された電圧VB1は抵抗変化素子とMISFETのソース‐ドレイン間で夫々の抵抗値に応じて分配される。抵抗変化素子が低抵抗状態の時は、ソース‐ドレイン間には電圧VB2が印加され、抵抗変化素子には電圧VB1−VB2が印加される。この時のソース‐ドレイン間電圧VB2(=1.8V)はインパクトイオン化の閾値電圧よりも大きいので、チャンネルボディ領域105内に多数キャリアが蓄積され、MISFETは“0”状態から“1”状態に遷移する。一方抵抗変化素子に印加される電圧VB1−VB2(=0.7V)は、抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧V2よりも小さく、抵抗変化素子の抵抗状態は遷移しない(図11(a))。
【0060】
抵抗変化素子が高抵抗状態の時は、ソース‐ドレイン間には電圧VB3が印加され、抵抗変化素子には電圧VB1−VB3が印加される。この時のソース‐ドレイン間電圧VB3(=0.1V)はインパクトイオン化の閾値電圧よりも小さく、過剰な多数キャリアを誘起させるために必要な条件を満たしていない。よってチャンネルボディ領域105内に多数キャリアが蓄積されることはなく、MISFETは“0”状態のままである。一方、抵抗変化素子に印加される電圧VB1−VB3(=2.4V)は、抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも小さく、抵抗変化素子の抵抗状態は遷移しない(図11(b))。
【0061】
この結果、抵抗変化素子の抵抗状態という形で保存されていたデータはMISFETのチャンネルボディ領域に蓄積される多数キャリアの有無という形に複製される。
【0062】
次に、MISFETのチャンネルボディ領域に多数キャリアが蓄積されていないメモリセルの抵抗状態を高抵抗状態から低抵抗状態に遷移させるための動作(第2セット動作)を行い、全ての抵抗変化素子を低抵抗状態にする(S03)。
【0063】
まずメモリセルの状態を読み出す。この時抵抗変化素子が高抵抗状態のメモリセル内のMISFETには多数キャリアは蓄積されていないため閾値電圧が高く、MISFETは高抵抗状態にある。一方抵抗変化素子が低抵抗状態のメモリセルは内のMISFETには多数キャリアは蓄積されているため閾値電圧が低く、MISFETは低抵抗状態にある。このため抵抗変化素子が高抵抗状態のメモリセルは、抵抗変化素子と対応するMISFETの双方とも高抵抗状態にあるので、小さい読み出し電流を示すことで容易に状態を検知できる。
【0064】
当該読み出し動作において、抵抗変化素子が高抵抗状態にあると判断されたメモリセルのみに、ビット線とワード線に所定の電圧を印加して抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる。当該動作を図13の回路図と図14のMISFETの電流電圧特性を用いて説明する。ここで、抵抗変化素子が高抵抗状態か低抵抗状態に遷移する際に、MISFETのソース‐ドレイン間にインパクトイオン化の閾値以上の高電圧が印加されてMISFETに蓄積されている情報を書き換えてしまうのを防ぐため、駆動能力がMISFETと同程度の小さい負荷トランジスタが、ビット線を介してメモリセル内のMISFET及び抵抗変化素子と直列に接続されている。図14の太字実線カーブiはメモリセル内のMISFETの電流電圧特性を示し、太字破線カーブi’は横軸にMISFETのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和を、縦軸に流れる電流量を示している。
【0065】
図13および図14に示すように、ワード線(WL)を介してゲート電圧Vg(=0.9V)、ビット線を介して電圧VB1’(=3.0V)を印加すると、抵抗変化素子が高抵抗状態にあるので、MISFETのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和はVB3’’(=0.2V)であり、MISFETのソース‐ドレイン間にはVB3’(=0.1V)の電圧が、負荷トランジスタにはVB3’’−VB3’(=0.1V)の電圧が印加される。抵抗変化素子に印加される電圧VB1’−VB3’’(=2.8V)は抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも大きいので、抵抗変化素子は高抵抗状態から低抵抗状態に遷移する(図13(a))。遷移後抵抗変化素子に印加される電圧VB1’−VB2’’ (=0.6V)は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧V2よりも小さく、抵抗変化素子は低抵抗状態で安定化する。MISFETのソース‐ドレイン間に印加される電圧VB2’(=1.2V)はインパクトイオン化の閾値電圧よりも小さく、チャンネルボディ領域の多数キャリアの状態は変化しない(図13(b))。
【0066】
上記の手順により抵抗変化素子に記憶されていたデータがMISFETに転送され、全てのメモリセルの抵抗変化素子の抵抗状態が低抵抗となった後は、MISFETのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用し、既知のSOI−DRAMとして動作させることができる(S04)。
【0067】
電源をOFFにする前には、各メモリセルのMISFETの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる動作(リセット動作)を行い、データを抵抗変化素子の抵抗状態として記憶する(S05)。当該動作を図15の回路図と図16のMISFETの電流電圧特性を用いて説明する。
【0068】
図15および図16に示すように、ワード線(WL)を介してセット動作時より大きなゲート電圧Vg(=1.8V)、ビット線を介して電圧VB1’’’(=2V)を印加すると、MISFETのソース‐ドレインおよび抵抗変化素子にはIB2’’’の電流が流れる。抵抗変化素子に流れる電流IB2’’’は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電流I2より大きいので、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。遷移後の高抵抗状態の抵抗変化素子に印加される電圧VB1’’’−VB3’’’(=1.95V)は高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも小さく、抵抗変化素子は高抵抗状態で安定化する。MISFETのソース‐ドレイン間電圧は高抵抗状態に遷移前(VB2’’’=0.9V)及び遷移後(VB3’’’=0.05V)の両方において、インパクトイオン化が発生する閾値電圧よりも小さい。
【0069】
尚、抵抗変化素子が図4に示されるような、バイポーラスイッチング型の特性を示す場合には、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるためにビット線に負の電圧を印加すれば良い。図17に示されるように、MISFETのソース‐ドレイン間に流れる電流が図4に示される閾値電流I2’よりも大きければ、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。
【0070】
当該動作により、MISFETのチャンネルボディ領域に保持されていたデータは抵抗変化素子の抵抗状態に変換されて記憶され、電源OFF後もデータは保存されている。
【0071】
〈第2実施形態〉
上述の動作方法に基づいて本発明の半導体記憶装置を動作させることにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。以下にそのシステム構成を示す。
【0072】
図18に示される様に、本発明の半導体記憶装置システムは、本発明の第1実施形態により構成されるメモリセルアレイ201と、メモリセルアレイ201のワード線と接続し、メモリセルアレイ201内の各メモリセルを行方向に選択して駆動するワードデコーダ202と、メモリセルアレイ201のビット線と接続するセンスアンプ203と、メモリセルアレイ201内の各メモリセルを列方向に選択するカラムデコーダ204と、ワード線とビット線に印加する電圧を制御するインターフェース制御回路205で構成されている。アドレス信号(ADD)はインターフェース制御回路205を通じてワードデコーダ202とカラムデコーダ204に送られ、夫々ワードアドレスとカラムアドレスにデコードされる。他、インターフェース制御回路205は、CE(Chip Enable)、WE(Write Enable)、OE(Output Enable)、およびI/O信号を介して外部とデータのやり取りを行う。
【0073】
メモリセルアレイ201の各メモリセルは、夫々抵抗変化素子とMISFETから構成されており、揮発性と不揮発性記憶素子両方の機能を有しているが、一部の複数のメモリセルについては抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として用いることもできる。抵抗変化素子およびMISFETの各状態を遷移させて書き換え・読み込み動作を行うのに最適なビット線とワード線に印加する電圧をプログラムにより当該不揮発性メモリ領域に記憶しておき、書き換え・読み込み動作時にはプログラムされた各電圧がビット線とワード線に印加されるようにインターフェース制御回路205が制御を行う。
【0074】
〈第3実施形態〉
本発明の第3実施形態に係る半導体記憶装置(メモリセルアレイ)の構成を図19に、その断面構造を図20に示す。図20(a)、図20(b)は夫々、図19のA−A’、B−B’における断面図を示す。図19及び図20の等価回路を図21に示す。第3実施形態では、第1実施形態と異なり、半導体基板から電気的に分離されているチャンネルボディを持つMISFETは、チャンネルボディ領域が絶縁膜で覆われた縦型トランジスタにより実現されている。
【0075】
p型の半導体基板301の上に、下層からn型のソース領域302、p型のチャンネルボディ領域303、n型のドレイン領域304が形成され、深さ方向に柱状の縦型トランジスタを形成している。尚、ソース領域同士は行方向(A−A’方向)に接続されることでソース線を形成している(図20(a))。チャンネルボディ領域303の側壁はゲート絶縁膜305で完全に覆われることによりチャンネルボディ領域303は半導体基板301とは電気的に分離されている。チャンネルボディ領域303の側方にはゲート絶縁膜305を介してゲート電極306が形成されており、ゲート電極306同士は行方向(A−A’方向)に接続し、行方向に延伸するワード線を形成している。ドレイン領域304の頂上部にはコンタクトプラグ307が形成され、抵抗変化材料層308の下方端とドレイン領域304を電気的に接続している。コンタクトプラグ307はシリコンプロセスで一般的に用いられている、Ti/TiNのバリアメタルとWの組み合わせで形成されている。抵抗変化材料層308は電圧印加により抵抗が変化する材料からなり、例えば、Co、Ni、またはTi等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。抵抗変化材料層308の上方端は金属配線309に接続され、当該金属配線309は列方向に延伸するビット線を形成する。縦型トランジスタの間隙には層間絶縁膜310が充填されている。
【0076】
上記の半導体記憶装置は、以下のようにして作製することができる。(1)p型の半導体基板301上に、下層から、ソース領域となるn型層302、チャンネルボディ領域となるp型層303、ドレイン領域となるn型層304を夫々形成する。上記の不純物層はイオン注入により、或いは不純物層を夫々エピタキシャル成長させることにより、標準的な製造プロセスを用いて行うことができる。(2)ドライエッチングにより下層n型層302まで貫通する溝を掘り、ソース領域302、チャンネルボディ領域303とドレイン領域304からなる方形のシリコン柱を残す。この時下層n型層302だけは、シリコン柱同士の行方向の接続を残すようにドライエッチングを行い、ソース線を形成しておく。尚、当該シリコン柱の間隔は、列方向の間隔を行方向よりも1.5倍程度広くしておく。シリコン柱の大きさは、例えば、底面が180nmの正方形で、シリコン柱間の間隔は240nm程度である。(3)熱酸化によりソース領域302、チャンネルボディ領域303とドレイン領域304からなるシリコン柱の側壁にゲート酸化膜305を形成する。ゲート酸化膜の膜厚は6nm程度であれば良い。(4)多結晶シリコンを堆積させ、行方向(A−A’方向)の溝のみが完全充填する膜厚とする。これにより多結晶シリコンが行方向(A−A’方向)に接続されワード線306が形成される。(5)ドライエッチングのエッチバックにより列方向(B−B’方向)の多結晶シリコンの接続を切断した後、溝の充填されていない空間を層間絶縁膜となる酸化膜310で充填する。尚、エッチバックは多結晶シリコンをエッチングする通常の塩素系のドライエッチングガス、例えば三塩化ホウ素ガスと塩素ガスの混合ガスで行えば良い。(6)CMPによる平坦化工程後、層間絶縁膜にシリコン柱頂上のドレイン領域304と接続するための接続穴を穿ち、コンタクトプラグ307で充填する。(7)コンタクトプラグ307上に抵抗変化材料薄膜308を、更にその上に金属配線309を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばCo酸化膜であり、膜厚は10nm程度であれば良い。
【0077】
以上の様なレイアウトでワード線及びビット線を最小寸法Fで加工すると、シリコン柱の列方向の間隔を行方向よりも1.5倍広くしたため、単位セル面積は6F2(Fは最小加工寸法)となる。尚、シリコン柱の列方向と行方向の間隔を同じにして形成することも可能であり、この場合の単位セル面積は4F2となり、より小面積のメモリセルアレイが実現可能である。
【0078】
上記の半導体記憶装置は第1実施形態に記載の動作方法で動作し、第2実施形態のシステム構成を採用することにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
【0079】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【0080】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【0081】
〈1〉本発明の半導体記憶装置において不揮発性メモリ素子として利用可能な抵抗変化材料としては、RRAMで用いられる金属酸化物、特にCo酸化物について例示したが、二つ以上の抵抗値の異なる状態を持ち、電圧の印加により当該状態間を遷移させることのできる材料であれば良く、金属酸化物の他、例えばPCRAMで用いられるカルコゲナイド化合物のような、電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を遷移する材料でも良いし、コンダクティブブリッジングメモリで用いられる固体電解質のような、印加電圧の正負により金属が析出した低抵抗状態と金属が固体電解質中に溶解した高抵抗状態との間を遷移する材料であっても良い。更に、ペロブスカイト構造の金属酸化物のような、電極材料との接合界面の抵抗が電圧印加により変化する材料であっても構わない。
【0082】
〈2〉本発明の半導体記憶装置において揮発性メモリ素子として利用するMISFETのデバイス構造としては、SOI基板上にMISFETを形成するものを第1実施形態に、チャンネルボディ領域を半導体基板から電気的に分離した縦型MISFETによるものを第3実施形態に例示したが、本発明はこれら二つのデバイス構造に限定されるものではなく、当該MISFETのチャンネルボディ領域が半導体基板から電気的に分離されていれば、当該チャンネルボディ領域に多数キャリアの情報を蓄積させることができ、揮発性メモリ素子としてメモリセル内に構成することができる。
【産業上の利用可能性】
【0083】
本発明は、揮発性記憶素子と不揮発性記憶素子の両機能を有する半導体記憶装置に利用可能であり、特に、電源OFF前に不揮発性記憶素子にデータを保存し、電源ON時に不揮発性記憶素子に保存されているデータを不揮発性記憶素子に転送し、書き換え及び読み出しを高速かつランダムかつ無制限に可能な不揮発性半導体記憶装置に利用できる。
【図面の簡単な説明】
【0084】
【図1】SOI−DRAMのデバイス断面構造を示す図。
【図2】SOI−DRAMのドレイン電流のゲート電圧依存性を示す図。
【図3】抵抗変化素子の電圧電流特性図(ユニポーラスイッチングの場合)。
【図4】抵抗変化素子の電圧電流特性図(バイポーラスイッチングの場合)。
【図5】本発明の第1実施形態に係る半導体記憶装置(単位メモリセル)の断面構造図。
【図6】本発明の第1実施形態に係る半導体記憶装置(単位メモリセル)の等価回路図。
【図7】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)のレイアウト図。
【図8】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)の構造断面図。
【図9】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)の等価回路図。
【図10】本発明の半導体記憶装置の動作手順を示す図。
【図11】本発明のメモリセルの回路構成図。
【図12】本発明のMISFETの電圧電流特性を示す図。
【図13】本発明のメモリセルの回路構成図。
【図14】本発明のMISFETの電圧電流特性を示す図。
【図15】本発明のメモリセルの回路構成図。
【図16】本発明のMISFETの電圧電流特性を示す図。
【図17】本発明のメモリセルの回路構成図。
【図18】本発明の第3実施形態に係る半導体記憶装置システムのブロック構成図。
【図19】本発明の第3実施形態に係る半導体記憶装置のレイアウト図。
【図20】本発明の第3実施形態に係る半導体記憶装置の断面図。
【図21】本発明の第3実施形態に係る半導体記憶装置の等価回路図。
【符号の説明】
【0085】
100:メモリセル
101:半導体基板
102:絶縁膜
103:ソース領域
104:ドレイン領域
105:チャンネルボディ領域
106:第2の絶縁膜(ゲート絶縁膜)
107、107a:ゲート電極(ワード線)
108:MISFET
109:層間絶縁膜部
110:コンタクトプラグ
111:抵抗変化材料層
112:金属配線(ビット線)
113:抵抗変化素子
114:金属配線(ソース線)
115:素子分離領域
116:第2のコンタクトプラグ
201:メモリセルアレイ
202:ワードデコーダ
203:センスアンプ
204:カラムデコーダ
205:インターフェース制御回路
301:半導体基板
302:n型層(ソース領域)
303:p型層(チャンネルボディ領域)
304:n型層(ドレイン領域)
305:ゲート絶縁膜
306:ゲート電極(ワード線)
307:コンタクトプラグ
308:抵抗変化材料層
309:金属配線(ビット線)
310:層間絶縁膜
【技術分野】
【0001】
本発明は半導体記憶装置およびその動作方法に関するものである。
【背景技術】
【0002】
現在、半導体記憶装置は、エレクトロニクス機器において不可欠な基幹デバイスとなっている。半導体記憶装置はSRAM、DRAMに代表される揮発性メモリとフラッシュメモリに代表される不揮発性メモリに大別される。SRAM、DRAMは、記憶データの読み出し書き換えが高速かつランダムに行うことができることから非常に扱いやすいメモリであるが、電源の供給が無ければデータを保持できない揮発性のメモリである。
【0003】
揮発性メモリとして、SRAMは動作速度、データ保持においてDRAMより優れた性能を有するもののデバイス占有面積が大きく高コストであるため、市場規模では低コストのDRAMが大半を占めている。DRAMは一つのメモリセルが、一つのトランジスタと一つのキャパシタからなり、加工寸法の微細化とともにメモリ集積度を増してきた。しかし近年、主としてキャパシタのスケーリングの困難さから微細化の限界が指摘されており、このような中で、トランジスタのチャンネルボディに、多数キャリアを蓄積することで記憶を保持する1トランジスタ型のDRAMの研究が下記の特許文献1から4に挙げるように行われている。
【0004】
図1は、下記特許文献1から4に記載されている、1トランジスタ型のDRAMのデバイス構造の断面を模式的に示した図である。半導体基板101上に絶縁膜102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層、いわゆるSOI(Silicon on Insulator)基板内にMISFETのn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105が形成されている。チャンネルボディ領域105の上方には第2の絶縁膜106を介してゲート電極107が形成されている。データはチャンネルボディ領域105中に多数キャリア(ホール)が過剰に蓄積された状態“1”と過剰な蓄積がない状態“0”の二つの状態で記憶される。
【0005】
この時、“1”の状態の書き込みは、MISFETを五極管領域で動作させることにより、ドレイン領域104から大電流を流し、ドレイン領域104の近傍でインパクトイオン化を起こすことによりなされる(図1(a))。このインパクトイオン化により生成され、過剰に蓄積された多数キャリアであるホールをチャンネルボディ領域105に保持する。一方、“0”の状態の書き込みは、ドレイン領域104とチャンネルボディ領域105間に順方向に電圧を印加して、チャンネルボディ領域105内の過剰ホールを放出させることにより行う(図1(b))。二つの状態“1”と“0”の差はMISFETの閾値電圧の差として検出することができる。即ち多数キャリアが過剰に蓄積された状態は低い閾値電圧を、過剰な蓄積がない状態は高い閾値電圧を示す。当該二つの閾値の中間的な電圧をゲート電極に与えると、多数キャリアが過剰に蓄積された状態では大きな電流が流れ、過剰な蓄積がない状態では電流が流れないため二つの状態を区別することが出来る(図1(c))。図2には、“1”と“0”状態の夫々において、所定のドレイン電圧(0.2V)を印加した場合のドレイン電流のゲート電圧依存性が示されている。
【0006】
一方、現在市場で使用されている不揮発性メモリは、そのほとんどがフラッシュメモリに分類されるデバイスである。
【0007】
フラッシュメモリは、電源をオフしても記憶を保持する不揮発性メモリであるが、書き換え・読み出し方法及び書き換え速度や回数に制限があり、DRAMやSRAMに比べた場合、使い勝手は良くない。
【0008】
このため通常のエレクトロニクス機器では、不揮発性メモリに記憶したデータを、機器立ち上げとともに揮発性メモリに移動させ、ワーキングメモリとして使用し、機器立ち下げ時に再び揮発メモリのデータを不揮発性メモリに保存することが一般的である。
【0009】
書き換えと読み出しがランダムかつ無制限に出来る不揮発性メモリは、上記揮発性メモリと不揮発性メモリの長所を統合したものであり、言わば理想のメモリである。このため従来からその実現が試みられてきた。例えばフラッシュメモリに替わる不揮発性メモリとしてMRAMやFeRAM、PCRAM、RRAM(シャープ株式会社の登録商標)等が研究されている。これらは現在開発段階であるが、ランダム書き換えができる点でフラッシュメモリより優れた性能を持つ。
【0010】
FeRAM、PCRAM、RRAM、MRAMはランダム書き換え、ランダム読み出し、ランダム書き換えが可能でかつ不揮発性のメモリが原理的には実現可能であるが、書き換え性能を従来のDRAMと比較すると劣っている。例えば、PCRAM、RRAMは年々書き換え可能回数を向上しているが、書き換え回数は無限ではなく、理想的な場合でも109回程度で、常時書き換えが可能なRAMとして十分な信頼性を確保するには不安が残る。
【0011】
PCRAM、RRAMでは電圧の印加により抵抗値が変化する抵抗変化素子を情報を記憶するメモリとして用いる。二つの端子に印加する電圧と流れる電流を制御することで抵抗変化素子は二つ以上の状態をとる。例えばカルコゲナイドを用いるPCRAMでは電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を制御することが出来る。また金属酸化物を用いるRRAMでは印加電圧の正負、または印加電圧と負荷抵抗の制御により酸素欠損あるいは金属欠損の量を変化させ低抵抗状態と高抵抗状態の間を制御することが出来る。
【0012】
図3は金属酸化物(例えば、コバルト酸化物或いは銅酸化物等)を用いた抵抗変化素子の特性の一例であり、接続する負荷抵抗と印加電圧を制御することで低抵抗状態と高抵抗状態の二つの状態間の遷移を制御できることを示している。図3(a)は電圧電流特性、図3(b)はその等価回路を示す。図3(a)においてV1、I1は夫々高抵抗状態が不安定になる閾値電圧及び電流で、V2、I2は夫々低抵抗状態が不安定になる閾値電圧及び電流である。高抵抗状態にある抵抗変化素子に負荷抵抗Rを接続し電圧Vaを印加すると、抵抗変化素子に印加される電圧VはVa−RI(Iは素子間を流れる電流)で表せるので、抵抗変化素子は負荷抵抗曲線V=Va−RIに沿って低抵抗状態Aに遷移する。逆に、低抵抗状態にある抵抗変化素子に負荷抵抗rを接続して電圧Vbを印加すると、抵抗変化素子は負荷抵抗曲線V=Vb−rIに沿って高抵抗状態Bへ遷移する。
【0013】
図4(a)は正負の電圧で抵抗変化素子を制御する場合の電圧電流特性であり、図4(b)はその等価回路を示す。抵抗変化素子に例えば正の電圧を印加した時の抵抗がRで、負の電圧を印加した時の抵抗がrである、印加電圧の正負で抵抗値の異なる整流素子を接続した場合は、正の電圧Vaの印加で高抵抗状態から低抵抗状態Cに遷移し、負の電圧Vb’を印加することで低抵抗状態から高抵抗状態Dへ遷移させることができ、いわゆるバイポーラスイッチが実現できる。例えば、金属酸化物としてコバルト又はニッケル又は銅の酸化物を用い、一方の電極に窒化チタンを用い、他方の電極にタンタルを用いると、金属酸化物とタンタル電極の間にショットキー性の整流特性が生じるので、バーポーラスイッチング動作をする抵抗変化素子を形成することが出来る。
【0014】
詳細なRRAMの抵抗変化素子の特性と制御方法については、下記の特許文献5に開示されている。
【0015】
RRAMは、書き換えを電圧の印加により行うため電流が微量で消費電力が小さい、比較的単純な構造のためセル面積が小さく、高密度化(低コスト化)が可能である、 読み出し時間がDRAM並に高速である、という利点が有るが、書き換え可能回数が年々向上しているものの109回程度で、常時書き換えが可能なDRAMとして使用するには至っていない。
【0016】
FeRAMはPCRAM、RRAMより書き換え可能回数は多いが、破壊読出しであることからDRAMを代替するには書き換え可能回数の点で未だ難しい。MRAMは原理的に書き換え回数が無限であるが、セルサイズの縮小が可能なスピン注入型ではトンネル膜に直接電流が流れるため、書き換え劣化を完全に避けることは出来ない。またPCRAMの場合書き換え速度の点で揮発性メモリを代替するのは難しい。
【0017】
そこで揮発性メモリと不揮発性メモリを組み合わせて一つのメモリセルとする技術が検討されている。
【0018】
例えば一つのメモリセル内に不揮発性メモリとSRAMを組み合わせた構造が以下の非特許文献1及び2に開示されている。これらは電源立ち上げ時においてメモリセル内の不揮発メモリ部分に記憶されたデータをSRAMに転送し、転送後はSRAMとして機能させるものである。
【0019】
【特許文献1】特開2003−31693号広報
【特許文献2】特開2005−79314号広報
【特許文献3】米国特許7085156号明細書
【特許文献4】米国特許7085153号明細書
【特許文献5】特開2007−188603号広報
【非特許文献1】高田雅史、外5名、“Nonvolatile SRAM based on Phase Change”、IEEE Non−Volatile Semiconductor Memory Workshop、2006年、p.95
【非特許文献2】Wei Wang、外7名、“Nonvolatile SRAM Cell”、Technical Design of International Electron Device Meeting(IEDM)、2006年、p.785
【発明の開示】
【発明が解決しようとする課題】
【0020】
非特許文献1はPCRAMとSRAMを組み合わせて一つの単位メモリセルとする構造、非特許文献2はRRAMとSRAMを組み合わせて一つの単位メモリセルとする構造であり、ランダム書き換え・読み出しができる機能と電源を切っても記憶を保持できる不揮発性メモリの機能の双方を有しているが、SRAMの回路構成を元にしているため、メモリサイズが大きくなり、高コストとなるため汎用的なDRAMやシステムLSIの混載DRAMを代替することは難しい。
【0021】
一方、従来の標準的なDRAMは制御トランジスタとキャパシタを直列につないだ1T1C型の単位メモリセルからなる。容量に電荷を蓄積して情報を保持する回路構成と、PCRAMやRRAMの様な抵抗値の変化で情報を保持する回路構成を組み合わせることは原理的に難しい。抵抗変化素子と容量を直列に接続する場合、容量に一定の電荷が蓄積すると抵抗変化素子の両端の電位差がゼロとなり電流が流れなくなるからである。また、PCRAMもRRAMもDRAMセルの容量に蓄積される電荷量のみでは抵抗値を変化させるには少なすぎて書き換えを行うことができない。抵抗変化素子と容量を並列に接続した場合、容量に蓄積した電荷は抵抗変化素子を通して流出するため情報を保持できない。単位メモリセルにもう一つ別のトランジスタを加える必要が有るが、回路面積が大きくなりコストアップの原因となる。
【0022】
これに対しSOI−DRAMは、蓄積された情報は閾値の差、即ちトランジスタのチャネル抵抗の差となって現れる点で揮発型の三端子抵抗変化素子とみなすことができ、抵抗変化素子と組み合わせる上で整合性が高い点に本願発明者は鋭意着目した。第三の端子であるゲート端子の電圧を制御することで、SOI−DRAMと抵抗変化素子に印加される電圧の分配率を変化させることができるので、SOI−DRAMと抵抗変化素子に蓄積された情報を相互に移動させることが原理的には可能である。しかしながら抵抗変化素子の特性とSOI−DRAMの特性の両方を詳細に理解しないと、例えばSOI−DRAMに蓄積された情報を書き換える際に抵抗変化素子の情報を書き換えてしまうといった誤動作が起きるため、正常なメモリとして動作させることはできない。
【0023】
本発明の目的は、ランダム書き換え・読み出しが可能な揮発性メモリ機能と、電源を切っても記憶を保持できる不揮発性メモリ機能の両方を単位メモリセル内に有する、高性能・低コストな半導体記憶装置とその動作方法を提供することである。
【課題を解決するための手段】
【0024】
本発明に係る半導体記憶装置は、一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFETと前記MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、前記MISFETは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有することを第1の特徴とする。
【0025】
更に、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記MISFETは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第2の絶縁膜を介してゲート電極が形成されていることを第2の特徴とする。
【0026】
また、本発明に係る半導体記憶装置は、上記第1の特徴に加えて、前記MISFETは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを第3の特徴とする。
【0027】
更に、本発明に係る半導体記憶装置は、上記第1から第3の何れかの特徴に加えて、前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記MISFETのゲート電極同士を行方向に延伸する共通のワード線に接続し、同一列に配置される前記MISFETのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、前記MISFETのソース領域は接地又は固定電位に接続されていることを第4の特徴とする。
【0028】
更に、本発明に係る半導体記憶装置は、上記第4の特徴に加えて、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として前記MISFETに転送し、前記メモリセルを揮発性記憶装置として動作させるセット動作モードと、前記MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行うリセット動作モードを有することを第5の特徴とする。
【0029】
更に、本発明に係る半導体記憶装置は、上記第5の特徴に加えて、前記セット動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する第1セット動作モードと、前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第2セット動作モードと、を有することを第6の特徴とする。
【0030】
更に、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記第1セット動作モード時において、前記抵抗変化素子の抵抗状態を遷移させないことを第7の特徴とする。
【0031】
また、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記第2セット動作モード時において、前記メモリセル内の前記MISFET及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記MISFETのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを第8の特徴とする。
【0032】
また、本発明に係る半導体記憶装置は、上記第6の特徴に加えて、前記リセット動作モード時において、前記メモリセル内の前記MISFETの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを第9の特徴とする。
【0033】
更に、本発明に係る半導体記憶装置は、上記第4から第9の特徴に加えて、マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを第10の特徴とする。
【0034】
更に、本発明に係る半導体記憶装置は、上記第5から第9の特徴に加えて、マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用い、前記不揮発性メモリ領域に、前記セット動作モード時及び前記リセット動作モード時の動作条件を記憶しておき、前記セット動作モード時又は前記リセット動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記MISFETと前記抵抗変化素子の状態を変化させることを第11の特徴とする。
【発明の効果】
【0035】
本発明の半導体記憶装置は、一つのメモリセルが半導体基板から電気的に分離されているチャンネルボディを持つMISFETと、MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる。当該MISFETは、上述した特許文献1から4に記載されている一トランジスタ型の揮発性メモリセルと同様の構成であり、即ち、チャンネルボディに多数キャリアを蓄積した第一の状態と、チャンネルボディの多数キャリアを放出した第二の状態とを記憶し、これら二つの状態の閾値電圧の差から記憶状態を読み取るランダム書き換え、ランダム読み出しが可能な揮発性メモリ素子である。これに対しMISFETのドレインと電気的に接続する抵抗変化素子は、電圧を印加することで抵抗状態が可逆的に遷移する材料を二つの電極で挟持した二端子素子で、抵抗値の異なる二つ以上の状態を保持し、当該状態を記憶状態として使用する不揮発性メモリ素子である。
【0036】
上記の揮発性メモリ素子は、半導体基板上に絶縁膜を形成し、半導体基板と絶縁膜を介して電気的に分離されているSOI(Silicon on Insulator)基板上にMISFETを形成することにより、或いはチャンネルボディ領域の側壁を絶縁膜で覆い、当該チャンネルボディ領域を半導体基板から電気的に分離した縦型MISFETにより実現できる。
【0037】
本発明のメモリセルを行及び列方向に夫々複数、マトリクス上に配置し、揮発性メモリ素子であるMISFETとのゲート電極同士をワード線に接続し、不揮発性メモリ素子である抵抗変化素子の一方端をMISFETのドレイン領域に接続し、他方端をビット線に接続することで一つの半導体記憶装置を構成する。当該メモリセルは単位メモリセル内に揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を内蔵しているので、揮発性メモリと不揮発性メモリの長所を併せ持った、書き換えと読み出しがランダムかつ無制限に出来る不揮発性の半導体記憶装置が構成可能となる。
【0038】
本発明の半導体記憶装置は、上記MISFETによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能を望ましい形で実現するため、以下の動作モードを持つ。
【0039】
〈セット動作モード〉
抵抗変化素子の抵抗状態として記憶されている不揮発性のデータをMISFETのチャンネルボディの多数キャリアの蓄積状態としてMISFETに転送し、メモリセルを揮発性記憶装置として動作させる動作モードである。
【0040】
〈リセット動作モード〉
MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されている揮発性のデータを抵抗変化素子の抵抗状態として抵抗変化素子に転送して保存する動作を行う動作モードである。
【0041】
更に、セット動作モードは以下の二つの動作モード(第1セット動作モード、第2セット動作モード)に分けて実行することが望ましい。
【0042】
〈第1セット動作モード〉
メモリセルのワード線とビット線に夫々所定の電圧を印加して、抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する動作モードである。
【0043】
この時、ワード線に印加する電圧(ゲート電圧)、及びビット線に印加する電圧(ソース‐ドレイン間電圧)を調整することにより、抵抗変化素子が低抵抗状態にあるメモリセルのMISFETのチャンネルボディに多数キャリアが蓄積されるが、抵抗変化素子が高抵抗状態にあるメモリセルのMISFETのチャンネルボディに多数キャリアが蓄積されないようにすることができるので、抵抗変化素子の低抵抗状態をMISFETのチャンネルボディに多数キャリアが蓄積されている状態に、抵抗変化素子の高抵抗状態をMISFETのチャンネルボディに多数キャリアが蓄積されていない状態に、夫々複製することが可能になる。
【0044】
尚、この第1セットモード動作においては抵抗変化素子の状態は変化させないことが望ましい。抵抗状態が変化すると、高抵抗状態の抵抗変化素子に対応するMISFETのチャンネルボディの多数キャリアの蓄積状態が一様でなくなるため、後述の第2セット動作時において高抵抗状態の抵抗変化素子の状態を低抵抗状態に遷移させる際の印加電圧をMISFETのチャンネルボディ内の多数キャリアの有無に応じて調整する必要が生じ、抵抗状態の制御が複雑になる。
【0045】
〈第2セット動作モード〉
抵抗変化素子が高抵抗状態にあるメモリセルに対し、選択的に所定の電圧を当該選択されたメモリセルのワード線とビット線に夫々印加して、高抵抗状態にある抵抗変化素子の状態を低抵抗状態に遷移させる動作モードである。
【0046】
尚、この時抵抗変化素子が高抵抗状態から低抵抗状態に遷移するので、抵抗変化素子による電圧降下分が減少し、その分MISFETのソース‐ドレイン間に印加される電圧が増加する。MISFETのソース‐ドレイン間に印加される電圧を当該MISFETのチャンネルボディに多数キャリアが誘起される閾値以下に抑え、当該MISFETの記憶状態が変更を受けないようにするため、MISFET及び抵抗変化素子に直列に、負荷トランジスタを接続し、MISFETのソース‐ドレイン間に印加される電圧の一部を当該負荷トランジスタに分配させると良い。
【0047】
上記の動作モードを持つ半導体記憶装置を例えば次のように動作させることにより、MISFETによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能の長所を活用し、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
(1)電源がOFFの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく。
(2)電源をONにすると、第1セット動作モードにより、抵抗変化素子の抵抗状態として記憶されているデータをMISFETのチャンネルボディの多数キャリアの蓄積状態に複製する。
(3)抵抗変化素子の抵抗状態からMISFETのチャンネルボディの多数キャリアの蓄積状態にデータを複製した後、第2セット動作モードにより、全ての抵抗変化素子を低抵抗状態にする。
(4)MISFETのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用する。
(5)電源をOFFにする前に、リセット動作モードにより、各メモリセル内のMISFETの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる。
【0048】
本発明に係る半導体記憶装置は、揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を併せ持つが、マトリクス状に配置された複数のメモリセルの一部の領域を不揮発性メモリ領域としてのみ使用し、揮発性メモリ機能は利用しない設定も可能である。この時、当該不揮発性メモリ領域には前述のセット動作モード、リセット動作モードの動作に最適な印加電圧などの各動作条件を記憶しておき、各動作モード実行時において不揮発性メモリ領域に記憶されている動作条件を読み出し、当該動作条件に従ってMISFET及び抵抗変化素子の状態を制御することができる。
【0049】
以上詳細に説明したように、本発明の半導体記憶装置によれば、一つのメモリセルに揮発性メモリと不揮発性メモリの両機能を有し、電源ON時は書き換え及び読み出しをランダムかつ無制限に可能な揮発性メモリとして動作し、電源OFF時はデータを不揮発性メモリに保持するメモリセルを現状のDRAMと同様のサイズで形成することができ、結果、安価で高性能な不揮発性RAMを提供することができる。
【発明を実施するための最良の形態】
【0050】
以下において、本発明に係る撮像装置の実施形態につき、図面を参照して説明する。
【0051】
〈第1実施形態〉
図5は、本発明の第1実施形態に係る半導体記憶装置のメモリセル100の断面構造を示す。シリコン基板101上に絶縁膜(酸化シリコン膜)102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層(SOI基板)内にMISFET108のn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105が形成されている。チャンネルボディ領域105の上方には第2の絶縁膜106を介してゲート電極107が形成されている。MISFET108の上層には層間絶縁膜109が形成され、ドレイン領域104上面へ層間絶縁膜109に接続穴が穿たれ、接続穴はコンタクトプラグ110で充填されている。コンタクトプラグ110はシリコンプロセスで一般的に用いられている、Ti/TiNのバリアメタルとWの組み合わせで形成されている。コンタクトプラグ110は、上方の抵抗変化材料層111を介して金属配線112と接続している。抵抗変化材料111は、電圧印加により抵抗が変化する材料で例えば、Co、Ni、またはTi等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。当該薄膜の上下を挟むコンタクトプラグ110と金属配線112上部と下部の電極とする二端子構造で一つの抵抗変化素子113が形成されている。MISFET108のチャンネルボディ領域105はドレイン領域104、ソース領域106、及び紙面と垂直方向に存在する素子分離領域(図示せず)によって電気的に絶縁されている。このMISFET108と抵抗変化素子113で一つのメモリセル100を構成する。図6にこの構造の等価回路を示す。ドレイン領域104と抵抗変化素子を介して接続している金属配線112はビット線(BL)に接続し、ゲート電極105はワード線(WL)と接続し、ソース領域103は固定電位に接続している。
【0052】
メモリセル100はマトリクス状に配置し、一つのメモリセルアレイとすることができる。図7にその平面的な構成を示し、図8にその断面図を示す。図8(a)、図8(b)、図8(c)、図8(d)は夫々、図7のA−A’、B−B’、C−C’、D−D’における断面図を示す。図7及び図8の等価回路を図9に示す。
【0053】
シリコン基板101上に絶縁膜(酸化シリコン膜)102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層(SOI基板)内に、180nmのデザインルールで形成されたMISFETがマトリクス状に配置されている。MISFETのチャネル長は180nm程度、ゲート酸化膜106の膜厚は6nm程度である。MISFETのドレイン領域104は抵抗変化材料層111の下方端と第1のコンタクトプラグ110を介して接続し、抵抗変化材料膜111の上方端同士は金属配線112を介して列方向(A−A’方向)に延伸するビット線(BL)に接続している(図8(a))。MISFETのゲート電極107同士は行方向(C−C’方向)に接続して、行方向に延伸するワード線(WL)を形成している(図8(c))。ソース領域103の上面へ層間絶縁膜109から接続穴が穿たれ、ソース領域103の上面から層間絶縁膜109の半分程度、ゲート電極の厚さを超える位置まで第2のコンタクトプラグ116が形成されている。当該第2のコンタクトプラグ116の上に第2の金属配線114が行方向(D−D’方向)に形成され、MISFETのソース領域103同士を接続し、行方向に延伸するソース線(SL)となっている(図8(a、d))。ソース領域103はソース線を介して接地又は固定電位に接続されている。
【0054】
MISFET108のn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105は、夫々図8の(b)から(d)に示すように、STI(Shallow Trench Isolation)素子分離膜115によって列方向に分離され、ビット線と平行な方向にストライプ状の素子領域を形成している。図8(a)に示すように、ソース領域103は隣接するMISFETにより共有されているが、ドレイン領域104は隣接するMISFETと共有できない。ドレイン領域104とビット線112との間に形成される抵抗変化素子がMISFETと一体で一つのメモリセルを形成するためである。このためゲート電極107aを介してドレイン領域104同士を分離するダミーの常時オフのMISFETが二つおきに必要となる。以上の様なレイアウトでワード線及びビット線を最小寸法Fで加工すると、単位セル面積は6F2(Fは最小加工寸法)となる。
【0055】
上記の半導体記憶装置は、以下のようにして作製することができる。(1)埋め込み絶縁膜102の膜厚が30nm程度のSOI基板を作製し、その上にp型層をエピタキシャル成長させる。エピタキシャル層の膜厚は50nm程度であれば良い。(2)エピタキシャル層の所定の位置にn型不純物(リン)をイオン注入し、ソース領域103、ドレイン領域104を形成する。残りのp型エピタキシャル層はチャンネルボディ領域105を形成する。ソース領域103、ドレイン領域104の不純物濃度は、例えば、1020cm−3程度であれば良く、標準的なイオン注入プロセスにおいて作製できる。(3)エピタキシャル層の上にゲート酸化膜となる第2の絶縁膜106を成長させる。絶縁膜の膜厚は6nm程度であれば良い。(4)列方向の深い溝を、SOI基板に達する深さまで異方性エッチングにより形成し、そこに酸化膜などの絶縁膜を埋め込んで素子分離領域115を形成する。(5)チャンネルボディ領域105の上方、第2の絶縁膜106上に多結晶シリコンからなるゲート電極107を形成し、行方向に延伸するワード線とする。(6)層間絶縁膜を2回に分けて形成する。まず、第1の層間絶縁膜をゲート電極(ワード線)107が覆われる程度の深さまで堆積させ、平坦化する。(7)ソース領域103の上部に接続穴を穿ち、ソース領域103の上面から第1の層間絶縁膜まで第2のコンタクトプラグ116を形成する。第2のコンタクトプラグ116上に金属配線114を行い、行方向に延伸し固定電位に接続するソース線を形成する。(8)第2の層間絶縁膜を所定の深さまで堆積させ、平坦化する。(9)ドレイン領域104の上部に接続穴を穿ち、ドレイン領域104の上面から第1、第2の層間絶縁膜を貫通する第1のコンタクトプラグ110を形成する。(10)第1のコンタクトプラグ110上に、列方向に抵抗変化材料薄膜111を、更にその上に金属配線112を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばCo酸化膜であり、膜厚は10nm程度であれば良い。これにより書き込み、消去動作速度が10ns程度で、書き換えに必要な電流が100μA以下で、抵抗変化比が10〜100倍程度の抵抗変化素子を単位メモリセル内に実装できる。
【0056】
次に、本発明の半導体記憶装置の動作方法について説明する。本発明の半導体記憶装置は図10のようなシーケンスで動作させる。以下、図10に示されたシーケンスに沿って、具体的に例を挙げて説明する。尚、以下の動作説明では具体的に印加電圧の数値を例示しながら説明を行っているが、実際の印加電圧は使用するMISFETおよび抵抗変化素子の特性に応じて適宜調整されるべきものであることは言うまでもない。
【0057】
電源がOFFの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく(S01)。
【0058】
電源をONにした時に、抵抗変化素子の抵抗状態として記憶されているデータをMISFETのチャンネルボディの多数キャリア(ホール)の蓄積状態に複製するための動作(第1セット動作)を行う(S02)。当該動作を図11の回路図と図12のMISFETの電流電圧特性を用いて説明する。
【0059】
ワード線(WL)を介してゲート電圧Vg(=1.3V)が、ビット線(BL)を介して電圧VB1(=2.5V)が印加されている。尚、ソース端子はソース線(SL)を介して接地されている。図12に示すように、ビット線とソース端子間に印加された電圧VB1は抵抗変化素子とMISFETのソース‐ドレイン間で夫々の抵抗値に応じて分配される。抵抗変化素子が低抵抗状態の時は、ソース‐ドレイン間には電圧VB2が印加され、抵抗変化素子には電圧VB1−VB2が印加される。この時のソース‐ドレイン間電圧VB2(=1.8V)はインパクトイオン化の閾値電圧よりも大きいので、チャンネルボディ領域105内に多数キャリアが蓄積され、MISFETは“0”状態から“1”状態に遷移する。一方抵抗変化素子に印加される電圧VB1−VB2(=0.7V)は、抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧V2よりも小さく、抵抗変化素子の抵抗状態は遷移しない(図11(a))。
【0060】
抵抗変化素子が高抵抗状態の時は、ソース‐ドレイン間には電圧VB3が印加され、抵抗変化素子には電圧VB1−VB3が印加される。この時のソース‐ドレイン間電圧VB3(=0.1V)はインパクトイオン化の閾値電圧よりも小さく、過剰な多数キャリアを誘起させるために必要な条件を満たしていない。よってチャンネルボディ領域105内に多数キャリアが蓄積されることはなく、MISFETは“0”状態のままである。一方、抵抗変化素子に印加される電圧VB1−VB3(=2.4V)は、抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも小さく、抵抗変化素子の抵抗状態は遷移しない(図11(b))。
【0061】
この結果、抵抗変化素子の抵抗状態という形で保存されていたデータはMISFETのチャンネルボディ領域に蓄積される多数キャリアの有無という形に複製される。
【0062】
次に、MISFETのチャンネルボディ領域に多数キャリアが蓄積されていないメモリセルの抵抗状態を高抵抗状態から低抵抗状態に遷移させるための動作(第2セット動作)を行い、全ての抵抗変化素子を低抵抗状態にする(S03)。
【0063】
まずメモリセルの状態を読み出す。この時抵抗変化素子が高抵抗状態のメモリセル内のMISFETには多数キャリアは蓄積されていないため閾値電圧が高く、MISFETは高抵抗状態にある。一方抵抗変化素子が低抵抗状態のメモリセルは内のMISFETには多数キャリアは蓄積されているため閾値電圧が低く、MISFETは低抵抗状態にある。このため抵抗変化素子が高抵抗状態のメモリセルは、抵抗変化素子と対応するMISFETの双方とも高抵抗状態にあるので、小さい読み出し電流を示すことで容易に状態を検知できる。
【0064】
当該読み出し動作において、抵抗変化素子が高抵抗状態にあると判断されたメモリセルのみに、ビット線とワード線に所定の電圧を印加して抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる。当該動作を図13の回路図と図14のMISFETの電流電圧特性を用いて説明する。ここで、抵抗変化素子が高抵抗状態か低抵抗状態に遷移する際に、MISFETのソース‐ドレイン間にインパクトイオン化の閾値以上の高電圧が印加されてMISFETに蓄積されている情報を書き換えてしまうのを防ぐため、駆動能力がMISFETと同程度の小さい負荷トランジスタが、ビット線を介してメモリセル内のMISFET及び抵抗変化素子と直列に接続されている。図14の太字実線カーブiはメモリセル内のMISFETの電流電圧特性を示し、太字破線カーブi’は横軸にMISFETのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和を、縦軸に流れる電流量を示している。
【0065】
図13および図14に示すように、ワード線(WL)を介してゲート電圧Vg(=0.9V)、ビット線を介して電圧VB1’(=3.0V)を印加すると、抵抗変化素子が高抵抗状態にあるので、MISFETのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和はVB3’’(=0.2V)であり、MISFETのソース‐ドレイン間にはVB3’(=0.1V)の電圧が、負荷トランジスタにはVB3’’−VB3’(=0.1V)の電圧が印加される。抵抗変化素子に印加される電圧VB1’−VB3’’(=2.8V)は抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも大きいので、抵抗変化素子は高抵抗状態から低抵抗状態に遷移する(図13(a))。遷移後抵抗変化素子に印加される電圧VB1’−VB2’’ (=0.6V)は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧V2よりも小さく、抵抗変化素子は低抵抗状態で安定化する。MISFETのソース‐ドレイン間に印加される電圧VB2’(=1.2V)はインパクトイオン化の閾値電圧よりも小さく、チャンネルボディ領域の多数キャリアの状態は変化しない(図13(b))。
【0066】
上記の手順により抵抗変化素子に記憶されていたデータがMISFETに転送され、全てのメモリセルの抵抗変化素子の抵抗状態が低抵抗となった後は、MISFETのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用し、既知のSOI−DRAMとして動作させることができる(S04)。
【0067】
電源をOFFにする前には、各メモリセルのMISFETの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる動作(リセット動作)を行い、データを抵抗変化素子の抵抗状態として記憶する(S05)。当該動作を図15の回路図と図16のMISFETの電流電圧特性を用いて説明する。
【0068】
図15および図16に示すように、ワード線(WL)を介してセット動作時より大きなゲート電圧Vg(=1.8V)、ビット線を介して電圧VB1’’’(=2V)を印加すると、MISFETのソース‐ドレインおよび抵抗変化素子にはIB2’’’の電流が流れる。抵抗変化素子に流れる電流IB2’’’は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電流I2より大きいので、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。遷移後の高抵抗状態の抵抗変化素子に印加される電圧VB1’’’−VB3’’’(=1.95V)は高抵抗状態から低抵抗状態に遷移する閾値電圧V1よりも小さく、抵抗変化素子は高抵抗状態で安定化する。MISFETのソース‐ドレイン間電圧は高抵抗状態に遷移前(VB2’’’=0.9V)及び遷移後(VB3’’’=0.05V)の両方において、インパクトイオン化が発生する閾値電圧よりも小さい。
【0069】
尚、抵抗変化素子が図4に示されるような、バイポーラスイッチング型の特性を示す場合には、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるためにビット線に負の電圧を印加すれば良い。図17に示されるように、MISFETのソース‐ドレイン間に流れる電流が図4に示される閾値電流I2’よりも大きければ、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。
【0070】
当該動作により、MISFETのチャンネルボディ領域に保持されていたデータは抵抗変化素子の抵抗状態に変換されて記憶され、電源OFF後もデータは保存されている。
【0071】
〈第2実施形態〉
上述の動作方法に基づいて本発明の半導体記憶装置を動作させることにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。以下にそのシステム構成を示す。
【0072】
図18に示される様に、本発明の半導体記憶装置システムは、本発明の第1実施形態により構成されるメモリセルアレイ201と、メモリセルアレイ201のワード線と接続し、メモリセルアレイ201内の各メモリセルを行方向に選択して駆動するワードデコーダ202と、メモリセルアレイ201のビット線と接続するセンスアンプ203と、メモリセルアレイ201内の各メモリセルを列方向に選択するカラムデコーダ204と、ワード線とビット線に印加する電圧を制御するインターフェース制御回路205で構成されている。アドレス信号(ADD)はインターフェース制御回路205を通じてワードデコーダ202とカラムデコーダ204に送られ、夫々ワードアドレスとカラムアドレスにデコードされる。他、インターフェース制御回路205は、CE(Chip Enable)、WE(Write Enable)、OE(Output Enable)、およびI/O信号を介して外部とデータのやり取りを行う。
【0073】
メモリセルアレイ201の各メモリセルは、夫々抵抗変化素子とMISFETから構成されており、揮発性と不揮発性記憶素子両方の機能を有しているが、一部の複数のメモリセルについては抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として用いることもできる。抵抗変化素子およびMISFETの各状態を遷移させて書き換え・読み込み動作を行うのに最適なビット線とワード線に印加する電圧をプログラムにより当該不揮発性メモリ領域に記憶しておき、書き換え・読み込み動作時にはプログラムされた各電圧がビット線とワード線に印加されるようにインターフェース制御回路205が制御を行う。
【0074】
〈第3実施形態〉
本発明の第3実施形態に係る半導体記憶装置(メモリセルアレイ)の構成を図19に、その断面構造を図20に示す。図20(a)、図20(b)は夫々、図19のA−A’、B−B’における断面図を示す。図19及び図20の等価回路を図21に示す。第3実施形態では、第1実施形態と異なり、半導体基板から電気的に分離されているチャンネルボディを持つMISFETは、チャンネルボディ領域が絶縁膜で覆われた縦型トランジスタにより実現されている。
【0075】
p型の半導体基板301の上に、下層からn型のソース領域302、p型のチャンネルボディ領域303、n型のドレイン領域304が形成され、深さ方向に柱状の縦型トランジスタを形成している。尚、ソース領域同士は行方向(A−A’方向)に接続されることでソース線を形成している(図20(a))。チャンネルボディ領域303の側壁はゲート絶縁膜305で完全に覆われることによりチャンネルボディ領域303は半導体基板301とは電気的に分離されている。チャンネルボディ領域303の側方にはゲート絶縁膜305を介してゲート電極306が形成されており、ゲート電極306同士は行方向(A−A’方向)に接続し、行方向に延伸するワード線を形成している。ドレイン領域304の頂上部にはコンタクトプラグ307が形成され、抵抗変化材料層308の下方端とドレイン領域304を電気的に接続している。コンタクトプラグ307はシリコンプロセスで一般的に用いられている、Ti/TiNのバリアメタルとWの組み合わせで形成されている。抵抗変化材料層308は電圧印加により抵抗が変化する材料からなり、例えば、Co、Ni、またはTi等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。抵抗変化材料層308の上方端は金属配線309に接続され、当該金属配線309は列方向に延伸するビット線を形成する。縦型トランジスタの間隙には層間絶縁膜310が充填されている。
【0076】
上記の半導体記憶装置は、以下のようにして作製することができる。(1)p型の半導体基板301上に、下層から、ソース領域となるn型層302、チャンネルボディ領域となるp型層303、ドレイン領域となるn型層304を夫々形成する。上記の不純物層はイオン注入により、或いは不純物層を夫々エピタキシャル成長させることにより、標準的な製造プロセスを用いて行うことができる。(2)ドライエッチングにより下層n型層302まで貫通する溝を掘り、ソース領域302、チャンネルボディ領域303とドレイン領域304からなる方形のシリコン柱を残す。この時下層n型層302だけは、シリコン柱同士の行方向の接続を残すようにドライエッチングを行い、ソース線を形成しておく。尚、当該シリコン柱の間隔は、列方向の間隔を行方向よりも1.5倍程度広くしておく。シリコン柱の大きさは、例えば、底面が180nmの正方形で、シリコン柱間の間隔は240nm程度である。(3)熱酸化によりソース領域302、チャンネルボディ領域303とドレイン領域304からなるシリコン柱の側壁にゲート酸化膜305を形成する。ゲート酸化膜の膜厚は6nm程度であれば良い。(4)多結晶シリコンを堆積させ、行方向(A−A’方向)の溝のみが完全充填する膜厚とする。これにより多結晶シリコンが行方向(A−A’方向)に接続されワード線306が形成される。(5)ドライエッチングのエッチバックにより列方向(B−B’方向)の多結晶シリコンの接続を切断した後、溝の充填されていない空間を層間絶縁膜となる酸化膜310で充填する。尚、エッチバックは多結晶シリコンをエッチングする通常の塩素系のドライエッチングガス、例えば三塩化ホウ素ガスと塩素ガスの混合ガスで行えば良い。(6)CMPによる平坦化工程後、層間絶縁膜にシリコン柱頂上のドレイン領域304と接続するための接続穴を穿ち、コンタクトプラグ307で充填する。(7)コンタクトプラグ307上に抵抗変化材料薄膜308を、更にその上に金属配線309を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばCo酸化膜であり、膜厚は10nm程度であれば良い。
【0077】
以上の様なレイアウトでワード線及びビット線を最小寸法Fで加工すると、シリコン柱の列方向の間隔を行方向よりも1.5倍広くしたため、単位セル面積は6F2(Fは最小加工寸法)となる。尚、シリコン柱の列方向と行方向の間隔を同じにして形成することも可能であり、この場合の単位セル面積は4F2となり、より小面積のメモリセルアレイが実現可能である。
【0078】
上記の半導体記憶装置は第1実施形態に記載の動作方法で動作し、第2実施形態のシステム構成を採用することにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
【0079】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【0080】
〈別実施形態〉
以下、本発明の別実施形態について説明する。
【0081】
〈1〉本発明の半導体記憶装置において不揮発性メモリ素子として利用可能な抵抗変化材料としては、RRAMで用いられる金属酸化物、特にCo酸化物について例示したが、二つ以上の抵抗値の異なる状態を持ち、電圧の印加により当該状態間を遷移させることのできる材料であれば良く、金属酸化物の他、例えばPCRAMで用いられるカルコゲナイド化合物のような、電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を遷移する材料でも良いし、コンダクティブブリッジングメモリで用いられる固体電解質のような、印加電圧の正負により金属が析出した低抵抗状態と金属が固体電解質中に溶解した高抵抗状態との間を遷移する材料であっても良い。更に、ペロブスカイト構造の金属酸化物のような、電極材料との接合界面の抵抗が電圧印加により変化する材料であっても構わない。
【0082】
〈2〉本発明の半導体記憶装置において揮発性メモリ素子として利用するMISFETのデバイス構造としては、SOI基板上にMISFETを形成するものを第1実施形態に、チャンネルボディ領域を半導体基板から電気的に分離した縦型MISFETによるものを第3実施形態に例示したが、本発明はこれら二つのデバイス構造に限定されるものではなく、当該MISFETのチャンネルボディ領域が半導体基板から電気的に分離されていれば、当該チャンネルボディ領域に多数キャリアの情報を蓄積させることができ、揮発性メモリ素子としてメモリセル内に構成することができる。
【産業上の利用可能性】
【0083】
本発明は、揮発性記憶素子と不揮発性記憶素子の両機能を有する半導体記憶装置に利用可能であり、特に、電源OFF前に不揮発性記憶素子にデータを保存し、電源ON時に不揮発性記憶素子に保存されているデータを不揮発性記憶素子に転送し、書き換え及び読み出しを高速かつランダムかつ無制限に可能な不揮発性半導体記憶装置に利用できる。
【図面の簡単な説明】
【0084】
【図1】SOI−DRAMのデバイス断面構造を示す図。
【図2】SOI−DRAMのドレイン電流のゲート電圧依存性を示す図。
【図3】抵抗変化素子の電圧電流特性図(ユニポーラスイッチングの場合)。
【図4】抵抗変化素子の電圧電流特性図(バイポーラスイッチングの場合)。
【図5】本発明の第1実施形態に係る半導体記憶装置(単位メモリセル)の断面構造図。
【図6】本発明の第1実施形態に係る半導体記憶装置(単位メモリセル)の等価回路図。
【図7】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)のレイアウト図。
【図8】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)の構造断面図。
【図9】本発明の第1実施形態に係る半導体記憶装置(メモリセルアレイ)の等価回路図。
【図10】本発明の半導体記憶装置の動作手順を示す図。
【図11】本発明のメモリセルの回路構成図。
【図12】本発明のMISFETの電圧電流特性を示す図。
【図13】本発明のメモリセルの回路構成図。
【図14】本発明のMISFETの電圧電流特性を示す図。
【図15】本発明のメモリセルの回路構成図。
【図16】本発明のMISFETの電圧電流特性を示す図。
【図17】本発明のメモリセルの回路構成図。
【図18】本発明の第3実施形態に係る半導体記憶装置システムのブロック構成図。
【図19】本発明の第3実施形態に係る半導体記憶装置のレイアウト図。
【図20】本発明の第3実施形態に係る半導体記憶装置の断面図。
【図21】本発明の第3実施形態に係る半導体記憶装置の等価回路図。
【符号の説明】
【0085】
100:メモリセル
101:半導体基板
102:絶縁膜
103:ソース領域
104:ドレイン領域
105:チャンネルボディ領域
106:第2の絶縁膜(ゲート絶縁膜)
107、107a:ゲート電極(ワード線)
108:MISFET
109:層間絶縁膜部
110:コンタクトプラグ
111:抵抗変化材料層
112:金属配線(ビット線)
113:抵抗変化素子
114:金属配線(ソース線)
115:素子分離領域
116:第2のコンタクトプラグ
201:メモリセルアレイ
202:ワードデコーダ
203:センスアンプ
204:カラムデコーダ
205:インターフェース制御回路
301:半導体基板
302:n型層(ソース領域)
303:p型層(チャンネルボディ領域)
304:n型層(ドレイン領域)
305:ゲート絶縁膜
306:ゲート電極(ワード線)
307:コンタクトプラグ
308:抵抗変化材料層
309:金属配線(ビット線)
310:層間絶縁膜
【特許請求の範囲】
【請求項1】
一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFETと前記MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、
前記MISFETは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、
前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、
一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有することを特徴とする半導体記憶装置。
【請求項2】
前記MISFETは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第2の絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記MISFETは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記MISFETのゲート電極同士を行方向に延伸する共通のワード線に接続し、
同一列に配置される前記MISFETのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、
前記MISFETのソース領域は接地又は固定電位に接続されていることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。
【請求項5】
前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として前記MISFETに転送し、前記メモリセルを揮発性記憶装置として動作させるセット動作モードと、
前記MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行うリセット動作モードを有することを特徴とする請求項4に記載の半導体記憶装置。
【請求項6】
前記セット動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する第1セット動作モードと、
前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第2セット動作モードと、を有することを特徴とする請求項5に記載の半導体記憶装置。
【請求項7】
前記第1セット動作モード時において、前記抵抗変化素子の抵抗状態を遷移させないことを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項8】
前記第2セット動作モード時において、前記メモリセル内の前記MISFET及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記MISFETのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項9】
前記リセット動作モード時において、前記メモリセル内の前記MISFETの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項10】
マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを特徴とする請求項4〜9の何れか一項に記載の半導体記憶装置。
【請求項11】
マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用い、
前記不揮発性メモリ領域に、前記セット動作モード時及び前記リセット動作モード時の動作条件を記憶しておき、前記セット動作モード時又は前記リセット動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記MISFETと前記抵抗変化素子の状態を変化させることを特徴とする請求項5〜9の何れか一項に記載の半導体記憶装置。
【請求項1】
一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFETと前記MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、
前記MISFETは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、
前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、
一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有することを特徴とする半導体記憶装置。
【請求項2】
前記MISFETは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第2の絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記MISFETは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
【請求項4】
前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記MISFETのゲート電極同士を行方向に延伸する共通のワード線に接続し、
同一列に配置される前記MISFETのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、
前記MISFETのソース領域は接地又は固定電位に接続されていることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。
【請求項5】
前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として前記MISFETに転送し、前記メモリセルを揮発性記憶装置として動作させるセット動作モードと、
前記MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行うリセット動作モードを有することを特徴とする請求項4に記載の半導体記憶装置。
【請求項6】
前記セット動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する第1セット動作モードと、
前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第2セット動作モードと、を有することを特徴とする請求項5に記載の半導体記憶装置。
【請求項7】
前記第1セット動作モード時において、前記抵抗変化素子の抵抗状態を遷移させないことを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項8】
前記第2セット動作モード時において、前記メモリセル内の前記MISFET及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記MISFETのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項9】
前記リセット動作モード時において、前記メモリセル内の前記MISFETの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
【請求項10】
マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを特徴とする請求項4〜9の何れか一項に記載の半導体記憶装置。
【請求項11】
マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用い、
前記不揮発性メモリ領域に、前記セット動作モード時及び前記リセット動作モード時の動作条件を記憶しておき、前記セット動作モード時又は前記リセット動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記MISFETと前記抵抗変化素子の状態を変化させることを特徴とする請求項5〜9の何れか一項に記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2010−80718(P2010−80718A)
【公開日】平成22年4月8日(2010.4.8)
【国際特許分類】
【出願番号】特願2008−248180(P2008−248180)
【出願日】平成20年9月26日(2008.9.26)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成22年4月8日(2010.4.8)
【国際特許分類】
【出願日】平成20年9月26日(2008.9.26)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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