DRAMセル用の分離領域を有する半導体構造及び製造方法
本発明は、垂直に延びるピラー(80,82)を含む半導体構造、及び、そのような構造を形成する方法を含む。垂直に延びるピラーは、トランジスタデバイス(80,95)内に組み込まれることができ、トランジスタデバイスの垂直に延びるチャネル領域を含むことができる。トランジスタデバイスは、集積回路内に組み込まれることができ、ある態様では、たとえば、ダイナミックランダムアクセスメモリ(DRAM)構造などのメモリ構造に組み込まれる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体構造及び半導体構造を形成する方法に関する。特定の態様では、本発明は、垂直に延びるチャネル領域を有するトランジスタデバイスを形成する方法、及びそのようなデバイスを備える構造に関する。
【0002】
発明の背景
トランジスタデバイスは多くの半導体アセンブリで利用される。トランジスタデバイスは、たとえば、ダイナミックランダムアクセスメモリ(DRAM)構造及びスタティックランダムアクセスメモリ(SRAM)構造などの、メモリ回路に利用されることができる。半導体デバイス処理の継続する目標は、集積の規模を増し、処理を簡単にし、コストを低減することである。そのような継続する目標のうちの1つ又は複数に向かって前進する、トランジスタ構造を形成する新しい方法を生み出すことが望まれる。
【0003】
本明細書に述べられる発明の態様は、トランジシタデバイスを形成するのに特に役立ち得る。しかし、理解されるように、本発明は、そのような用途に対して主に述べられるが、当業者によって認識されるように、本発明は、他の半導体作製用途で利用されることもできる。
【0004】
発明の概要
一態様において、本発明は半導体構造を形成する方法に関する。半導体基板が設けられる。基板は、単結晶半導体材料内に延びる複数のトレンチ分離領域を含む。分離領域は、単結晶半導体材料を含む第1領域によって互いから離間される。単結晶半導体材料は、第1領域内でパターニングされて複数のピラーにされる。後続の処理において、ピラーは、トランジスタデバイス内に組み込まれることができる。そのような用途では、ピラーは、トランジスタデバイスの垂直に延びるチャネル領域を備えることができる。
【0005】
一態様において、本発明は半導体構造を形成する別の方法を含む。半導体基板が設けられる。基板は、第1半導体材料内で延びるトレンチの行を備える。行は、第1半導体材料を含む第1領域によって互いから離間される。トレンチは誘電体材料で部分的に充填されるだけであり、トレンチ内の誘電体材料は離間された行を形成する。第2半導体材料が半導体基板上に形成される。第2半導体材料はトレンチの行の間で第1領域にわたって延びる。第1及び第2半導体材料はパターニングされて複数のピラーにされる。個々のピラーは、第1半導体材料のセグメント上に第2半導体材料のセグメントを備える。ピラーは行に沿って延び、ピラーの行の少なくとも一部は、誘電体材料の行の1つ又は複数を備える第2領域によって互いから離間される。
【0006】
一態様において、本発明は半導体構造を形成する別の方法を包含する。半導体基板が設けられる。基板は、第1半導体材料内で延びる複数のトレンチを含む。第1半導体材料は、最も上の表面を第1高さ方向レベルに有する。トレンチは、第1半導体材料を含む第1領域によって互いから離間される。トレンチは第1誘電体材料で充填される。第1誘電体材料のレベルは、トレンチ内で誘電体材料線を形成するために下げられる。誘電体材料線は、第1高さ方向レベルより低い第2高さ方向レベルに最も上の表面を有する。第1誘電体材料のレベルを下げた後に、第2半導体材料が半導体基板上に形成される。第2半導体材料は誘電体材料線の上に延び、第1領域にわたっても延びる。開口が第2半導体材料を貫通して誘電体材料線まで形成され、第2誘電体材料で充填される。第1及び第2半導体材料は、その後、第1領域内でパターニングされて複数のピラーにされる。個々のピラーは、第1半導体材料のセグメント上に第2半導体材料のセグメントを備える。ピラーは、最も上の表面を、第1高さ方向レベルを超す第3高さ方向レベルに有する。
【0007】
本発明の好ましい実施の形態を、以下の添付図面を参照して以下に述べる。
好ましい実施の形態の詳細な説明
本発明は、垂直に延びるピラーを含む半導体構造、及び、そのような構造を形成する方法に関する。特定の態様では、ピラーは、垂直包囲ゲート電界効果トランジスタに組み込まれることができる。そのようなトランジスタは、たとえば、高密度DRAMアレイ及び/又はSRAMアレイなどの高密度メモリアレイに組み込まれることができる。本発明の例示的な態様は、図1〜図21を参照して述べられる。
【0008】
最初に図1〜図3を参照すると、予備処理段階にある半導体構造10が示される。構造10は半導体基板を備え、半導体基板は、単結晶半導体材料18内で延びる複数のトレンチ分離領域12、14、及び16を含む。請求項の解釈を補助するために、用語「半導電性基板」及び「半導体基板」は、限定はしないが、(単独の、又は、他の材料を含むアセンブリの)半導性ウェハなどのバルク半導性材料、及び、(単独の、又は、他の材料を含むアセンブリの)半導性材料層を含む半導性材料を含む任意の構造を意味するように定義される。用語「基板」は、上述した半導性基板を含む任意の支持構造を指すが、これに限定されない。
【0009】
分離領域12、14、及び16は、半導体材料18の領域20及び22によって互いから離間される。本発明の特定の態様においては、領域20及び22を「第1領域」と呼ぶことができる。
【0010】
分離領域12、14、及び16は、半導体材料18内で形成されたトレンチを備え、トレンチ内に誘電体材料24を含む。誘電体材料24は、任意の適した組成物又は組成物の組合せであることができる。特定の態様では、材料24は、窒化シリコンライナ上に配設された二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、又は、二酸化シリコンからなる。単結晶材料18内で形成されたトレンチは、任意の適した深さに形成されることができ、ある態様では分離領域はいわゆる浅いトレンチ分離領域に相当する。
【0011】
半導体材料18は、任意の適した半導体材料又は材料の組合せを含むことができる。特定の態様では、材料18は、単独の、又は、図1〜図3の処理段階で背景ドーパントを微量ドープされた単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなる。構造10は、ある態様では、図1〜図3の図示する処理段階において単結晶シリコンウェハのフラグメントに相当することができる。
【0012】
構造10は、図1〜図3の処理段階において上側表面26を有する。そのような上側表面は、誘電体材料24にわたって、また、半導体材料18にわたって実質的に同一平面上にあるように示され、材料18及び24は、図1〜図3の図示する態様では、共通の高さ方向レベルに最も上の表面を有すると考えられることができる。誘電体材料24の高さ方向レベルは、第1高さ方向レベルと呼ばれることができ、半導体材料18の高さ方向レベルは、第2高さ方向レベルと呼ばれることができる。理解されるように、本発明は、表面26が、誘電体材料24及び半導体材料18にわたって同一平面上にない(すなわち、第1高さ方向レベルと第2高さ方向レベルとが互いに同じでない)他の態様(図示せず)を包含する。そのような他の態様では、誘電体層24は、材料18の最も上の表面を越えて延びることができ、又は、最も上の表面より下で延びることができる。
【0013】
次に、図4〜図6を参照すると、誘電体材料24がトレンチ12、14、及び16内で凹まされた後の構造10が示される。誘電体材料24が、二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなる態様では、材料24を凹ますのに利用されるエッチングは、ウェットエッチングであることができる。たとえば、エッチングは、緩衝剤処理された酸化物エッチングであることができ、及び/又は、フッ化水素酸を利用することができる(特定の態様では、エッチングは希釈されたフッ化水素酸を利用する)。半導体材料18が本質的に単結晶シリコンからなり、誘電体材料24が本質的に二酸化シリコンからなる場合、材料24を凹ますのに利用されるエッチングは、好ましくは、シリコンに比べて二酸化シリコンについて選択性があるエッチングである(すなわち、シリコンより速いレートで二酸化シリコンを除去する、限定はしないが、シリコンに比べて二酸化シリコンについて100%の選択性があるエッチングを含むことができるエッチングである)。次に続く説明で明らかになるように、本発明のある態様では、誘電体材料24が凹まされる量は半導体材料ピラーの高さを決める。そのような態様では、エッチングは、誘電体材料を約500Å〜約1500Åだけ凹ますために行われることができ、たとえば、誘電体材料を約1000Å〜約1500Åだけ凹ますために行われることができる。
【0014】
先に説明したように、トレンチ12、14、及び16は、浅いトレンチ分離領域について利用された従来のトレンチに相当することができる。しかし、留意されるように、トレンチは、分離トレンチ内の絶縁体材料24の凹みを補償するために、浅いトレンチ分離領域について従来から利用されたトレンチより深くなるように形成されることもできる。ある態様では、トレンチは約2000Åより深く延びることができる。
【0015】
絶縁体材料24の凹みは、半導体材料18の高さ方向の高さ(いわゆる、第2高さ方向レベルと呼ばれる)に対して誘電体材料の高さ方向の高さ(いわゆる、第1高さ方向レベルと呼ばれる)を下げる。そのため、半導体材料18の最も上の表面の高さ方向レベルは、図4〜図6の処理段階において、誘電体材料24の最も上の表面の高さ方向レベルを超える。換言すれば、トレンチ12、14、及び16は、図4〜図6の処理段階において、誘電体材料24で部分的に充填されるだけである。トレンチ内の誘電体材料は、図4の平面図に見ることができるように、離間した行を形成する。図4の視点の上下方向は、縦方向として定義されることができ、図4の視点の横方向は、水平方向として定義されることができる。それに応じて、誘電体材料の行は、定義された縦方向に延びる。特定の態様では、行は、縦に延びる誘電体線と呼ばれることができる。そのような線は、半導体材料18の縦に延びるストリップ(たとえば、図4及び図5のストリップ20及び22)によって互いから分離される。
【0016】
次に図7〜図9を参照すると、半導体材料30が材料18上に形成され、誘電体材料23が半導体材料内で且つトレンチ12、14及び16の真上に形成される。誘電体材料23はパターニングされて線25、27及び29にされる。
【0017】
図示する構造は、基板18上で、かつ、トレンチ12、14、及び16上に半導体材料30を最初に設けることによって形成されることができる。その後、トレンチ12、14及び16内で、材料18を貫通して材料24まで、開口が形成されることができ、開口は誘電体材料23で充填されることができる。ある態様では、誘電体材料23は材料30内の開口をオーバフィルするように形成されることになり、その後、過剰の材料は平坦化によって除去されて、材料30ならびに線25、27及び29にわたって延びる、図示する平坦化された上側表面が形成されることになる。トレンチ内の誘電体材料24は行にあり、誘電体材料23は誘電体材料の行の高さ方向レベルを材料30の高さまで高める。
【0018】
誘電体材料23は、その材料を先に述べた第1誘電体材料24と区別するために、第2誘電体材料と呼ばれることができる。材料23は、任意の適した誘電体組成物又は組成物の組合せを含むことができる。ある態様では、材料23は組成的には材料24と同じであることができ、他の態様では、材料23は材料24と異なることができる。誘電体材料23は、たとえば、ドープされた、又は、未ドープの二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなることができる。
【0019】
材料30は任意の適した半導体材料を含むことができる。特定の態様では、材料30は、シリコンを含むか、本質的にシリコンからなるか、又は、シリコンからなる。シリコンは、アモルファス、多結晶又は単結晶の形態のうちの1つ又は複数の状態であることができる。たとえば、材料30は、単結晶材料18の露出表面からエピタキシャル成長した単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなることができる。あるいは、材料30は、たとえば、化学気相堆積及び/又は原子層堆積によって材料18上に堆積された多結晶シリコン及び/又はアモルファスシリコンを含むか、本質的に該多結晶シリコン及び/又はアモルファスシリコンからなるか、又は、該多結晶シリコン及び/又はアモルファスシリコンからなることができる。材料30は、その材料を第1半導体材料18と区別するために、第2半導体材料と呼ばれることができる。
【0020】
材料30は任意の適した厚さに形成されることができる。特定の態様では、材料30は約1000Å〜約3000Åの厚さに形成されることができ、ある態様では、1500Å以上の厚さに形成されることができる。
【0021】
半導体材料30は、図7〜図9の処理段階において、未ドープ状態であることができる。あるいは、半導体材料30は、その場でドープされるように形成されることができる。たとえば、特定の用途(以下で一層詳細に説明する)では、材料30は、最終的にパターニングされてトランジスタデバイスのソース/ドレイン領域及び/又はチャネル領域を備える、垂直に延びるペデスタル(すなわち、ピラー)にされる。そのような態様では、ピラーが更なるインプラント無しで内部に所望のドーピングを有するよう、材料30は適切にドープされるように形成されることができる。あるいは、材料30は、材料がパターニングされて垂直に延びるピラーにされた後に、さらなるインプラントが材料30内に設けられるように形成されることができる。
【0022】
材料30は、本発明の種々の態様において、多くの機能について利用されることができる。たとえば、材料30の目的は、トレンチ12、14及び16の間に最終的に形成されるピラーの垂直高さを増すことであり得る。そのようなことは、たとえば、ピラーを垂直に延びるチャネル領域として備えるトランジスタにおいて、チャネル形成の増加が望まれる場合に有利である。
【0023】
次に図10〜図12を参照すると、パターニングされた材料40は、半導体材料30及び誘電体線25、27及び29の上に形成される。材料40は、いわゆるハードマスク(すなわち、フォトレジスト以外の材料で形成されたマスク)に相当することができ、特定の態様では、窒化シリコンを含むか、本質的に窒化シリコンからなるか、又は、窒化シリコンからなる。
【0024】
材料40は任意の適した方法を利用して所望のマスクパターンに形成されることができる。特定の実施態様では、材料40は窒化シリコンであり、以下の複数ステップ方法を利用して所望のパターンに形成される。最初に、二酸化シリコンが材料30上に形成され、窒化物マスク材料40が、最終的に所望されるロケーションにおいて、二酸化シリコンを貫通するように、開口が形成される。その後、窒化シリコン層が二酸化シリコン上に且つ開口内に形成される。窒化シリコンはブランケットエッチングされるが、ブランケットエッチングは、二酸化シリコン上から窒化シリコンを除去しながら、二酸化シリコンを貫通して形成された開口内に窒化シリコンを残す。そのようなブランケットエッチングは、たとえば、化学機械研磨を含むことができる。その後、窒化シリコンに比べて二酸化シリコンについて選択性があるウェットエッチングによって、二酸化シリコンが除去される。残っている窒化シリコンは、所望のパターニングされたハードマスクの形態である。
【0025】
窒化シリコンを所望のパターニングされたハードマスクに形成する代替の方法は、窒化シリコン層を材料30上に堆積し、次に、フォトリソグラフィで処理されたフォトレジストを使用して窒化シリコンをパターニングすることである(すなわち、フォトリソグラフィでパターニングされたフォトレジストマスクを窒化シリコン上に形成し、窒化シリコンの適切なエッチングによってフォトレジストマスクから窒化シリコンへパターンを転写し、次に、フォトレジストマスクを除去する)。
【0026】
図示のパターニングされたマスクは、線65及び67、ならびに、離間したアイランド42、44、46、48、50、52、54、56、58、60、62及び64を備える。図10の平面図に見ることができるように、線65及び67は、誘電体線25、27及び29の方向に実質的に直角に延びる。誘電体線25、27及び29が線65及び67によって交差されるロケーションは、ロケーション69として図示される。
【0027】
アイランド42、44、46、48、50、52、54、56、58、60、62及び64は、縦に延びる列(アイランド42、50及び58によって構成される列など)及び水平に延びる行(アイランド50、52、54及び56によって構成される行など)を備えるアレイを形成する。アイランドの縦に延びる線(アイランド42、50及び58の縦に延びる線など)は「列」として記述され、アイランドの水平に延びる「行」と対比されるが、理解されるように、用語「行」は、任意の向きにある任意の線を指すために、アレイの概念以外で利用されることができる。そのため、縦に延びる線はまた、本発明のある態様では「行」と考えることができる。たとえば、図10〜図12の態様は、半導体材料30内で、アイランドの縦に延びる行(アイランド42、50及び58による縦に延びる行など)及び誘電体材料の縦に延びる行25、27及び29を備えると考えることができる。
【0028】
本発明の図示する態様では、水平に隣接するピラー(ピラー50及び52など)は、縦方向では互いに対して千鳥状ではない。対照的に、図22は、図10の処理段階であるが、マスキング材料の水平に隣接するアイランド40が、互いに対して縦方向に千鳥状に配置される態様による構造10を示す。図22の態様は、図10の態様に関して達成されることができるよりも、パターニング材料40を利用して形成される構造のパッキングを密にすることを可能にする点で、図22の態様は、図10の態様に比べて好ましい。たとえば、以下で説明されるように、マスキング材料40は、材料30及び18の一方又は両方からピラーを形成するのに利用されることができる。図22の態様は、ピラーが、図10の態様に比べてより密にパッキングされることを可能にする。図面を簡単にするために、誘電体線25、27、29は、図22には示されていず、線65及び67も示されないが、理解されるように、線25、27、29、65及び67に類似の構造は、通常、本発明の図22の態様に含まれる。
【0029】
図13〜図15を参照すると、マスキング材料40からのパターンは半導体材料18及び30内に転写されて、トレンチ分離領域(たとえば、領域20及び22)間の領域内にピラー70、72、74、76、78、80、82、84、86、88、90及び92が形成される。
【0030】
下にある材料内へのマスク40のパターンの転写は、線65及び67の下にある材料から線を形成する。そのため、マスキング材料40によって保護されない誘電体線25、27及び29の領域(図10〜図12)は除去され、線25、27及び29の唯一残っている部分は、線25、27及び29が線65及び67によって交差されるロケーション69にある。ロケーション69における線25、27及び29からの誘電体材料の部分は、線65及び67の下の材料を、材料30のセクション91、93、95、97、99、101、103及び105に分割するが、これらのセクションは、線25、27及び29から残っている誘電体材料の部分69によって互いから離間される。
【0031】
たとえば、反応性イオンエッチングを含む、任意の適したエッチングは、マスキング材料40からのパターンを下の材料内に転写させるのに利用されることができる。エッチングは、好ましくは、図示のように半導体材料30及び線25、27及び29を貫通し、半導体材料18に延びる。さらに、エッチングは、好ましくは、ピラー間の半導体材料18のレベルが、領域12、14及び16内の誘電体材料24の最も上の表面とほぼ同じ高さ方向レベルになるときに終了する。そのようなことは、たとえば、タイミングをとられたエッチング及び/又は材料24からの1つ又は複数のコンポーネントの端点の決定を利用して達成されることができる。
【0032】
ピラー70、72、74、76、78、80、82、84、86、88、90及び92は、図10及び22のハードマスキング材料40のアイランドについて先に説明したものと同じアレイパターンを有する。それに応じて、ピラーは、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されないように、又は、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されるように、形成されることができる。
【0033】
留意されるように、図示の実施の形態では、ピラーの縦に延びる行のそれぞれは、誘電体材料の単一の行だけ、ピラーの水平に隣接する行から離れている(たとえば、ピラーの縦に延びる行70、78及び86は、誘電体材料の単一の行12を含むギャップだけ、ピラーの隣接する縦に延びる行72、80及び88から離れている)。しかし、理解されるように、本発明は、ピラーの隣接する行が2つ以上の誘電体材料の行だけ互いから離間される他の態様(図示せず)を包括する。
【0034】
図示するピラーのそれぞれは、第1半導体材料18のセグメント上に第2半導体材料30のセグメントを備える。ピラーは、分離領域12、14及び16の間で縦に延びる材料18のストリップから上に延びる単結晶材料18のメサを備えると考えることができる。メサはピラーのベースを規定する。本発明の図示する態様では、ピラーのベースの最も下の部分は、分離領域12、14及び16内の誘電体材料24の最も上の部分とほぼ同じ高さ方向レベルにある。対照的に、ピラーのそれぞれは、材料30の最も上の部分によって規定された半導体材料の最も上の部分を有し、そのような最も上の部分は、図5の処理段階において、材料18の最も上の高さ方向レベルを超える(すなわち、図5の構造の、いわゆる第2高さ方向レベルを超える)。そのため、ピラーの最も上の半導体材料30は、ピラーの最も上の高さ方向レベルを規定し、その高さ方向レベルは、誘電体材料24及び半導体材料18の高さ方向レベルについて、図5を参照して説明したレベルを超える第3高さ方向レベルと呼ぶことができる。
【0035】
ピラーを形成するのに利用される図示するパターニングは、第2半導体材料30を貫通して第1半導体材料18内に延びるが、理解されるように、本発明は、ピラーが第2半導体材料30内に延びるだけであって第1半導体材料18まで延びない他の態様(図示せず)を包含する。
【0036】
次に図16〜図18を参照すると、ゲート誘電体140は、ピラー70、72、74、76、78、80、82、84、86、88、90及び92の側壁に沿って、材料30のセクション91、93、95、97、99、101、103及び105の側壁に沿って、また、ピラー間の半導体材料18の露出領域に沿って形成される。ゲート誘電体材料は、たとえば、二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、又は、二酸化シリコンからなることができる。ゲート誘電体材料は、半導体材料18及び30の露出表面を酸化させることによって、及び/又は、所望の誘電体材料を堆積させることによって形成されることができる。ゲート誘電体材料は、構造10の種々の誘電体材料に沿って形成されるように図示されていないが、理解されるように、本発明は、ゲート誘電体の誘電体材料が、構造10の種々の誘電体材料に沿うと共に、材料18及び30に沿って形成される他の実施の形態を包含する。
【0037】
ゲート線材料142はピラーの周りに形成されるように図示されている。ゲート線材料142は、線65及び67によって互いから分離する、水平に延びるストリップ144、146及び148内にある。ゲート線材料のストリップ144、146及び148はピラーの行に沿って延び、且つ、誘電体材料140によってピラーから分離されるワード線を形成する。ゲート線材料は、図示するように、ピラーを完全に囲むことができ、又は、他の態様(図示せず)では、ピラーの少なくとも一部を部分的に囲むだけでよい。
【0038】
パターニングされたゲートストリップ144、146及び148は任意の適した方法を利用して形成されることができる。特定の態様では、ストリップは、ゲート線材料を構造10の全体にわたって堆積させ、その後、平坦化を利用して(たとえば、化学的機械的研磨)、マスキング材料40の上からゲート線材料を除去することによって形成される。
【0039】
ゲート線材料142は任意の適した組成物又は組成物の組合せを含むことができる。特定の態様では、材料142は、導電性を持つようにドープされたシリコンを含むか、本質的に該シリコンからなるか、又は、該シリコンからなる。ある態様では、材料142は、単独で、又は、導電性を持つようにドープされたシリコンと組み合わされて、金属及び/又は金属化合物を含むことができる。
【0040】
ゲート線材料142は任意の適した厚さに形成されることができるが、好ましくは、半導体材料30の高さ方向の厚さに部分的に重なるだけの厚さに形成される。例示的な用途では、ゲート線材料142は少なくとも約500Åの厚さを有し、ある用途では1000Åより大きな厚さを有することができる。
【0041】
図17及び図18の断面は、ソース/ドレイン領域150、151及び153が材料30内に形成されていることを示している。ピラー内のソース/ドレイン領域は150と表示され、第1ソース/ドレイン領域と呼ばれることができる。セクション97及び95(図18)のソース/ドレイン領域は151及び153と表示され、その領域をピラー内のソース/ドレイン領域と区別するために、第2ソース/ドレイン領域と呼ばれることができる。ソース/ドレイン領域は、導電性増強ドーパントの任意の適したインプラントによって形成されることができ、ゲート線材料142に高さ方向において重なるように形成される。
【0042】
ピラーの上部にあるソース/ドレイン領域150は、チャネル領域を介してセクション91、93、95、97、99、101、103及び105内のソース/ドレイン領域(図18のソース/ドレイン領域151及び153など)とゲート制御接続される。そのようなチャネル領域は、ピラー及びセクション内で拡がり、ピラーとセクションを相互接続する基板18の所定の部分内にも延びる。チャネル領域は、任意の適した処理段階でドーピングされることができ、たとえば、半導体材料18及び30の一方又は両方の形成中にその場でドーピングされることができる。ゲート線142、ソース/ドレイン領域150、及び、セクション91、93、95、97、99、101、103及び105内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)は、一緒になって複数の電界効果トランジスタ構造を形成する。
【0043】
次に図19〜図21を参照すると、マスキング材料40(図16〜18)が除去され、その後、絶縁材料154が構造の上側表面上に形成される。絶縁材料154は任意の適した組成物又は組成物の組合せを含むことができ、ある態様では、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数を含むか、本質的に窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数からなるか、又は、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数からなる。
【0044】
材料154は、ソース/ドレイン領域150を露出させるために、材料154を貫通して延びる開口156を有し、ピラー間のセクション内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)まで延びる他の開口(図示せず)を有することができる。ソース/ドレイン領域150は、開口156内で延びるインターコネクト(図示せず)を介しててコンデンサ構造160(図20及び21において、ボックスによって図式に示される)に電気接続されることができる。同様に、ピラー間のセクション内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)は、適切なインターコネクトを介してビット線162に接続されることができる。そのため、ピラー内にチャネルを備えるトランジスタデバイスは、DRAM構造に組み込まれることができる。構造は多くの集積化レベルで形成されることができ、ある態様では、たとえば、4F2、6F2又は8F2DRAMセルアレイに組み込まれることができる。本発明の他の態様(図示せず)においては、図19〜図21のトランジスタ構造は、DRAMデバイスに組み込まれること以外に、又は、それに加えて、他のタイプのメモリデバイスに組み込まれることができる。たとえば、このトランジスタ構造をSRAMデバイスに組み込むことができる。
【0045】
本発明の別の態様を図23〜図25を参照して述べる。そのような態様を参照するときに、適切である場合、図1〜図21を述べるときに使用されたのと同じ番号付けが使用される。
【0046】
最初に図23を参照すると、図3の処理段階にある構造10が示される。そのため、構造10は先に述べた半導体結晶材料18を備え、さらに、半導体材料18内で延びる分離領域12、14及び16を備える。構造はまた、分離領域間に延びる領域20及び22を備え、分離領域にわたり、半導体材料18の最も上の表面にわたっても延びる平坦化された上側表面26を備えるように図示されている。留意されるように、上側表面26は、本発明の他の態様(図示せず)では、非平坦であることができ、特に、領域12、14及び16の表面は、他の態様では、材料18の表面を越えることができる。
【0047】
次に図24を参照すると、半導体材料200は、単結晶材料18の最も上の表面の上に直接にエピタキシャル成長される。ある態様では、エピタキシャル成長した材料200は、単結晶シリコンを含むか、本質的に単結晶シリコンからなるか、又は、単結晶シリコンからなることができる。結晶材料200は、誘電体材料24の表面から出てくる欠陥領域202を備える。欠陥領域は、たとえば、単結晶材料18の表面から起こるエピタキシャル成長によってもたらされ得るが、誘電体材料24の表面からはもたらされない。
【0048】
材料200の厚さ及び該材料を成長させるのに利用される条件は、欠陥領域202が、誘電体領域12、14及び16の間の領域(たとえば、先に述べた領域20及び22)にわたって部分的にのみ延びるように調整されることができる。それに応じて、誘電体領域12、14及び16の間に半導体材料200の欠陥の無い領域が存在することになる。ある態様では、欠陥の無い領域が不要なほど狭いような厚さまで材料200が成長される場合、材料200は平坦化され、もとのように、欠陥領域の側方厚さを減らし、したがって、欠陥の無い領域の側方厚さを増やすことができる。例示的な態様では、材料200は約100ナノメートル〜約300ナノメートルの厚さに成長し、領域12、14及び16は約100ナノメートルだけ互いから離間される。
【0049】
パターニングされたマスキング材料40は欠陥の無い領域上に形成され、その後、パターンが材料40から下の半導体材料200に転写され、材料200の欠陥の無い領域を備えるピラー204、206、208及び210(図25に示される)が形成される。そのようなピラーは、次に、図13〜図21を参照して先に説明した処理において利用され、垂直に延びるチャネル領域を有するトランジスタデバイスを形成することができる。
【0050】
図23〜図25の処理と図4〜図9の処理との顕著な差は、第2半導体材料(図7〜図9の30)が、誘電体材料24の最も上のレベルが半導体材料18の最も上のレベルより低い状態で図4〜図9の処理において形成されるが、第2半導体材料(図24の200)は誘電体材料24の最も上のレベルが材料18の最も上のレベルと同一平面上にある状態で図24の処理において形成されることである。
【0051】
本発明の別の態様を図26及び図27を参照して述べる。図26及び図27を参照すると、適切である場合、図1〜図21を述べるときに使用されたのと同じ番号付けが使用される。
【0052】
最初に図26を参照すると、構造220は、図2の処理段階に続く処理段階にあるように図示されている。構造220は先に述べた構造10と同じであるが、図26の構造の分離領域12、14及び16は図2の構造の分離領域よりずっと深い。
【0053】
半導体材料18及び誘電体材料24は、同一平面上の最も上の表面26を共有しているように図示されている。しかし、理解されるように、材料24は、本発明のある態様(図示せず)では、図26の処理段階において、半導体材料18の上側表面を越える上側表面を有する。パターニングされたマスキング材料40は、領域12、14及び16の間の半導体材料18の領域上に形成される。
【0054】
図27を参照すると、ピラーは、パターニングされたマスク40からのパターンを材料18内に転写することによって半導体材料18内にエッチングされる。そのようなことは、たとえば、適したドライエッチングによって達成されることができる。個々のピラーは、222、224、226及び228で表わされる。図26及び図27の実施の形態は、ピラーが、ピラーと誘電体材料24との間で延びる図示する側桁230を有することができる点で、本開示において先に述べた他の実施の形態と比べて好ましくない(側桁は、プログレーデドエッチング又はレトログレーデドエッチングから生じ得る)。ある態様では、そのような側桁は適切なエッチングによって除去されることができる。ピラー222、224、226及び228は、次に、図13〜図21を参照して先に述べた処理を受け、垂直に延びるチャネル領域を備えるトランジスタデバイスにピラーが組み込まれることができる。ある態様では、誘電体領域12、14及び16は、誘電体領域が、ピラーの最も上の表面とほぼ同一の広がりを持った最も上の表面を有するように残されることができる。他の態様では、誘電体領域は、適した処理を受けて、誘電体領域の最も上の表面の高さ方向レベルをピラーの高さ方向レベルより低くなるまで減らすことができる。
【0055】
図27のピラーは、第1単結晶シリコン材料18のメサを備えると考えることができる。図27の態様では、ピラーの半導体材料はほぼ完全にメサの単結晶半導体材料18である。換言すれば、ピラーの半導体材料は、本質的に単結晶半導体材料のメサからなるか、又は、単結晶半導体材料のメサからなる。これは、ピラーが半導体材料の2つのセグメントを備え、最も下のセグメントが第1半導体材料のメサであり、最も上のセグメントが第2半導体材料である、図1〜図21の態様と対照的である。
【0056】
上述した本発明の態様は、いくつかの利点を有することができる。たとえば、本発明の例示的な方法は、さらに新しい工具を用いることなく従来のプロセスに組み込まれることができる。同様に、本発明の例示的な方法は、エピタキシャル半導体成長を用いて行うことができ、又は、用いずに行うことができる。本発明の例示的な態様は、コストが低く、半導体作製に組み込むのに簡単であり、従来のプロセスと比べてマスキングステップの数を減らすことができ、少なくとも増やすことはない。一般に、本発明の例示的な態様は所定の用途から、より高い集積化レベルを有する将来の用途のために縮小可能である。
【0057】
図28は、一般に、本発明の態様によるコンピュータシステム400の実施の形態を例として示すが、これに限られるものではない。コンピュータシステム400は、モニタ401又は他の通信出力デバイスと、キーボード402又は他の通信入力デバイスと、マザーボード404とを含む。マザーボード404は、マイクロプロセッサ406又は他のデータ処理ユニットと少なくとも1つのメモリデバイス408とを搭載することができる。メモリデバイス408は上述した本発明の種々の態様を備えることができる。メモリデバイス408はメモリセルのアレイを備えることができ、そのようなアレイは、アレイ内の個々のメモリセルにアクセスするためのアドレス指定用回路に結合することができる。さらに、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路に結合されることができる。アドレス指定及び読み出し回路は、メモリデバイス408とプロセッサ406との間で情報を伝達するのに使用されることができる。そのようなことは、図29に示すマザーボード404のブロック図で示される。そのようなブロック図において、アドレス指定用回路は410として示され、読み出し回路は412として示される。プロセッサ406を含む、コンピュータシステム400の種々のコンポーネントは、本開示で先に述べたメモリ構造の1つ又は複数を備えることができる。
【0058】
プロセッサデバイス406はプロセッサモジュールに対応することができ、モジュールと共に利用される関連するメモリは本発明の教示を含むことができる。
メモリデバイス408はメモリモジュールに対応することができる。たとえば、シングルインラインメモリモジュール(SIMM)及びデュアルインラインメモリモジュール(DIMM)は、本発明の教示を利用する実施態様において使用され得る。メモリデバイスは、デバイスのメモリセルから読み出し、メモリセルに書き込む異なる方法を提供する種々のデザインのうちの任意のデザインに組み込まれることができる。1つのそのような方法はページモード動作である。DRMにおけるページモード動作は、メモリセルアレイのある行をアクセスし、アレイの異なる列をランダムにアクセスする方法によって定義される。行と列の交差部に格納されたデータは、その列がアクセスされている間に読み出され、出力される。
【0059】
代替のタイプのデバイスは、メモリアレイアドレスに格納されたデータが、アドレス指定された列が閉じた後に出力として利用可能になる拡張データ出力(EDO)メモリである。このメモリは、メモリ出力データが、メモリバス上で利用可能な時間を減少させることなく、より短いアクセス信号を可能にすることによって、一部の通信速度を上げることができる。他の代替のタイプのデバイスは、SDRAM、DDR SDRAM、SLDRAM、VRAM及びダイレクトRDRAM、ならびに、SRAM又はフラッシュメモリなどの他のメモリを含む。メモリデバイス408は、本発明の1つ又は複数の態様によって形成されたメモリを備えることができる。
【0060】
図30は、本発明の例示的な電子システム700の種々の実施の形態の高レベル編成の簡易ブロック図を示す。システム700は、たとえば、コンピュータシステム、プロセスコントロールシステム、又は、プロセッサと関連するメモリを使用する任意の他のシステムに対応することができる。電子システム700は、プロセッサ又は算術/論理ユニット(ALU)702、制御ユニット704、メモリデバイスユニット706、及び入力/出力(I/O)デバイス708を含む機能要素を有する。一般に、電子システム700は、プロセッサ702によってデータに関して実施される動作、ならびに、プロセッサ702、メモリデバイスユニット706、及びI/Oデバイス708の間での他の相互作用を指定する固有の命令セットを有する。制御ユニット704は、命令が、メモリデバイス706からフェッチされ、実行されるようにさせる命令セットを通して連続して循環することによって、プロセッサ702、メモリデバイス706、及びI/Oデバイス708の全ての動作を協調させる。種々の実施の形態において、メモリデバイス706は、ランダムアクセスメモリ(RAM)デバイス、読み出し専用メモリ(ROM)デバイス、フロッピーディスクドライブ及びコンパクトディスクCD−ROMドライブなどの周辺デバイスを含むが、それに限定されない。当業者は理解するように、本開示を読み理解することによって、図示する電気コンポーネントが本開示で先に説明されたメモリ構造を含むように作製されることができる。
【0061】
図31は、例示的な電子システム800の種々の実施の形態の高レベル編成の簡易ブロック図である。システム800は、メモリセルのアレイ804、アドレスデコーダ806、行アクセス回路808、列アクセス回路810、動作を制御するための読み出し/書き込み制御回路812、及び入力/出力回路814を有するメモリデバイス802を含む。メモリデバイス802は、さらに、電力回路816、及び、メモリセルが、低閾値伝導状態にあるか、又は、高閾値非伝導状態にあるかを判定するための電流センサなどのセンサ820を含む。図示する電力回路816は、電源回路880、基準電圧を提供するための回路882、第1ワード線にパルスを提供するための回路884、第2ワード線にパルスを提供するための回路886、及びビット線にパルスを提供するための回路888を含む。システム800はまた、プロセッサ822又はメモリアクセス用のメモリコントローラを含む。
【0062】
メモリデバイス802は、配線すなわち金属線を通じてプロセッサ822から制御信号824を受け取る。メモリデバイス802は、I/O線を介してアクセスされるデータを格納するのに使用される。当業者によって理解されるように、さらなる回路及び制御信号を提供することができ、メモリデバイス802は、本発明に的を絞るのを助けるために簡略化されている。プロセッサ822又はメモリデバイス802の少なくとも一方は、本開示で先に述べたタイプのメモリ構造を含むことができる。
【0063】
本開示の示される種々のシステムは、本発明の回路及び構造について、種々の用途を全体に理解させることを可能にすることを意図され、本発明の態様によるメモリセルを使用した電子システムの全ての要素及び特徴についての完全な説明の役を果たすことを意図しない。当業者は理解するように、プロセッサとメモリデバイスとの間の通信時間を低減するために、種々の電子システムが、単一パッケージ処理ユニット内で、又は、さらに単一半導体チップ上で作製されることができる。
【0064】
メモリセルの用途は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュールで使用するための電子システムを含むことができ、多層モジュール、マルチチップモジュールを含んでもよい。そのような回路は、さらに、クロック、テレビジョン、セルフォン、パーソナルコンピュータ、自動車、工業用制御システム、航空機などのような種々の電子システムのサブコンポーネントであることができる。
【図面の簡単な説明】
【0065】
【図1】本発明の例示的な態様の予備処理状態にある半導体構造の部分平面図である。
【図2】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図1の線2−2に沿い、また、図3の線2−2に沿った側断面図である。
【図3】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図1の線3−3に沿い、また、図2の線3−3に沿った側断面図である。
【図4】図1〜図3の処理段階に続く処理段階において示される図1の部分図である。
【図5】図1〜図3の処理段階に続く処理段階において示される図2の断面図であり、図4の線5−5に沿い、また、図6の線5−5に沿った断面図である。
【図6】図1〜図3の処理段階に続く処理段階において示される図3の断面図であり、図4の線6−6に沿い、また、図5の線6−6に沿った断面図である。
【図7】図4〜図6の処理段階に続く処理段階において示される図1の部分図である。
【図8】図4〜図6の処理段階に続く処理段階において示される図2の断面図であり、図7の線8−8に沿い、また、図9の線8−8に沿った断面図である。
【図9】図4〜図6の処理段階に続く処理段階において示される図3の断面図であり、図7の線9−9に沿い、また、図8の線9−9に沿った断面図である。
【図10】図7〜図9の処理段階に続く処理段階において示される図1の部分図である。
【図11】図7〜図9の処理段階に続く処理段階において示される図2の断面図であり、図10の線11−11に沿い、また、図12の線11−11に沿った断面図である。
【図12】図7〜図9の処理段階に続く処理段階において示される図3の断面図であり、図10の線12−12に沿い、また、図11の線12−12に沿った断面図である。
【図13】図10〜図12の処理段階に続く処理段階において示される図1の部分図である。
【図14】図10〜図12の処理段階に続く処理段階において示される図2の断面図であり、図13の線14−14に沿い、また、図15の線14−14に沿った断面図である。
【図15】図10〜図12の処理段階に続く処理段階において示される図3の断面図であり、図10の線15−15に沿い、また、図14の線15−15に沿った断面図である。
【図16】図13〜図15の処理段階に続く処理段階において示される図1の部分図である。
【図17】図13〜図15の処理段階に続く処理段階において示される図2の断面図であり、図16の線17−17に沿い、また、図18の線17−17に沿った断面図である。
【図18】図13〜図15の処理段階に続く処理段階において示される図3の断面図であり、図16の線18−18に沿い、また、図17の線18−18に沿った断面図である。
【図19】図16〜図18の処理段階に続く処理段階において示される図1の部分図である。
【図20】図16〜図18の処理段階に続く処理段階において示される図2の断面図であり、図19の線20−20に沿い、また、図21の線20−20に沿った断面図である。
【図21】図16〜図18の処理段階に続く処理段階において示される図3の断面図であり、図19の線21−21沿い、また、図20の線21−21に沿った断面図である。
【図22】図10を参照して先に述べた実施の形態に対する代替の実施の形態における、図10の処理段階において示される図1の部分図である。
【図23】本発明の別の例示的な態様の予備処理段階として示される図2の部分図である。
【図24】図23の処理段階に続く処理段階において示される図23のウェハの部分図である。
【図25】図24の処理段階に続く処理段階において示される図23のウェハの部分図である。
【図26】本発明の更に別の態様による、図2の処理段階に続く処理段階において示される図2のウェハの部分図である。
【図27】図26の処理段階に続く処理段階において示される図26のウェハの部分図である。
【図28】本発明の例示的な用途を示すコンピュータの線図である。
【図29】図28のコンピュータのマザーボードの特定の特徴を示すブロック図である。
【図30】本発明の例示的な態様による電子システムの高レベルブロック図である。
【図31】本発明の態様による例示的なメモリデバイスの簡易ブロック図である。
【技術分野】
【0001】
本発明は、半導体構造及び半導体構造を形成する方法に関する。特定の態様では、本発明は、垂直に延びるチャネル領域を有するトランジスタデバイスを形成する方法、及びそのようなデバイスを備える構造に関する。
【0002】
発明の背景
トランジスタデバイスは多くの半導体アセンブリで利用される。トランジスタデバイスは、たとえば、ダイナミックランダムアクセスメモリ(DRAM)構造及びスタティックランダムアクセスメモリ(SRAM)構造などの、メモリ回路に利用されることができる。半導体デバイス処理の継続する目標は、集積の規模を増し、処理を簡単にし、コストを低減することである。そのような継続する目標のうちの1つ又は複数に向かって前進する、トランジスタ構造を形成する新しい方法を生み出すことが望まれる。
【0003】
本明細書に述べられる発明の態様は、トランジシタデバイスを形成するのに特に役立ち得る。しかし、理解されるように、本発明は、そのような用途に対して主に述べられるが、当業者によって認識されるように、本発明は、他の半導体作製用途で利用されることもできる。
【0004】
発明の概要
一態様において、本発明は半導体構造を形成する方法に関する。半導体基板が設けられる。基板は、単結晶半導体材料内に延びる複数のトレンチ分離領域を含む。分離領域は、単結晶半導体材料を含む第1領域によって互いから離間される。単結晶半導体材料は、第1領域内でパターニングされて複数のピラーにされる。後続の処理において、ピラーは、トランジスタデバイス内に組み込まれることができる。そのような用途では、ピラーは、トランジスタデバイスの垂直に延びるチャネル領域を備えることができる。
【0005】
一態様において、本発明は半導体構造を形成する別の方法を含む。半導体基板が設けられる。基板は、第1半導体材料内で延びるトレンチの行を備える。行は、第1半導体材料を含む第1領域によって互いから離間される。トレンチは誘電体材料で部分的に充填されるだけであり、トレンチ内の誘電体材料は離間された行を形成する。第2半導体材料が半導体基板上に形成される。第2半導体材料はトレンチの行の間で第1領域にわたって延びる。第1及び第2半導体材料はパターニングされて複数のピラーにされる。個々のピラーは、第1半導体材料のセグメント上に第2半導体材料のセグメントを備える。ピラーは行に沿って延び、ピラーの行の少なくとも一部は、誘電体材料の行の1つ又は複数を備える第2領域によって互いから離間される。
【0006】
一態様において、本発明は半導体構造を形成する別の方法を包含する。半導体基板が設けられる。基板は、第1半導体材料内で延びる複数のトレンチを含む。第1半導体材料は、最も上の表面を第1高さ方向レベルに有する。トレンチは、第1半導体材料を含む第1領域によって互いから離間される。トレンチは第1誘電体材料で充填される。第1誘電体材料のレベルは、トレンチ内で誘電体材料線を形成するために下げられる。誘電体材料線は、第1高さ方向レベルより低い第2高さ方向レベルに最も上の表面を有する。第1誘電体材料のレベルを下げた後に、第2半導体材料が半導体基板上に形成される。第2半導体材料は誘電体材料線の上に延び、第1領域にわたっても延びる。開口が第2半導体材料を貫通して誘電体材料線まで形成され、第2誘電体材料で充填される。第1及び第2半導体材料は、その後、第1領域内でパターニングされて複数のピラーにされる。個々のピラーは、第1半導体材料のセグメント上に第2半導体材料のセグメントを備える。ピラーは、最も上の表面を、第1高さ方向レベルを超す第3高さ方向レベルに有する。
【0007】
本発明の好ましい実施の形態を、以下の添付図面を参照して以下に述べる。
好ましい実施の形態の詳細な説明
本発明は、垂直に延びるピラーを含む半導体構造、及び、そのような構造を形成する方法に関する。特定の態様では、ピラーは、垂直包囲ゲート電界効果トランジスタに組み込まれることができる。そのようなトランジスタは、たとえば、高密度DRAMアレイ及び/又はSRAMアレイなどの高密度メモリアレイに組み込まれることができる。本発明の例示的な態様は、図1〜図21を参照して述べられる。
【0008】
最初に図1〜図3を参照すると、予備処理段階にある半導体構造10が示される。構造10は半導体基板を備え、半導体基板は、単結晶半導体材料18内で延びる複数のトレンチ分離領域12、14、及び16を含む。請求項の解釈を補助するために、用語「半導電性基板」及び「半導体基板」は、限定はしないが、(単独の、又は、他の材料を含むアセンブリの)半導性ウェハなどのバルク半導性材料、及び、(単独の、又は、他の材料を含むアセンブリの)半導性材料層を含む半導性材料を含む任意の構造を意味するように定義される。用語「基板」は、上述した半導性基板を含む任意の支持構造を指すが、これに限定されない。
【0009】
分離領域12、14、及び16は、半導体材料18の領域20及び22によって互いから離間される。本発明の特定の態様においては、領域20及び22を「第1領域」と呼ぶことができる。
【0010】
分離領域12、14、及び16は、半導体材料18内で形成されたトレンチを備え、トレンチ内に誘電体材料24を含む。誘電体材料24は、任意の適した組成物又は組成物の組合せであることができる。特定の態様では、材料24は、窒化シリコンライナ上に配設された二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、又は、二酸化シリコンからなる。単結晶材料18内で形成されたトレンチは、任意の適した深さに形成されることができ、ある態様では分離領域はいわゆる浅いトレンチ分離領域に相当する。
【0011】
半導体材料18は、任意の適した半導体材料又は材料の組合せを含むことができる。特定の態様では、材料18は、単独の、又は、図1〜図3の処理段階で背景ドーパントを微量ドープされた単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなる。構造10は、ある態様では、図1〜図3の図示する処理段階において単結晶シリコンウェハのフラグメントに相当することができる。
【0012】
構造10は、図1〜図3の処理段階において上側表面26を有する。そのような上側表面は、誘電体材料24にわたって、また、半導体材料18にわたって実質的に同一平面上にあるように示され、材料18及び24は、図1〜図3の図示する態様では、共通の高さ方向レベルに最も上の表面を有すると考えられることができる。誘電体材料24の高さ方向レベルは、第1高さ方向レベルと呼ばれることができ、半導体材料18の高さ方向レベルは、第2高さ方向レベルと呼ばれることができる。理解されるように、本発明は、表面26が、誘電体材料24及び半導体材料18にわたって同一平面上にない(すなわち、第1高さ方向レベルと第2高さ方向レベルとが互いに同じでない)他の態様(図示せず)を包含する。そのような他の態様では、誘電体層24は、材料18の最も上の表面を越えて延びることができ、又は、最も上の表面より下で延びることができる。
【0013】
次に、図4〜図6を参照すると、誘電体材料24がトレンチ12、14、及び16内で凹まされた後の構造10が示される。誘電体材料24が、二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなる態様では、材料24を凹ますのに利用されるエッチングは、ウェットエッチングであることができる。たとえば、エッチングは、緩衝剤処理された酸化物エッチングであることができ、及び/又は、フッ化水素酸を利用することができる(特定の態様では、エッチングは希釈されたフッ化水素酸を利用する)。半導体材料18が本質的に単結晶シリコンからなり、誘電体材料24が本質的に二酸化シリコンからなる場合、材料24を凹ますのに利用されるエッチングは、好ましくは、シリコンに比べて二酸化シリコンについて選択性があるエッチングである(すなわち、シリコンより速いレートで二酸化シリコンを除去する、限定はしないが、シリコンに比べて二酸化シリコンについて100%の選択性があるエッチングを含むことができるエッチングである)。次に続く説明で明らかになるように、本発明のある態様では、誘電体材料24が凹まされる量は半導体材料ピラーの高さを決める。そのような態様では、エッチングは、誘電体材料を約500Å〜約1500Åだけ凹ますために行われることができ、たとえば、誘電体材料を約1000Å〜約1500Åだけ凹ますために行われることができる。
【0014】
先に説明したように、トレンチ12、14、及び16は、浅いトレンチ分離領域について利用された従来のトレンチに相当することができる。しかし、留意されるように、トレンチは、分離トレンチ内の絶縁体材料24の凹みを補償するために、浅いトレンチ分離領域について従来から利用されたトレンチより深くなるように形成されることもできる。ある態様では、トレンチは約2000Åより深く延びることができる。
【0015】
絶縁体材料24の凹みは、半導体材料18の高さ方向の高さ(いわゆる、第2高さ方向レベルと呼ばれる)に対して誘電体材料の高さ方向の高さ(いわゆる、第1高さ方向レベルと呼ばれる)を下げる。そのため、半導体材料18の最も上の表面の高さ方向レベルは、図4〜図6の処理段階において、誘電体材料24の最も上の表面の高さ方向レベルを超える。換言すれば、トレンチ12、14、及び16は、図4〜図6の処理段階において、誘電体材料24で部分的に充填されるだけである。トレンチ内の誘電体材料は、図4の平面図に見ることができるように、離間した行を形成する。図4の視点の上下方向は、縦方向として定義されることができ、図4の視点の横方向は、水平方向として定義されることができる。それに応じて、誘電体材料の行は、定義された縦方向に延びる。特定の態様では、行は、縦に延びる誘電体線と呼ばれることができる。そのような線は、半導体材料18の縦に延びるストリップ(たとえば、図4及び図5のストリップ20及び22)によって互いから分離される。
【0016】
次に図7〜図9を参照すると、半導体材料30が材料18上に形成され、誘電体材料23が半導体材料内で且つトレンチ12、14及び16の真上に形成される。誘電体材料23はパターニングされて線25、27及び29にされる。
【0017】
図示する構造は、基板18上で、かつ、トレンチ12、14、及び16上に半導体材料30を最初に設けることによって形成されることができる。その後、トレンチ12、14及び16内で、材料18を貫通して材料24まで、開口が形成されることができ、開口は誘電体材料23で充填されることができる。ある態様では、誘電体材料23は材料30内の開口をオーバフィルするように形成されることになり、その後、過剰の材料は平坦化によって除去されて、材料30ならびに線25、27及び29にわたって延びる、図示する平坦化された上側表面が形成されることになる。トレンチ内の誘電体材料24は行にあり、誘電体材料23は誘電体材料の行の高さ方向レベルを材料30の高さまで高める。
【0018】
誘電体材料23は、その材料を先に述べた第1誘電体材料24と区別するために、第2誘電体材料と呼ばれることができる。材料23は、任意の適した誘電体組成物又は組成物の組合せを含むことができる。ある態様では、材料23は組成的には材料24と同じであることができ、他の態様では、材料23は材料24と異なることができる。誘電体材料23は、たとえば、ドープされた、又は、未ドープの二酸化シリコンを含むか、本質的に該二酸化シリコンからなるか、又は、該二酸化シリコンからなることができる。
【0019】
材料30は任意の適した半導体材料を含むことができる。特定の態様では、材料30は、シリコンを含むか、本質的にシリコンからなるか、又は、シリコンからなる。シリコンは、アモルファス、多結晶又は単結晶の形態のうちの1つ又は複数の状態であることができる。たとえば、材料30は、単結晶材料18の露出表面からエピタキシャル成長した単結晶シリコンを含むか、本質的に該単結晶シリコンからなるか、又は、該単結晶シリコンからなることができる。あるいは、材料30は、たとえば、化学気相堆積及び/又は原子層堆積によって材料18上に堆積された多結晶シリコン及び/又はアモルファスシリコンを含むか、本質的に該多結晶シリコン及び/又はアモルファスシリコンからなるか、又は、該多結晶シリコン及び/又はアモルファスシリコンからなることができる。材料30は、その材料を第1半導体材料18と区別するために、第2半導体材料と呼ばれることができる。
【0020】
材料30は任意の適した厚さに形成されることができる。特定の態様では、材料30は約1000Å〜約3000Åの厚さに形成されることができ、ある態様では、1500Å以上の厚さに形成されることができる。
【0021】
半導体材料30は、図7〜図9の処理段階において、未ドープ状態であることができる。あるいは、半導体材料30は、その場でドープされるように形成されることができる。たとえば、特定の用途(以下で一層詳細に説明する)では、材料30は、最終的にパターニングされてトランジスタデバイスのソース/ドレイン領域及び/又はチャネル領域を備える、垂直に延びるペデスタル(すなわち、ピラー)にされる。そのような態様では、ピラーが更なるインプラント無しで内部に所望のドーピングを有するよう、材料30は適切にドープされるように形成されることができる。あるいは、材料30は、材料がパターニングされて垂直に延びるピラーにされた後に、さらなるインプラントが材料30内に設けられるように形成されることができる。
【0022】
材料30は、本発明の種々の態様において、多くの機能について利用されることができる。たとえば、材料30の目的は、トレンチ12、14及び16の間に最終的に形成されるピラーの垂直高さを増すことであり得る。そのようなことは、たとえば、ピラーを垂直に延びるチャネル領域として備えるトランジスタにおいて、チャネル形成の増加が望まれる場合に有利である。
【0023】
次に図10〜図12を参照すると、パターニングされた材料40は、半導体材料30及び誘電体線25、27及び29の上に形成される。材料40は、いわゆるハードマスク(すなわち、フォトレジスト以外の材料で形成されたマスク)に相当することができ、特定の態様では、窒化シリコンを含むか、本質的に窒化シリコンからなるか、又は、窒化シリコンからなる。
【0024】
材料40は任意の適した方法を利用して所望のマスクパターンに形成されることができる。特定の実施態様では、材料40は窒化シリコンであり、以下の複数ステップ方法を利用して所望のパターンに形成される。最初に、二酸化シリコンが材料30上に形成され、窒化物マスク材料40が、最終的に所望されるロケーションにおいて、二酸化シリコンを貫通するように、開口が形成される。その後、窒化シリコン層が二酸化シリコン上に且つ開口内に形成される。窒化シリコンはブランケットエッチングされるが、ブランケットエッチングは、二酸化シリコン上から窒化シリコンを除去しながら、二酸化シリコンを貫通して形成された開口内に窒化シリコンを残す。そのようなブランケットエッチングは、たとえば、化学機械研磨を含むことができる。その後、窒化シリコンに比べて二酸化シリコンについて選択性があるウェットエッチングによって、二酸化シリコンが除去される。残っている窒化シリコンは、所望のパターニングされたハードマスクの形態である。
【0025】
窒化シリコンを所望のパターニングされたハードマスクに形成する代替の方法は、窒化シリコン層を材料30上に堆積し、次に、フォトリソグラフィで処理されたフォトレジストを使用して窒化シリコンをパターニングすることである(すなわち、フォトリソグラフィでパターニングされたフォトレジストマスクを窒化シリコン上に形成し、窒化シリコンの適切なエッチングによってフォトレジストマスクから窒化シリコンへパターンを転写し、次に、フォトレジストマスクを除去する)。
【0026】
図示のパターニングされたマスクは、線65及び67、ならびに、離間したアイランド42、44、46、48、50、52、54、56、58、60、62及び64を備える。図10の平面図に見ることができるように、線65及び67は、誘電体線25、27及び29の方向に実質的に直角に延びる。誘電体線25、27及び29が線65及び67によって交差されるロケーションは、ロケーション69として図示される。
【0027】
アイランド42、44、46、48、50、52、54、56、58、60、62及び64は、縦に延びる列(アイランド42、50及び58によって構成される列など)及び水平に延びる行(アイランド50、52、54及び56によって構成される行など)を備えるアレイを形成する。アイランドの縦に延びる線(アイランド42、50及び58の縦に延びる線など)は「列」として記述され、アイランドの水平に延びる「行」と対比されるが、理解されるように、用語「行」は、任意の向きにある任意の線を指すために、アレイの概念以外で利用されることができる。そのため、縦に延びる線はまた、本発明のある態様では「行」と考えることができる。たとえば、図10〜図12の態様は、半導体材料30内で、アイランドの縦に延びる行(アイランド42、50及び58による縦に延びる行など)及び誘電体材料の縦に延びる行25、27及び29を備えると考えることができる。
【0028】
本発明の図示する態様では、水平に隣接するピラー(ピラー50及び52など)は、縦方向では互いに対して千鳥状ではない。対照的に、図22は、図10の処理段階であるが、マスキング材料の水平に隣接するアイランド40が、互いに対して縦方向に千鳥状に配置される態様による構造10を示す。図22の態様は、図10の態様に関して達成されることができるよりも、パターニング材料40を利用して形成される構造のパッキングを密にすることを可能にする点で、図22の態様は、図10の態様に比べて好ましい。たとえば、以下で説明されるように、マスキング材料40は、材料30及び18の一方又は両方からピラーを形成するのに利用されることができる。図22の態様は、ピラーが、図10の態様に比べてより密にパッキングされることを可能にする。図面を簡単にするために、誘電体線25、27、29は、図22には示されていず、線65及び67も示されないが、理解されるように、線25、27、29、65及び67に類似の構造は、通常、本発明の図22の態様に含まれる。
【0029】
図13〜図15を参照すると、マスキング材料40からのパターンは半導体材料18及び30内に転写されて、トレンチ分離領域(たとえば、領域20及び22)間の領域内にピラー70、72、74、76、78、80、82、84、86、88、90及び92が形成される。
【0030】
下にある材料内へのマスク40のパターンの転写は、線65及び67の下にある材料から線を形成する。そのため、マスキング材料40によって保護されない誘電体線25、27及び29の領域(図10〜図12)は除去され、線25、27及び29の唯一残っている部分は、線25、27及び29が線65及び67によって交差されるロケーション69にある。ロケーション69における線25、27及び29からの誘電体材料の部分は、線65及び67の下の材料を、材料30のセクション91、93、95、97、99、101、103及び105に分割するが、これらのセクションは、線25、27及び29から残っている誘電体材料の部分69によって互いから離間される。
【0031】
たとえば、反応性イオンエッチングを含む、任意の適したエッチングは、マスキング材料40からのパターンを下の材料内に転写させるのに利用されることができる。エッチングは、好ましくは、図示のように半導体材料30及び線25、27及び29を貫通し、半導体材料18に延びる。さらに、エッチングは、好ましくは、ピラー間の半導体材料18のレベルが、領域12、14及び16内の誘電体材料24の最も上の表面とほぼ同じ高さ方向レベルになるときに終了する。そのようなことは、たとえば、タイミングをとられたエッチング及び/又は材料24からの1つ又は複数のコンポーネントの端点の決定を利用して達成されることができる。
【0032】
ピラー70、72、74、76、78、80、82、84、86、88、90及び92は、図10及び22のハードマスキング材料40のアイランドについて先に説明したものと同じアレイパターンを有する。それに応じて、ピラーは、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されないように、又は、水平に隣接するピラーが互いに対して縦方向に千鳥状に配置されるように、形成されることができる。
【0033】
留意されるように、図示の実施の形態では、ピラーの縦に延びる行のそれぞれは、誘電体材料の単一の行だけ、ピラーの水平に隣接する行から離れている(たとえば、ピラーの縦に延びる行70、78及び86は、誘電体材料の単一の行12を含むギャップだけ、ピラーの隣接する縦に延びる行72、80及び88から離れている)。しかし、理解されるように、本発明は、ピラーの隣接する行が2つ以上の誘電体材料の行だけ互いから離間される他の態様(図示せず)を包括する。
【0034】
図示するピラーのそれぞれは、第1半導体材料18のセグメント上に第2半導体材料30のセグメントを備える。ピラーは、分離領域12、14及び16の間で縦に延びる材料18のストリップから上に延びる単結晶材料18のメサを備えると考えることができる。メサはピラーのベースを規定する。本発明の図示する態様では、ピラーのベースの最も下の部分は、分離領域12、14及び16内の誘電体材料24の最も上の部分とほぼ同じ高さ方向レベルにある。対照的に、ピラーのそれぞれは、材料30の最も上の部分によって規定された半導体材料の最も上の部分を有し、そのような最も上の部分は、図5の処理段階において、材料18の最も上の高さ方向レベルを超える(すなわち、図5の構造の、いわゆる第2高さ方向レベルを超える)。そのため、ピラーの最も上の半導体材料30は、ピラーの最も上の高さ方向レベルを規定し、その高さ方向レベルは、誘電体材料24及び半導体材料18の高さ方向レベルについて、図5を参照して説明したレベルを超える第3高さ方向レベルと呼ぶことができる。
【0035】
ピラーを形成するのに利用される図示するパターニングは、第2半導体材料30を貫通して第1半導体材料18内に延びるが、理解されるように、本発明は、ピラーが第2半導体材料30内に延びるだけであって第1半導体材料18まで延びない他の態様(図示せず)を包含する。
【0036】
次に図16〜図18を参照すると、ゲート誘電体140は、ピラー70、72、74、76、78、80、82、84、86、88、90及び92の側壁に沿って、材料30のセクション91、93、95、97、99、101、103及び105の側壁に沿って、また、ピラー間の半導体材料18の露出領域に沿って形成される。ゲート誘電体材料は、たとえば、二酸化シリコンを含むか、本質的に二酸化シリコンからなるか、又は、二酸化シリコンからなることができる。ゲート誘電体材料は、半導体材料18及び30の露出表面を酸化させることによって、及び/又は、所望の誘電体材料を堆積させることによって形成されることができる。ゲート誘電体材料は、構造10の種々の誘電体材料に沿って形成されるように図示されていないが、理解されるように、本発明は、ゲート誘電体の誘電体材料が、構造10の種々の誘電体材料に沿うと共に、材料18及び30に沿って形成される他の実施の形態を包含する。
【0037】
ゲート線材料142はピラーの周りに形成されるように図示されている。ゲート線材料142は、線65及び67によって互いから分離する、水平に延びるストリップ144、146及び148内にある。ゲート線材料のストリップ144、146及び148はピラーの行に沿って延び、且つ、誘電体材料140によってピラーから分離されるワード線を形成する。ゲート線材料は、図示するように、ピラーを完全に囲むことができ、又は、他の態様(図示せず)では、ピラーの少なくとも一部を部分的に囲むだけでよい。
【0038】
パターニングされたゲートストリップ144、146及び148は任意の適した方法を利用して形成されることができる。特定の態様では、ストリップは、ゲート線材料を構造10の全体にわたって堆積させ、その後、平坦化を利用して(たとえば、化学的機械的研磨)、マスキング材料40の上からゲート線材料を除去することによって形成される。
【0039】
ゲート線材料142は任意の適した組成物又は組成物の組合せを含むことができる。特定の態様では、材料142は、導電性を持つようにドープされたシリコンを含むか、本質的に該シリコンからなるか、又は、該シリコンからなる。ある態様では、材料142は、単独で、又は、導電性を持つようにドープされたシリコンと組み合わされて、金属及び/又は金属化合物を含むことができる。
【0040】
ゲート線材料142は任意の適した厚さに形成されることができるが、好ましくは、半導体材料30の高さ方向の厚さに部分的に重なるだけの厚さに形成される。例示的な用途では、ゲート線材料142は少なくとも約500Åの厚さを有し、ある用途では1000Åより大きな厚さを有することができる。
【0041】
図17及び図18の断面は、ソース/ドレイン領域150、151及び153が材料30内に形成されていることを示している。ピラー内のソース/ドレイン領域は150と表示され、第1ソース/ドレイン領域と呼ばれることができる。セクション97及び95(図18)のソース/ドレイン領域は151及び153と表示され、その領域をピラー内のソース/ドレイン領域と区別するために、第2ソース/ドレイン領域と呼ばれることができる。ソース/ドレイン領域は、導電性増強ドーパントの任意の適したインプラントによって形成されることができ、ゲート線材料142に高さ方向において重なるように形成される。
【0042】
ピラーの上部にあるソース/ドレイン領域150は、チャネル領域を介してセクション91、93、95、97、99、101、103及び105内のソース/ドレイン領域(図18のソース/ドレイン領域151及び153など)とゲート制御接続される。そのようなチャネル領域は、ピラー及びセクション内で拡がり、ピラーとセクションを相互接続する基板18の所定の部分内にも延びる。チャネル領域は、任意の適した処理段階でドーピングされることができ、たとえば、半導体材料18及び30の一方又は両方の形成中にその場でドーピングされることができる。ゲート線142、ソース/ドレイン領域150、及び、セクション91、93、95、97、99、101、103及び105内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)は、一緒になって複数の電界効果トランジスタ構造を形成する。
【0043】
次に図19〜図21を参照すると、マスキング材料40(図16〜18)が除去され、その後、絶縁材料154が構造の上側表面上に形成される。絶縁材料154は任意の適した組成物又は組成物の組合せを含むことができ、ある態様では、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数を含むか、本質的に窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数からなるか、又は、窒化シリコン、二酸化シリコン及びボロフォスフォシリケートガラス(BPSG)のうちの1つ又は複数からなる。
【0044】
材料154は、ソース/ドレイン領域150を露出させるために、材料154を貫通して延びる開口156を有し、ピラー間のセクション内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)まで延びる他の開口(図示せず)を有することができる。ソース/ドレイン領域150は、開口156内で延びるインターコネクト(図示せず)を介しててコンデンサ構造160(図20及び21において、ボックスによって図式に示される)に電気接続されることができる。同様に、ピラー間のセクション内のソース/ドレイン領域(たとえば、ソース/ドレイン領域151及び153)は、適切なインターコネクトを介してビット線162に接続されることができる。そのため、ピラー内にチャネルを備えるトランジスタデバイスは、DRAM構造に組み込まれることができる。構造は多くの集積化レベルで形成されることができ、ある態様では、たとえば、4F2、6F2又は8F2DRAMセルアレイに組み込まれることができる。本発明の他の態様(図示せず)においては、図19〜図21のトランジスタ構造は、DRAMデバイスに組み込まれること以外に、又は、それに加えて、他のタイプのメモリデバイスに組み込まれることができる。たとえば、このトランジスタ構造をSRAMデバイスに組み込むことができる。
【0045】
本発明の別の態様を図23〜図25を参照して述べる。そのような態様を参照するときに、適切である場合、図1〜図21を述べるときに使用されたのと同じ番号付けが使用される。
【0046】
最初に図23を参照すると、図3の処理段階にある構造10が示される。そのため、構造10は先に述べた半導体結晶材料18を備え、さらに、半導体材料18内で延びる分離領域12、14及び16を備える。構造はまた、分離領域間に延びる領域20及び22を備え、分離領域にわたり、半導体材料18の最も上の表面にわたっても延びる平坦化された上側表面26を備えるように図示されている。留意されるように、上側表面26は、本発明の他の態様(図示せず)では、非平坦であることができ、特に、領域12、14及び16の表面は、他の態様では、材料18の表面を越えることができる。
【0047】
次に図24を参照すると、半導体材料200は、単結晶材料18の最も上の表面の上に直接にエピタキシャル成長される。ある態様では、エピタキシャル成長した材料200は、単結晶シリコンを含むか、本質的に単結晶シリコンからなるか、又は、単結晶シリコンからなることができる。結晶材料200は、誘電体材料24の表面から出てくる欠陥領域202を備える。欠陥領域は、たとえば、単結晶材料18の表面から起こるエピタキシャル成長によってもたらされ得るが、誘電体材料24の表面からはもたらされない。
【0048】
材料200の厚さ及び該材料を成長させるのに利用される条件は、欠陥領域202が、誘電体領域12、14及び16の間の領域(たとえば、先に述べた領域20及び22)にわたって部分的にのみ延びるように調整されることができる。それに応じて、誘電体領域12、14及び16の間に半導体材料200の欠陥の無い領域が存在することになる。ある態様では、欠陥の無い領域が不要なほど狭いような厚さまで材料200が成長される場合、材料200は平坦化され、もとのように、欠陥領域の側方厚さを減らし、したがって、欠陥の無い領域の側方厚さを増やすことができる。例示的な態様では、材料200は約100ナノメートル〜約300ナノメートルの厚さに成長し、領域12、14及び16は約100ナノメートルだけ互いから離間される。
【0049】
パターニングされたマスキング材料40は欠陥の無い領域上に形成され、その後、パターンが材料40から下の半導体材料200に転写され、材料200の欠陥の無い領域を備えるピラー204、206、208及び210(図25に示される)が形成される。そのようなピラーは、次に、図13〜図21を参照して先に説明した処理において利用され、垂直に延びるチャネル領域を有するトランジスタデバイスを形成することができる。
【0050】
図23〜図25の処理と図4〜図9の処理との顕著な差は、第2半導体材料(図7〜図9の30)が、誘電体材料24の最も上のレベルが半導体材料18の最も上のレベルより低い状態で図4〜図9の処理において形成されるが、第2半導体材料(図24の200)は誘電体材料24の最も上のレベルが材料18の最も上のレベルと同一平面上にある状態で図24の処理において形成されることである。
【0051】
本発明の別の態様を図26及び図27を参照して述べる。図26及び図27を参照すると、適切である場合、図1〜図21を述べるときに使用されたのと同じ番号付けが使用される。
【0052】
最初に図26を参照すると、構造220は、図2の処理段階に続く処理段階にあるように図示されている。構造220は先に述べた構造10と同じであるが、図26の構造の分離領域12、14及び16は図2の構造の分離領域よりずっと深い。
【0053】
半導体材料18及び誘電体材料24は、同一平面上の最も上の表面26を共有しているように図示されている。しかし、理解されるように、材料24は、本発明のある態様(図示せず)では、図26の処理段階において、半導体材料18の上側表面を越える上側表面を有する。パターニングされたマスキング材料40は、領域12、14及び16の間の半導体材料18の領域上に形成される。
【0054】
図27を参照すると、ピラーは、パターニングされたマスク40からのパターンを材料18内に転写することによって半導体材料18内にエッチングされる。そのようなことは、たとえば、適したドライエッチングによって達成されることができる。個々のピラーは、222、224、226及び228で表わされる。図26及び図27の実施の形態は、ピラーが、ピラーと誘電体材料24との間で延びる図示する側桁230を有することができる点で、本開示において先に述べた他の実施の形態と比べて好ましくない(側桁は、プログレーデドエッチング又はレトログレーデドエッチングから生じ得る)。ある態様では、そのような側桁は適切なエッチングによって除去されることができる。ピラー222、224、226及び228は、次に、図13〜図21を参照して先に述べた処理を受け、垂直に延びるチャネル領域を備えるトランジスタデバイスにピラーが組み込まれることができる。ある態様では、誘電体領域12、14及び16は、誘電体領域が、ピラーの最も上の表面とほぼ同一の広がりを持った最も上の表面を有するように残されることができる。他の態様では、誘電体領域は、適した処理を受けて、誘電体領域の最も上の表面の高さ方向レベルをピラーの高さ方向レベルより低くなるまで減らすことができる。
【0055】
図27のピラーは、第1単結晶シリコン材料18のメサを備えると考えることができる。図27の態様では、ピラーの半導体材料はほぼ完全にメサの単結晶半導体材料18である。換言すれば、ピラーの半導体材料は、本質的に単結晶半導体材料のメサからなるか、又は、単結晶半導体材料のメサからなる。これは、ピラーが半導体材料の2つのセグメントを備え、最も下のセグメントが第1半導体材料のメサであり、最も上のセグメントが第2半導体材料である、図1〜図21の態様と対照的である。
【0056】
上述した本発明の態様は、いくつかの利点を有することができる。たとえば、本発明の例示的な方法は、さらに新しい工具を用いることなく従来のプロセスに組み込まれることができる。同様に、本発明の例示的な方法は、エピタキシャル半導体成長を用いて行うことができ、又は、用いずに行うことができる。本発明の例示的な態様は、コストが低く、半導体作製に組み込むのに簡単であり、従来のプロセスと比べてマスキングステップの数を減らすことができ、少なくとも増やすことはない。一般に、本発明の例示的な態様は所定の用途から、より高い集積化レベルを有する将来の用途のために縮小可能である。
【0057】
図28は、一般に、本発明の態様によるコンピュータシステム400の実施の形態を例として示すが、これに限られるものではない。コンピュータシステム400は、モニタ401又は他の通信出力デバイスと、キーボード402又は他の通信入力デバイスと、マザーボード404とを含む。マザーボード404は、マイクロプロセッサ406又は他のデータ処理ユニットと少なくとも1つのメモリデバイス408とを搭載することができる。メモリデバイス408は上述した本発明の種々の態様を備えることができる。メモリデバイス408はメモリセルのアレイを備えることができ、そのようなアレイは、アレイ内の個々のメモリセルにアクセスするためのアドレス指定用回路に結合することができる。さらに、メモリセルアレイは、メモリセルからデータを読み出すための読み出し回路に結合されることができる。アドレス指定及び読み出し回路は、メモリデバイス408とプロセッサ406との間で情報を伝達するのに使用されることができる。そのようなことは、図29に示すマザーボード404のブロック図で示される。そのようなブロック図において、アドレス指定用回路は410として示され、読み出し回路は412として示される。プロセッサ406を含む、コンピュータシステム400の種々のコンポーネントは、本開示で先に述べたメモリ構造の1つ又は複数を備えることができる。
【0058】
プロセッサデバイス406はプロセッサモジュールに対応することができ、モジュールと共に利用される関連するメモリは本発明の教示を含むことができる。
メモリデバイス408はメモリモジュールに対応することができる。たとえば、シングルインラインメモリモジュール(SIMM)及びデュアルインラインメモリモジュール(DIMM)は、本発明の教示を利用する実施態様において使用され得る。メモリデバイスは、デバイスのメモリセルから読み出し、メモリセルに書き込む異なる方法を提供する種々のデザインのうちの任意のデザインに組み込まれることができる。1つのそのような方法はページモード動作である。DRMにおけるページモード動作は、メモリセルアレイのある行をアクセスし、アレイの異なる列をランダムにアクセスする方法によって定義される。行と列の交差部に格納されたデータは、その列がアクセスされている間に読み出され、出力される。
【0059】
代替のタイプのデバイスは、メモリアレイアドレスに格納されたデータが、アドレス指定された列が閉じた後に出力として利用可能になる拡張データ出力(EDO)メモリである。このメモリは、メモリ出力データが、メモリバス上で利用可能な時間を減少させることなく、より短いアクセス信号を可能にすることによって、一部の通信速度を上げることができる。他の代替のタイプのデバイスは、SDRAM、DDR SDRAM、SLDRAM、VRAM及びダイレクトRDRAM、ならびに、SRAM又はフラッシュメモリなどの他のメモリを含む。メモリデバイス408は、本発明の1つ又は複数の態様によって形成されたメモリを備えることができる。
【0060】
図30は、本発明の例示的な電子システム700の種々の実施の形態の高レベル編成の簡易ブロック図を示す。システム700は、たとえば、コンピュータシステム、プロセスコントロールシステム、又は、プロセッサと関連するメモリを使用する任意の他のシステムに対応することができる。電子システム700は、プロセッサ又は算術/論理ユニット(ALU)702、制御ユニット704、メモリデバイスユニット706、及び入力/出力(I/O)デバイス708を含む機能要素を有する。一般に、電子システム700は、プロセッサ702によってデータに関して実施される動作、ならびに、プロセッサ702、メモリデバイスユニット706、及びI/Oデバイス708の間での他の相互作用を指定する固有の命令セットを有する。制御ユニット704は、命令が、メモリデバイス706からフェッチされ、実行されるようにさせる命令セットを通して連続して循環することによって、プロセッサ702、メモリデバイス706、及びI/Oデバイス708の全ての動作を協調させる。種々の実施の形態において、メモリデバイス706は、ランダムアクセスメモリ(RAM)デバイス、読み出し専用メモリ(ROM)デバイス、フロッピーディスクドライブ及びコンパクトディスクCD−ROMドライブなどの周辺デバイスを含むが、それに限定されない。当業者は理解するように、本開示を読み理解することによって、図示する電気コンポーネントが本開示で先に説明されたメモリ構造を含むように作製されることができる。
【0061】
図31は、例示的な電子システム800の種々の実施の形態の高レベル編成の簡易ブロック図である。システム800は、メモリセルのアレイ804、アドレスデコーダ806、行アクセス回路808、列アクセス回路810、動作を制御するための読み出し/書き込み制御回路812、及び入力/出力回路814を有するメモリデバイス802を含む。メモリデバイス802は、さらに、電力回路816、及び、メモリセルが、低閾値伝導状態にあるか、又は、高閾値非伝導状態にあるかを判定するための電流センサなどのセンサ820を含む。図示する電力回路816は、電源回路880、基準電圧を提供するための回路882、第1ワード線にパルスを提供するための回路884、第2ワード線にパルスを提供するための回路886、及びビット線にパルスを提供するための回路888を含む。システム800はまた、プロセッサ822又はメモリアクセス用のメモリコントローラを含む。
【0062】
メモリデバイス802は、配線すなわち金属線を通じてプロセッサ822から制御信号824を受け取る。メモリデバイス802は、I/O線を介してアクセスされるデータを格納するのに使用される。当業者によって理解されるように、さらなる回路及び制御信号を提供することができ、メモリデバイス802は、本発明に的を絞るのを助けるために簡略化されている。プロセッサ822又はメモリデバイス802の少なくとも一方は、本開示で先に述べたタイプのメモリ構造を含むことができる。
【0063】
本開示の示される種々のシステムは、本発明の回路及び構造について、種々の用途を全体に理解させることを可能にすることを意図され、本発明の態様によるメモリセルを使用した電子システムの全ての要素及び特徴についての完全な説明の役を果たすことを意図しない。当業者は理解するように、プロセッサとメモリデバイスとの間の通信時間を低減するために、種々の電子システムが、単一パッケージ処理ユニット内で、又は、さらに単一半導体チップ上で作製されることができる。
【0064】
メモリセルの用途は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び特定用途向けモジュールで使用するための電子システムを含むことができ、多層モジュール、マルチチップモジュールを含んでもよい。そのような回路は、さらに、クロック、テレビジョン、セルフォン、パーソナルコンピュータ、自動車、工業用制御システム、航空機などのような種々の電子システムのサブコンポーネントであることができる。
【図面の簡単な説明】
【0065】
【図1】本発明の例示的な態様の予備処理状態にある半導体構造の部分平面図である。
【図2】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図1の線2−2に沿い、また、図3の線2−2に沿った側断面図である。
【図3】本発明の例示的な態様の予備処理状態にある半導体構造の側断面図であり、図1の線3−3に沿い、また、図2の線3−3に沿った側断面図である。
【図4】図1〜図3の処理段階に続く処理段階において示される図1の部分図である。
【図5】図1〜図3の処理段階に続く処理段階において示される図2の断面図であり、図4の線5−5に沿い、また、図6の線5−5に沿った断面図である。
【図6】図1〜図3の処理段階に続く処理段階において示される図3の断面図であり、図4の線6−6に沿い、また、図5の線6−6に沿った断面図である。
【図7】図4〜図6の処理段階に続く処理段階において示される図1の部分図である。
【図8】図4〜図6の処理段階に続く処理段階において示される図2の断面図であり、図7の線8−8に沿い、また、図9の線8−8に沿った断面図である。
【図9】図4〜図6の処理段階に続く処理段階において示される図3の断面図であり、図7の線9−9に沿い、また、図8の線9−9に沿った断面図である。
【図10】図7〜図9の処理段階に続く処理段階において示される図1の部分図である。
【図11】図7〜図9の処理段階に続く処理段階において示される図2の断面図であり、図10の線11−11に沿い、また、図12の線11−11に沿った断面図である。
【図12】図7〜図9の処理段階に続く処理段階において示される図3の断面図であり、図10の線12−12に沿い、また、図11の線12−12に沿った断面図である。
【図13】図10〜図12の処理段階に続く処理段階において示される図1の部分図である。
【図14】図10〜図12の処理段階に続く処理段階において示される図2の断面図であり、図13の線14−14に沿い、また、図15の線14−14に沿った断面図である。
【図15】図10〜図12の処理段階に続く処理段階において示される図3の断面図であり、図10の線15−15に沿い、また、図14の線15−15に沿った断面図である。
【図16】図13〜図15の処理段階に続く処理段階において示される図1の部分図である。
【図17】図13〜図15の処理段階に続く処理段階において示される図2の断面図であり、図16の線17−17に沿い、また、図18の線17−17に沿った断面図である。
【図18】図13〜図15の処理段階に続く処理段階において示される図3の断面図であり、図16の線18−18に沿い、また、図17の線18−18に沿った断面図である。
【図19】図16〜図18の処理段階に続く処理段階において示される図1の部分図である。
【図20】図16〜図18の処理段階に続く処理段階において示される図2の断面図であり、図19の線20−20に沿い、また、図21の線20−20に沿った断面図である。
【図21】図16〜図18の処理段階に続く処理段階において示される図3の断面図であり、図19の線21−21沿い、また、図20の線21−21に沿った断面図である。
【図22】図10を参照して先に述べた実施の形態に対する代替の実施の形態における、図10の処理段階において示される図1の部分図である。
【図23】本発明の別の例示的な態様の予備処理段階として示される図2の部分図である。
【図24】図23の処理段階に続く処理段階において示される図23のウェハの部分図である。
【図25】図24の処理段階に続く処理段階において示される図23のウェハの部分図である。
【図26】本発明の更に別の態様による、図2の処理段階に続く処理段階において示される図2のウェハの部分図である。
【図27】図26の処理段階に続く処理段階において示される図26のウェハの部分図である。
【図28】本発明の例示的な用途を示すコンピュータの線図である。
【図29】図28のコンピュータのマザーボードの特定の特徴を示すブロック図である。
【図30】本発明の例示的な態様による電子システムの高レベルブロック図である。
【図31】本発明の態様による例示的なメモリデバイスの簡易ブロック図である。
【特許請求の範囲】
【請求項1】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記単結晶半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1領域内で前記単結晶半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。
【請求項2】
前記パターニングするステップは、
前記単結晶半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを前記単結晶半導体材料内に転写するステップと、
を含む、請求項1に記載の方法。
【請求項3】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベル以上である、請求項1に記載の方法。
【請求項4】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベルより低い、請求項1に記載の方法。
【請求項5】
前記単結晶半導体材料は第1半導体材料であり、
前記第1半導体材料上に第2半導体材料を形成するステップをさらに含み、
前記パターニングするステップは、前記第2半導体材料をパターニングし、前記ピラーの個々のピラーを形成して、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるようにする、請求項4に記載の方法。
【請求項6】
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項5に記載の方法。
【請求項7】
前記第2半導体材料は本質的に単結晶シリコンからなる、請求項5に記載の方法。
【請求項8】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項7に記載の方法。
【請求項9】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
互いに、共通行に沿うピラーに沿って延びる1つ又は複数の水平に延びるゲート線を形成するステップをさらに含む、請求項1に記載の方法。
【請求項10】
前記ピラーの間に垂直に延びる半導体材料のセクションを形成するステップと、
前記セクションの上側領域内にソース/ドレイン領域を形成するステップと、
前記ピラーの上側領域内にソース/ドレイン領域を形成するステップと、
対のソース/ドレイン領域をトランジスタデバイス内に組み込むステップと、
をさらに含み、
ソース/ドレイン領域の個々の対は、あるセクション内の1つのソース/ドレイン領域とピラー内の他のソース/ドレイン領域を構成し、
前記トランジスタデバイスは、前記対のソース/ドレイン領域を相互接続するチャネル領域を備える、請求項9に記載の方法。
【請求項11】
個々のトランジスタデバイスの前記対のソース/ドレイン領域のうちの一方に電気接続するコンデンサを形成すること、及び、
前記トランジスタデバイスの前記対のソース/ドレイン領域のうちの他方に電気接続するビット線を形成すること、
によって、DRAMユニットセルを形成するステップをさらに含む、請求項10に記載の方法。
【請求項12】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項1に記載の方法。
【請求項13】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項1に記載の方法。
【請求項14】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びるトレンチの行を備え、前記行は前記第1半導体材料を含む第1領域によって互いから離間され、前記トレンチは内部に第1誘電体材料を有し、前記トレンチ内の前記第1誘電体材料は誘電体材料の行を形成するステップと、
前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は第1誘電体材料の行の上を延び、第1誘電体材料の行間の前記第1領域にわたっても延びるステップと、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
誘電体材料の行の高さを前記第2半導体材料の上側表面まで延びるように、前記開口を第2誘電体材料で充填するステップと、
前記第1及び第2半導体材料をパターニングして複数のピラーにするステップと
を含み、
個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは行に沿って延び、前記ピラーの行の少なくとも一部は、誘電体材料の行の1つ又は複数を備える第2領域によって互いから離間される方法。
【請求項15】
前記第1及び第2誘電体材料は組成的に互いに同じである、請求項14に記載の方法。
【請求項16】
前記第1及び第2誘電体材料は組成的に互いに異なる、請求項14に記載の方法。
【請求項17】
前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項14に記載の方法。
【請求項18】
前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項14に記載の方法。
【請求項19】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項18に記載の方法。
【請求項20】
前記第1誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
【請求項21】
前記第1誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
【請求項22】
前記第1誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
【請求項23】
前記第1及び第2誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
【請求項24】
前記第1及び第2誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
【請求項25】
前記第1及び第2誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
【請求項26】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項14に記載の方法。
【請求項27】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項26に記載の方法。
【請求項28】
前記パターニングされたハードマスクは本質的に窒化シリコンからなる、請求項26に記載の方法。
【請求項29】
前記パターニングされたハードマスクは窒化シリコンからなる、請求項26に記載の方法。
【請求項30】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びる複数のトレンチを備え、前記第1半導体材料は最も上の表面を第1高さ方向レベルに備え、前記トレンチは前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記トレンチを誘電体材料で充填するステップと、
前記トレンチ内に誘電体材料線を形成するために、前記トレンチ内で前記誘電体材料のレベルを下げるステップであって、前記誘電体材料線は前記第1高さ方向レベルより低い第2高さ方向レベルに最も上の表面を有するステップと、
誘電体材料のレベルを下げた後に、前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は前記誘電体材料線の上に延び、前記第1領域にわたっても延びるステップと、
前記第1領域内で、前記第1及び第2半導体材料をパターニングして複数のピラーにするステップであって、個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは最も上の表面を前記第1高さ方向レベルを超す第3高さ方向レベルに有するステップと、
を含む方法。
【請求項31】
前記誘電体材料は第1誘電体材料であり、
前記第1及び第2材料をパターニングして前記ピラーにする前に、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
前記開口を第2誘電体材料で充填するステップと、
をさらに含む、請求項30に記載の方法。
【請求項32】
前記第1及び第2半導体材料をパターニングして前記ピラーにする間に、前記第2誘電体材料及び前記第2半導体材料を含む線をパターニングするステップをさらに含み、
前記線は前記ピラーの間に延び、前記線は、前記第2誘電体材料の領域によって互いから分離される、前記第2半導体材料のセクションを備える、請求項31に記載の方法。
【請求項33】
前記ピラーと前記線との間にゲート線材料を形成するステップと、
前記ピラー間に第1ソース/ドレイン領域を形成するステップと、
前記線内の前記第2半導体材料の前記セクション内に第2ソース/ドレイン領域を形成するステップと、
をさらに含み、前記第1ソース/ドレイン領域は、前記ゲート線を介して前記第2ソース/ドレイン領域にゲート制御接続される、請求項32に記載の方法。
【請求項34】
前記ピラーはほぼ前記第2高さ方向レベルにベースを有する、請求項30に記載の方法。
【請求項35】
前記誘電体材料は二酸化シリコンを含む、請求項30に記載の方法。
【請求項36】
前記誘電体材料は本質的に二酸化シリコンからなる、請求項30に記載の方法。
【請求項37】
前記誘電体材料は二酸化シリコンからなる、請求項30に記載の方法。
【請求項38】
前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項30に記載の方法。
【請求項39】
前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項30に記載の方法。
【請求項40】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項39に記載の方法。
【請求項41】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶の第1半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1半導体材料から第2半導体材料をエピタキシャル成長させるステップと、
前記第1領域内で前記第2半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。
【請求項42】
前記第1及び第2半導体材料はシリコンを含む、請求項41に記載の方法。
【請求項43】
前記第1及び第2半導体材料は本質的にシリコンからなる、請求項41に記載の方法。
【請求項44】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベル以上である、請求項41に記載の方法。
【請求項45】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベルより低い、請求項41に記載の方法。
【請求項46】
前記第2半導体材料をパターニングするのに利用されるパターニングは、前記ピラーが、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるように、前記第1半導体材料内に延びる、請求項41に記載の方法。
【請求項47】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項46に記載の方法。
【請求項48】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項47に記載の方法。
【請求項49】
前記第2半導体材料をパターニングするのに利用されるパターニングは、前記第1半導体材料内に延びない、請求項41に記載の方法。
【請求項50】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料に転写するステップと、
を含む、請求項49に記載の方法。
【請求項51】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項50に記載の方法。
【請求項52】
半導体構造であって、
単結晶半導体材料を含む半導体基板と、
前記半導体材料内にあり、規定された縦方向に沿って延びる複数の分離領域であって、前記単結晶半導体材料の縦に延びるストリップによって互いから離間される複数の分離領域と、
前記分離領域に実質的に直角に延びる複数の線であって、前記分離領域の上に誘電体領域を有し、前記誘電体領域の間に半導体セクションを有する複数の線と、
前記単結晶半導体材料から上に延びるピラーのアレイであって、前記規定された縦方向に沿った列、及び、前記規定された縦方向に実質的に直角である規定された水平方向に沿った行を備え、前記アレイの前記列は、前記分離領域の間で、かつ、前記単結晶半導体材料の前記縦に延びるストリップに沿って存在し、前記ピラーは、前記縦に延びるストリップから上に延びる前記単結晶半導体材料のメサを備えるアレイと、
前記ピラーの上側領域における第1の組のソース/ドレイン領域と、
前記線のセクション内の第2の組のソース/ドレイン領域と、
前記第1の組のソース/ドレイン領域と前記第2の組のソース/ドレイン領域との間のチャネル領域のセットと、
前記規定された水平方向に沿って延びる複数のゲート線の行であって、前記ピラーのアレイの行に沿って延び、前記ゲート線の行、前記チャネル領域、前記第1の組のソース/ドレイン領域及び前記第2の組のソース/ドレイン領域は、複数のトランジスタデバイスを形成し、個々のトランジシタデバイスは、前記第1の組みの第1ソース/ドレイン領域、前記第2の組の第2ソース/ドレイン領域、前記第1の組のソース/ドレイン領域から前記第2の組のソース/ドレイン領域まで延びるチャネル領域、及び、前記ゲート線の行内で、かつ、前記チャネル領域に近接するゲートを備える行と、
を備える半導体構造。
【請求項53】
前記ピラーは本質的に前記単結晶半導体材料の前記メサからなる、請求項52に記載の構造。
【請求項54】
前記単結晶半導体材料は第1半導体材料であり、
前記個々のピラーの少なくとも一部は、前記単結晶半導体材料の前記メサの上に第2半導体材料のセグメントを備える、請求項52に記載の構造。
【請求項55】
前記半導体セクションは前記第2半導体材料である、請求項54に記載の構造。
【請求項56】
前記第2半導体材料は単結晶半導体材料である、請求項54に記載の構造。
【請求項57】
前記第2半導体材料は多結晶半導体材料又はアモルファス半導体材料である、請求項54に記載の構造。
【請求項58】
水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項52に記載の構造。
【請求項59】
水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項52に記載の構造。
【請求項60】
トランジスタデバイスの前記第2の組のソース/ドレイン領域に電気接続するコンデンサと、
前記トランジスタデバイスの前記第1の組のソース/ドレイン領域に電気接続するビットと、
をさらに備える、請求項52に記載の構造。
【請求項61】
請求項60の構造を備える電子デバイス。
【請求項1】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記単結晶半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1領域内で前記単結晶半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。
【請求項2】
前記パターニングするステップは、
前記単結晶半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを前記単結晶半導体材料内に転写するステップと、
を含む、請求項1に記載の方法。
【請求項3】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベル以上である、請求項1に記載の方法。
【請求項4】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記単結晶半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記半導体材料のパターニングの開始時に前記第2高さ方向レベルより低い、請求項1に記載の方法。
【請求項5】
前記単結晶半導体材料は第1半導体材料であり、
前記第1半導体材料上に第2半導体材料を形成するステップをさらに含み、
前記パターニングするステップは、前記第2半導体材料をパターニングし、前記ピラーの個々のピラーを形成して、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるようにする、請求項4に記載の方法。
【請求項6】
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項5に記載の方法。
【請求項7】
前記第2半導体材料は本質的に単結晶シリコンからなる、請求項5に記載の方法。
【請求項8】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項7に記載の方法。
【請求項9】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
互いに、共通行に沿うピラーに沿って延びる1つ又は複数の水平に延びるゲート線を形成するステップをさらに含む、請求項1に記載の方法。
【請求項10】
前記ピラーの間に垂直に延びる半導体材料のセクションを形成するステップと、
前記セクションの上側領域内にソース/ドレイン領域を形成するステップと、
前記ピラーの上側領域内にソース/ドレイン領域を形成するステップと、
対のソース/ドレイン領域をトランジスタデバイス内に組み込むステップと、
をさらに含み、
ソース/ドレイン領域の個々の対は、あるセクション内の1つのソース/ドレイン領域とピラー内の他のソース/ドレイン領域を構成し、
前記トランジスタデバイスは、前記対のソース/ドレイン領域を相互接続するチャネル領域を備える、請求項9に記載の方法。
【請求項11】
個々のトランジスタデバイスの前記対のソース/ドレイン領域のうちの一方に電気接続するコンデンサを形成すること、及び、
前記トランジスタデバイスの前記対のソース/ドレイン領域のうちの他方に電気接続するビット線を形成すること、
によって、DRAMユニットセルを形成するステップをさらに含む、請求項10に記載の方法。
【請求項12】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項1に記載の方法。
【請求項13】
前記トレンチ分離領域は規定された縦方向に沿って延び、
前記ピラーは、前記縦方向に沿った列、及び、前記縦方向に実質的に直角である規定された水平方向に沿った行を有するアレイを形成し、
水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項1に記載の方法。
【請求項14】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びるトレンチの行を備え、前記行は前記第1半導体材料を含む第1領域によって互いから離間され、前記トレンチは内部に第1誘電体材料を有し、前記トレンチ内の前記第1誘電体材料は誘電体材料の行を形成するステップと、
前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は第1誘電体材料の行の上を延び、第1誘電体材料の行間の前記第1領域にわたっても延びるステップと、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
誘電体材料の行の高さを前記第2半導体材料の上側表面まで延びるように、前記開口を第2誘電体材料で充填するステップと、
前記第1及び第2半導体材料をパターニングして複数のピラーにするステップと
を含み、
個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは行に沿って延び、前記ピラーの行の少なくとも一部は、誘電体材料の行の1つ又は複数を備える第2領域によって互いから離間される方法。
【請求項15】
前記第1及び第2誘電体材料は組成的に互いに同じである、請求項14に記載の方法。
【請求項16】
前記第1及び第2誘電体材料は組成的に互いに異なる、請求項14に記載の方法。
【請求項17】
前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項14に記載の方法。
【請求項18】
前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項14に記載の方法。
【請求項19】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項18に記載の方法。
【請求項20】
前記第1誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
【請求項21】
前記第1誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
【請求項22】
前記第1誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
【請求項23】
前記第1及び第2誘電体材料は二酸化シリコンを含む、請求項14に記載の方法。
【請求項24】
前記第1及び第2誘電体材料は本質的に二酸化シリコンからなる、請求項14に記載の方法。
【請求項25】
前記第1及び第2誘電体材料は二酸化シリコンからなる、請求項14に記載の方法。
【請求項26】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項14に記載の方法。
【請求項27】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項26に記載の方法。
【請求項28】
前記パターニングされたハードマスクは本質的に窒化シリコンからなる、請求項26に記載の方法。
【請求項29】
前記パターニングされたハードマスクは窒化シリコンからなる、請求項26に記載の方法。
【請求項30】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は第1半導体材料内で延びる複数のトレンチを備え、前記第1半導体材料は最も上の表面を第1高さ方向レベルに備え、前記トレンチは前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記トレンチを誘電体材料で充填するステップと、
前記トレンチ内に誘電体材料線を形成するために、前記トレンチ内で前記誘電体材料のレベルを下げるステップであって、前記誘電体材料線は前記第1高さ方向レベルより低い第2高さ方向レベルに最も上の表面を有するステップと、
誘電体材料のレベルを下げた後に、前記半導体基板上に第2半導体材料を形成するステップであって、前記第2半導体材料は前記誘電体材料線の上に延び、前記第1領域にわたっても延びるステップと、
前記第1領域内で、前記第1及び第2半導体材料をパターニングして複数のピラーにするステップであって、個々の前記ピラーは、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備え、前記ピラーは最も上の表面を前記第1高さ方向レベルを超す第3高さ方向レベルに有するステップと、
を含む方法。
【請求項31】
前記誘電体材料は第1誘電体材料であり、
前記第1及び第2材料をパターニングして前記ピラーにする前に、
前記第2半導体材料を貫通し、前記第1誘電体材料まで延びる開口を形成するステップと、
前記開口を第2誘電体材料で充填するステップと、
をさらに含む、請求項30に記載の方法。
【請求項32】
前記第1及び第2半導体材料をパターニングして前記ピラーにする間に、前記第2誘電体材料及び前記第2半導体材料を含む線をパターニングするステップをさらに含み、
前記線は前記ピラーの間に延び、前記線は、前記第2誘電体材料の領域によって互いから分離される、前記第2半導体材料のセクションを備える、請求項31に記載の方法。
【請求項33】
前記ピラーと前記線との間にゲート線材料を形成するステップと、
前記ピラー間に第1ソース/ドレイン領域を形成するステップと、
前記線内の前記第2半導体材料の前記セクション内に第2ソース/ドレイン領域を形成するステップと、
をさらに含み、前記第1ソース/ドレイン領域は、前記ゲート線を介して前記第2ソース/ドレイン領域にゲート制御接続される、請求項32に記載の方法。
【請求項34】
前記ピラーはほぼ前記第2高さ方向レベルにベースを有する、請求項30に記載の方法。
【請求項35】
前記誘電体材料は二酸化シリコンを含む、請求項30に記載の方法。
【請求項36】
前記誘電体材料は本質的に二酸化シリコンからなる、請求項30に記載の方法。
【請求項37】
前記誘電体材料は二酸化シリコンからなる、請求項30に記載の方法。
【請求項38】
前記第1半導体材料は本質的に単結晶シリコンからなり、
前記第2半導体材料は本質的に多結晶シリコン又はアモルファスシリコンからなる、請求項30に記載の方法。
【請求項39】
前記第1及び第2半導体材料は本質的に単結晶シリコンからなる、請求項30に記載の方法。
【請求項40】
前記第2半導体材料は前記第1半導体材料からエピタキシャル成長する、請求項39に記載の方法。
【請求項41】
半導体構造を形成する方法であって、
半導体基板を設けるステップであって、前記基板は単結晶の第1半導体材料内に延びる複数のトレンチ分離領域を備え、前記分離領域は前記第1半導体材料を含む第1領域によって互いから離間されるステップと、
前記第1半導体材料から第2半導体材料をエピタキシャル成長させるステップと、
前記第1領域内で前記第2半導体材料をパターニングして複数のピラーにするステップと、
を含む方法。
【請求項42】
前記第1及び第2半導体材料はシリコンを含む、請求項41に記載の方法。
【請求項43】
前記第1及び第2半導体材料は本質的にシリコンからなる、請求項41に記載の方法。
【請求項44】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベル以上である、請求項41に記載の方法。
【請求項45】
前記トレンチ分離領域は最も上の表面を第1高さ方向レベルに有し、
前記第1半導体材料は最も上の表面を第2高さ方向レベルに有し、
前記第1高さ方向レベルは、前記第2半導体材料のエピタキシャル成長の開始時に前記第2高さ方向レベルより低い、請求項41に記載の方法。
【請求項46】
前記第2半導体材料をパターニングするのに利用されるパターニングは、前記ピラーが、前記第1半導体材料のセグメント上に前記第2半導体材料のセグメントを備えるように、前記第1半導体材料内に延びる、請求項41に記載の方法。
【請求項47】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料を介して前記第1半導体材料内に転写するステップと、
を含む、請求項46に記載の方法。
【請求項48】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項47に記載の方法。
【請求項49】
前記第2半導体材料をパターニングするのに利用されるパターニングは、前記第1半導体材料内に延びない、請求項41に記載の方法。
【請求項50】
前記パターニングするステップは、
前記第2半導体材料上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクからのパターンを、前記第2半導体材料に転写するステップと、
を含む、請求項49に記載の方法。
【請求項51】
前記パターニングされたハードマスクは窒化シリコンを含む、請求項50に記載の方法。
【請求項52】
半導体構造であって、
単結晶半導体材料を含む半導体基板と、
前記半導体材料内にあり、規定された縦方向に沿って延びる複数の分離領域であって、前記単結晶半導体材料の縦に延びるストリップによって互いから離間される複数の分離領域と、
前記分離領域に実質的に直角に延びる複数の線であって、前記分離領域の上に誘電体領域を有し、前記誘電体領域の間に半導体セクションを有する複数の線と、
前記単結晶半導体材料から上に延びるピラーのアレイであって、前記規定された縦方向に沿った列、及び、前記規定された縦方向に実質的に直角である規定された水平方向に沿った行を備え、前記アレイの前記列は、前記分離領域の間で、かつ、前記単結晶半導体材料の前記縦に延びるストリップに沿って存在し、前記ピラーは、前記縦に延びるストリップから上に延びる前記単結晶半導体材料のメサを備えるアレイと、
前記ピラーの上側領域における第1の組のソース/ドレイン領域と、
前記線のセクション内の第2の組のソース/ドレイン領域と、
前記第1の組のソース/ドレイン領域と前記第2の組のソース/ドレイン領域との間のチャネル領域のセットと、
前記規定された水平方向に沿って延びる複数のゲート線の行であって、前記ピラーのアレイの行に沿って延び、前記ゲート線の行、前記チャネル領域、前記第1の組のソース/ドレイン領域及び前記第2の組のソース/ドレイン領域は、複数のトランジスタデバイスを形成し、個々のトランジシタデバイスは、前記第1の組みの第1ソース/ドレイン領域、前記第2の組の第2ソース/ドレイン領域、前記第1の組のソース/ドレイン領域から前記第2の組のソース/ドレイン領域まで延びるチャネル領域、及び、前記ゲート線の行内で、かつ、前記チャネル領域に近接するゲートを備える行と、
を備える半導体構造。
【請求項53】
前記ピラーは本質的に前記単結晶半導体材料の前記メサからなる、請求項52に記載の構造。
【請求項54】
前記単結晶半導体材料は第1半導体材料であり、
前記個々のピラーの少なくとも一部は、前記単結晶半導体材料の前記メサの上に第2半導体材料のセグメントを備える、請求項52に記載の構造。
【請求項55】
前記半導体セクションは前記第2半導体材料である、請求項54に記載の構造。
【請求項56】
前記第2半導体材料は単結晶半導体材料である、請求項54に記載の構造。
【請求項57】
前記第2半導体材料は多結晶半導体材料又はアモルファス半導体材料である、請求項54に記載の構造。
【請求項58】
水平に隣接するピラーは互いに対して縦方向に千鳥状に配置される、請求項52に記載の構造。
【請求項59】
水平に隣接するピラーは、実質的に、互いに対して縦方向に千鳥状に配置されない、請求項52に記載の構造。
【請求項60】
トランジスタデバイスの前記第2の組のソース/ドレイン領域に電気接続するコンデンサと、
前記トランジスタデバイスの前記第1の組のソース/ドレイン領域に電気接続するビットと、
をさらに備える、請求項52に記載の構造。
【請求項61】
請求項60の構造を備える電子デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【公表番号】特表2008−511165(P2008−511165A)
【公表日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願番号】特願2007−529802(P2007−529802)
【出願日】平成16年10月19日(2004.10.19)
【国際出願番号】PCT/US2004/034587
【国際公開番号】WO2006/022765
【国際公開日】平成18年3月2日(2006.3.2)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
【公表日】平成20年4月10日(2008.4.10)
【国際特許分類】
【出願日】平成16年10月19日(2004.10.19)
【国際出願番号】PCT/US2004/034587
【国際公開番号】WO2006/022765
【国際公開日】平成18年3月2日(2006.3.2)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(595168543)マイクロン テクノロジー, インク. (444)
【Fターム(参考)】
[ Back to top ]