一実施形態において半導体デバイス（１０）は、半導体基板（２０）中に均一に注入された第１の導電型を有する高ドープ層（２６）を有し、基板（２０）の頂部表面と高ドープ層（２６）との間にはチャンネル領域（２８）が配置されている。別の実施形態では半導体デバイス（７０）は、カウンタドープされたチャンネル（８６）およびそのチャンネルの下のパンチスルー防止領域（７４）を有する。ゲートスタック（３２）を基板（２０）上に形成する。第２の導電型を有するソース（５２）およびドレイン（５４，５３）をその基に注入する。得られた不揮発性メモリーセルは、低い自然閾値電圧を与えることで、読取サイクル時の閾値電圧ドリフトを小さくする。さらに、第２の導電型を有し、ドレイン側に斜めで注入されたハロー領域（４６）を用いて、熱キャリア注入を支援することができ、それによってより高いプログラミング速度が可能となる。
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ナノ構造配列の形成またはパターニング法が提供される。この方法は、ナノ構造会合基を含んでなるコーティング上での配列形成、レジストを使用するパターニングおよび／または配列形成を促進するデバイスの使用を含む。またナノ構造配列を含むデバイス（例えばメモリーデバイス）のように、ナノ構造配列の形成のための関連デバイスも提供される。 （もっと読む）

不揮発性記憶素子のセットを含むメモリシステムが開示されている。前記不揮発性記憶素子の各々は基板内のチャネルの両側のソース／ドレイン領域と、チャネルの上方の浮遊ゲートスタックとを含む。またメモリシステムは、隣接する浮遊ゲートスタック間に位置するとともにソース／ドレイン領域に電気的に接続されて隣接する浮遊ゲート間のカップリングを低減するシールド板のセットも含む。シールド板は不活性領域上に成長せずに、メモリの活性領域上に選択的に成長する。一実施形態では、シールド板はソース／ドレイン領域上に位置するエピタキシャル成長のシリコンである。 （もっと読む）