【課題】仮想接地アレイ構造により構成された不揮発性メモリアレイにおいて、プログラム動作時の消費電力を低減する。
【解決手段】仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。同一の制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４に各２つのパスゲート３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８のゲート電極が接続されている。 （もっと読む）

【課題】より安定な記憶保持が行えるメモリが実現できるようにする。
【解決手段】半導体基板１０１の上に、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された例えば膜厚１００ｎｍの金属酸化物層１０２と、上部電極１０３とを備え、また、半導体基板１０１の一部にオーミックコンタクト１０４を備える。金属酸化物層１０２は、半導体基板１０１の上に接して形成されている。例えば、金属酸化物層１０４は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。また、金属酸化物層１０４は、３０〜１８０℃と低温条件のスパッタ法により形成されている。 （もっと読む）

【課題】より安定な記憶保持が行えるメモリを実現する。
【解決手段】基板１０１の上に、絶縁層１０２を介し、下部電極層（第１電極）１０３と、ビスマス（Ｂｉ）とチタン（Ｔｉ）と酸素とから構成された金属酸化物層１０４と、上部電極（第２電極）１０５とを備える。例えば、金属酸化物層１０４は、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成に比較して過剰なＴｉを含む基部層の中に、Ｂｉ₄Ｔｉ₃Ｏ₁₂の化学量論的組成の３ｎｍ〜１５ｎｍ程度の複数の微結晶粒から構成されている。また、金属酸化物層１０４は、３０〜１８０℃と低温条件のスパッタ法により形成されている。 （もっと読む）

【課題】配向性制御に優れ、高耐圧で低リーク電流特性の強誘電体膜を備えるメモリセルを実現する。
【解決手段】素子分離領域１３に挟まれたソース/ドレイン領域１２と、ゲート絶縁膜１４と、ゲート電極１５と、第１層間絶縁膜２１と、第１層間絶縁膜２１中に配置され，ソース/ドレイン領域１２に接続されるコンタクトプラグ３１と、コンタクトプラグ３１に接続される下部電極４２と、下部電極４２上に配置される強誘電体膜４３と、強誘電体膜４３上に配置される上部電極４４と、第２層間絶縁膜６１と、上部電極４４と接続されるキャパシタコンタクトプラグ７１と、ソース/ドレイン領域に接続される基板コンタクトプラグ７２と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７２に接続される配線層８０,８１とを備え、強誘電体膜４３は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセル及びその製造方法。 （もっと読む）

【課題】 強誘電体記憶装置の隣り合うメモリセル間において、強誘電体膜での分極量の干渉を抑え、安定したデータ読み出しを実現する。
【解決手段】 本発明の強誘電体記憶装置およびその製造方法は、強誘電体膜１６をゲート絶縁膜とする電界効果トランジスタをデータ記憶素子として用いるメモリセル１１と、所定の方向に繰り返し配置された複数のメモリセル１１の強誘電体膜１６の上に共通に形成されたワード線１２を備え、強誘電体膜１６が、メモリセル１１ごとに分断されて形成されている。 （もっと読む）

【課題】ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る半導体装置、かかる半導体装置を簡易に製造し得る半導体装置の製造方法、および信頼性の高い記憶装置を提供すること。
【解決手段】強誘電体メモリ１は、基板２と、基板２の一方の面側に設けられたソース電極３およびドレイン電極４と、ソース電極３とドレイン電極４との間に設けられたチャネル領域５１を備える半導体層５と、これらの各部と離間して設けられたゲート電極７と、ゲート電極７に対してソース電極３およびドレイン電極４を絶縁する機能を有し、強誘電体として機能する強誘電体ポリマーを主材料として構成された強誘電体層６とを備え、この強誘電体層６において、強誘電体ポリマーの主鎖が、基板２に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向に沿って揃っている。 （もっと読む）

【課題】本発明は、不揮発性半導体記憶装置等に利用される半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法に関し、セルの微細化及び集積化が可能で、データの記憶特性に優れ、低消費電力化が可能な半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法を提供することを目的とする。
【解決手段】半導体素子としての強誘電体ゲート付きｐｎ接合ダイオードＧＤは、強誘電体膜２６上に形成されたゲート電極２８と、強誘電体膜２６下方の半導体基板２に強誘電体膜２６の分極方向によって反転層が形成される反転層形成領域９０と、反転層形成領域９０を挟んだ両側の一方に形成されたカソード領域６２と、当該両側の他方に形成されたアノード領域６４とを有している。 （もっと読む）

【課題】浮遊電極を用いることで、従来例に比べて１端子削減された３端子で情報の書き込み及び読み出し動作を行うことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、強誘電体膜（１０７）と絶縁膜（１０６）との積層構造を有し、強誘電体膜（１０７）と絶縁膜（１０６）との界面に接するように互いに間隔を置いて形成され、界面に流れる電流を検知する第１の電極（１０３）及び第２の電極（１０４）と、第１の電極（１０３）と第２の電極（１０４）との間に位置している強誘電体膜と絶縁膜とを挟むように形成された第３の電極（１０５）及び第４の電極（１０８）とを備える。第３の電極（１０５）及び第４の電極（１０８）のうちのいずれか一方は浮遊電極である。 （もっと読む）

【課題】強誘電体膜における減分極電界の発生がほとんどなく、長期にわたり安定にデータを保持する半導体記憶装置を実現できるようにする。
【解決手段】半導体記憶装置は、基板１１の上に形成された第１の電極膜１６と、第１の電極膜の上に強誘電体膜１５及び絶縁膜１２が積層されてなる積層膜１８と、積層膜１８の上に選択的に形成された第２の電極膜１７とを備えている。積層膜１８のうちの第１の電極膜１６と接する膜の上面における第２の電極膜１７を挟んで両側の領域には、強誘電体膜１５と接するソース電極１２及びドレイン電極１３とが形成されている。第１の電極膜１６と第２の電極膜１７とは、仕事関数が異なる材料からなる。 （もっと読む）

【課題】新規な構造を有するトランジスタ型強誘電体メモリを提供する。
【解決手段】トランジスタ型強誘電体メモリ１００は、基板１０と、前記基板１０の上方に形成されたゲート電極２０と、前記ゲート電極２０を覆うように前記基板の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたソース電極４０と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と離間して位置するドレイン電極４２と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と前記ドレイン領域４２との間に位置するチャネル層５０と、を含む。 （もっと読む）

【課題】高集積化を図ることができる強誘電体メモリを提供すること。
【解決手段】強誘電体材料を主材料として構成された強誘電体層６を有し、強誘電体層６に電圧を印加することにより、強誘電体層６内の分極状態を変化させ、データを記録する強誘電体メモリ１であって、強誘電体層６は、電圧の印加を受ける領域にて、連続的あるいは段階的に膜厚が異なり、強誘電体層６に印加する電圧の電圧値を、強誘電体層６の膜厚範囲に対応した連続的あるいは段階的な電圧値から選択し、連続的な情報、あるいは段階的な多値情報を記録する。 （もっと読む）

【課題】電流ヒステリシスが低減された分子トランジスタおよびその製造方法、並びにそれを用いた不揮発性メモリおよび圧電センサを提供する。
【解決手段】シリコン酸化膜１４と、シリコン酸化膜１４上に形成されたカーボンナノチューブ１５と、カーボンナノチューブ１５を両者の間に挟むように配置されたソース電極１３およびドレイン電極１２と、カーボンナノチューブ１５の導通を制御するゲート電圧をカーボンナノチューブ１５に印加するためのシリコン基板１１とを備える分子電界効果トランジスタ１０において、シリコン酸化膜１４上に、シリコン酸化膜１４表面に化学的に結合した自己組織化単分子膜１６を形成し、カーボンナノチューブ１５上に有機強誘電体層１７を形成し、自己組織化単分子膜１６と有機強誘電体層１７との間にカーボンナノチューブ１５を挟持する。 （もっと読む）

【課題】環境に優しく、低価格であり、強誘電特性に優れ、効率よく使用できる強誘電体半導体装置のための有機物を提供する。
【解決手段】強誘電体有機物がβ相の結晶構造を有することを特徴とし、好ましくは強誘電体有機物がポリフッ化ビニリデン（ＰＶＤＦ）であり、さらに好ましくはＰＶＤＦを含む重合体、ＰＶＤＦ共重合体、ＰＶＤＦ三元共重合体、奇数ナイロン、シアノ重合体、これらの重合体、及びこれらの共重合体のうちの一つである。ＰＶＤＦの場合はα、β、γ、δの４種類の結晶構造のうちβ相に固定すると良好なヒステリシス極性特性を有し、強誘電体半導体装置の強誘電体層として好適である。 （もっと読む）

【課題】製造が容易であり、低電圧下で動作し、データ保持時間に優れた強誘電体メモリ装置及びその製造方法を提供する。本発明においてはシリコン基板１のチャネル領域（４）に対応する部分上に強誘電体層（６０）が形成される。この強誘電体層（６０）は、例えばＰＶＤＦなどの有機物よりなる。この有機物強誘電体層（６０）は１Ｖ以下の低電圧下で分極特性を示し、この分極特性は経時的に変動せず一定時間以上持続される。従って、低電圧下で動作が可能であり、また簡単な構造および製造方法をもって製造できる強誘電体メモリ装置が具現される。 （もっと読む）

【課題】一対のチャンネル領域に対応する単一ゲート電極を有する半導体素子及びランダムアクセスメモリを提供する。
【解決手段】半導体基板１１０の一対のフィン１０５ａ，１０５ｂに形成された一対のチャンネル領域と、一対のチャンネル領域に対応するゲート電極１３０と、一対のフィン１０５ａ，１０５ｂに形成されたソースに同時に接するソースコンタクトプラグ１３５及びドレインに同時に接するドレインコンタクトプラグ１４０と、を備え、ドレインコンタクトプラグ１４０上のストレージノードまたはチャンネル領域とゲート電極１３０との間のストレージノードをさらに備えうる半導体素子である。 （もっと読む）

【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。 （もっと読む）

【課題】 不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。
【解決手段】 ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。 （もっと読む）

【課題】 十分なチャネル電流が得られるように、局在化した電荷のキャリア密度を向上させる。
【解決手段】 半導体記憶装置は、第１の強誘電体膜（３）及び第２の強誘電体膜（６）よりなる積層膜と、積層膜を垂直方向に横切る電場を発生させる手段（２、７）と、第１の強誘電体膜（３）と第２の強誘電体膜（６）との界面に電流を流し且つ前記電流を検出する手段（４、５）とを備えている。 （もっと読む）

【課題】十分容量を確保することができる不揮発性メモリ及びその製造方法を提供すること。
【解決手段】素子分離膜２２が形成されたシリコン基板２１と、基板２１上に形成されたフローティングゲート２８ａと、基板２１とフローティングゲート２８ａの両側の端部領域との間に配置されたトンネル酸化膜２７と、基板２１との間及びフローティングゲート２８ａとの間の拡散バリア膜を介して配置された強誘電体膜２４と、ゲート酸化膜２９を介してフローティングゲート２８ａ上に形成されたコントロールゲート３２と、積層されたフローティングゲート２８ａ及びコントロールゲートを含む両側の側壁に形成されたスペーサ３４と、スペーサ３４が位置する領域を含み、コントロールゲート３２の両側の端部領域に対応するの基板２１のアクティブ領域の表層部に形成されたソース／ドレイン領域３５とを備えている。 （もっと読む）

【課題】 強誘電体膜と強磁性体膜との２つの層を積層することなく、かつ強磁性及び強誘電性を損なうことのない構造を有する半導体装置を提供する。
【解決手段】 半導体からなる表層部を含む基板１の該表層部内のチャネル領域２の両側に、ソース領域３及びドレイン領域４が形成されている。チャネル領域の上にゲート絶縁膜７が形成されている。ゲート絶縁膜の上に被制御膜９が形成されている。被制御膜は、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す。被制御膜の上にゲート電極１０が形成されている。被制御膜の磁化の向きを変化させる磁化制御構造が設けられている。 （もっと読む）