【課題】 強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。 （もっと読む）

【課題】 本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。
【解決手段】
このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＮ型ドレイン領域、Ｐ型チャンネル領域及びＮ型ソース領域でなるフローティングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルアレイの読取り/書込み動作を制御することになる。 （もっと読む）

【課題】フローティングチャンネル層を形成し、データ維持特性を改善可能にする。メモリセルの信頼性を向上させると共にセルの全体的なサイズを縮小可能にする。
【解決手段】本発明は不揮発性強誘電体メモリ装置に関し、強誘電体の分極状態に従いメモリセルのチャンネル抵抗が変化する特性を利用して不揮発性メモリセルの読取り/書込み動作を制御する技術を開示する。このような本発明は、ボトムワードラインの上部に絶縁層を形成し、絶縁層の上部にＰ型ドレイン領域、Ｐ型チャンネル領域及びＰ型ソース領域でなるフローディングチャンネル層を形成し、フローティングチャンネル層の上部に強誘電体層を形成し、強誘電体層の上部にワードラインを形成し、強誘電体層の極性に従いチャンネル領域に誘導される抵抗状態を制御して、メモリセルの読取り/書込み動作を制御することになる。 （もっと読む）

【課題】 鉛を含まず、かつＰＺＴと同程度の残留分極を示す強誘電体材料及びその製造方法を提供する。
【解決手段】 下地部材の表面上に、ＢｉＦｅＯ_３の前駆体溶液を塗布する。塗布後に熱処理を行い誘電体膜を得る。誘電体膜を、非酸化性雰囲気中で加熱し、結晶化させる。これにより、Ｂｉ、Ｆｅ、及びＯを構成元素として含み、正方晶系または斜方晶系の結晶格子をもつ強誘電体材料が得られる。 （もっと読む）

【課題】
不正アクセスが検出されてから一定時間後に情報の漏洩を防止する動作状態となることで、信頼性及び利便性をより高めることができる半導体装置を提供する。
【解決手段】
半導体メモリ素子３０１と、書き込み及び消去を繰返し実行することにより自己破壊する自己破壊型トランジスタ３０３と、不正アクセスを検知する不正アクセス検出回路３０４と、半導体メモリ素子３０１及び自己破壊型トランジスタ３０３を操作する演算処理装置３０２と、を備えてなり、演算処理装置３０２は、不正アクセス検出回路３０４により不正アクセスが検出されたときに、自己破壊型トランジスタ３０３に対して書き込み及び消去を繰り返し実施し、自己破壊型トランジスタ３０３が自己破壊したときに、所定の動作状態となる。 （もっと読む）

本発明は一般に強誘電体膜を有する装置に係り、特にシリコン基板上にエピタキシャル成長した強誘電体を有する半導体装置に関する。
本発明は、（１１１）配向した基板と、前記基板上に形成された（００１）配向のペロブスカイト構造を有するエピタキシャル膜と、前記エピタキシャル膜上に形成された電極とを含む容量素子であり、ペロブスカイト型エピタキシャル膜の成膜方法は、（１１１）配向を有する基板上に（００１）配向を有する岩塩構造の金属酸化物膜をエピタキシャルに成長し、前記金属酸化物膜上に（００１）配向を有しペロブスカイト構造を有する金属酸化物膜をさらにエピタキシャルに成長する工程を含む。
本発明により、強誘電体メモリやＳＡＷフィルタ、強誘電体アクチュエータなどの様々な機能素子を形成することが可能になる。
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【課題】電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関し、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
【解決手段】本発明は、不揮発性メモリ回路であって、第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。 （もっと読む）

【課題】 半導体素子上に、金属酸化物を含む薄膜が形成されてなる半導体デバイスを形成する際に、半導体素子に熱損傷を与えない程度の低温にて形成可能な半導体デバイスを提供する。
【解決手段】
半導体デバイスは、半導体素子上に、金属酸化物を含む薄膜(106)が形成されてなる半導体デバイスであって、薄膜(106)は、金属酸化物よりなる複数の結晶粒子(106a)の集合体であり、複数の結晶粒子(106a)の各々は、表面の一部において、隣接する結晶粒子と結合している。 （もっと読む）

【課題】 従来、例えば、ゲート絶縁膜としてＳiＯ₂を使用したＭＯＳＦＥＴは、その絶縁耐圧によってゲート絶縁膜に誘起できる電荷量が制限され、低い駆動電圧で大きな電流を制御することが困難であった。
【解決手段】 制御電圧が印加されるゲート電極３と、該制御電圧によって導通状態が制御されるソース電極４およびドレイン電極５とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層１と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜２と、を備えるように構成する。 （もっと読む）

【課題】ＭＦＭｏｘに用いられるＳｉＯ_２、チタンおよびＩｎ_２Ｏ_３の薄膜の選択的エッチング技術を提供する。
【解決手段】本発明の上記薄膜の３層構造を選択的にエッチングする方法は、約１０から３０sccmの範囲内のＣ_３Ｆ_８と、約２０から４０sccmの範囲内のアルゴンとを使用し、約２から６mtorrの範囲内の圧力下での、約１０００から３０００wattの範囲内のＲＦソースと約４００から８００wattの範囲内のＲＦバイアスとを使用する、チタンの層で停止するＳｉＯ_２のエッチングと、約１０から５０sccmの範囲内のＢＣｌと、約４０から８０sccmの範囲内の塩素と、約４から８mtorrの範囲内の圧力と約１００から２００wattの範囲内のＲＦバイアスとの下での約２００から５００wattの範囲内のＴｃｐとを使用する、Ｉｎ_２Ｏ_３の層で停止するチタンのエッチング、とを含む。 （もっと読む）

【課題】半導体製造プロセスにおいて使用するために、導電性酸化物材料から窒化シリコンを好適に選択的にエッチングするドライエッチングプロセスを提供すること。
【解決手段】酸化剤をエッチングガス混合物に加えることは、窒化シリコン（５）のエッチング速度を高める一方で、導電性酸化物（４）のエッチング速度を下げ得、改良したエッチング選択性がもたらされる。開示された選択的エッチングプロセスは、強誘電体の封じ込め材料として窒化シリコンを有する導電性酸化物／強誘電体界面を用いる強誘電体メモリデバイス製造に十分適している。 （もっと読む）

【課題】薄く、完全に空乏化されたＳＯＩデバイス上に形成されたデバイスに適したブロック消去の方法を提供する。
【解決手段】本発明によるＭＦＩＳメモリアレイをブロック消去する方法は、複数のＭＦＩＳメモリトランジスタゲートを接続するワード線を備えた複数のＭＦＩＳメモリトランジスタを有するＭＦＩＳメモリアレイを提供することを含む。共通のワード線に接続された全てのＭＦＩＳメモリトランジスタ（４９）は共通のソース（５２）を有しており、各トランジスタのドレイン（５０）がビット出力としての機能を果たし、ワード線に沿った全てのＭＦＩＳチャネルがＰ＋領域によって分離され、ＳＯＩ基板上のＰ＋基板領域（３６）にさらに結合されている。本方法では、さらに、ワード線に沿った全てのビット出力、共通のソース、Ｐ＋基板領域を一斉にグランド電位に維持する間において、ワード線に負のプログラミング電圧が印加される。 （もっと読む）

【課題】強誘電体膜の分極状態を利用して、データの読み出し精度の高い半導体記憶装置の製造方法を提供する。
【解決手段】上向きの分極又は下向きの残留分極を生じうる強誘電体膜２２から、分極状態に応じたデータを読み出す際、制御ゲート電極２３にバイアスを印加して読み出すとともに、例えば下向きの残留分極がある状態をデータ“１”とし、上向きの残留分極がある状態から残留分極がほぼ存在していない状態をデータ“０”とする。特に、残留分極がほとんどない状態をデータ“０”とすることにより、データ“０”のときの読み出し電流値がほぼ一定になるので、読み出し精度が向上する。また、予め一方のデータ（例えばデータ“１”）にインプリントを誘起させておくことにより、読み出し精度がさらに向上する。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 メモリセル２７ｍ及びリファレンスセル２７ｒは、共に、ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体を備える。メモリセル２７ｍは、ゲート電極の両側のメモリ機能体２７ｍｒ、２７ｍｌにおいて、夫々独立した情報の記憶及び読出しが可能である。一方、リファレンスセル２７ｒは、ゲート電極の片側のメモリ機能体２７ｒｌに記憶された情報のみがセンスアンプ２２で参照される。 （もっと読む）

【課題】シンプルな製造プロセスによる新規なトランジスタ構造を提供する。
【解決手段】本発明によるトランジスタは、半導電性金属酸化物チャネル層（５１）と、半導電性金属酸化物チャネル層（５１）に提供されたソース領域（６４）およびドレイン領域（６５）と、ソース領域（６４）とドレイン領域（６５）との間、かつ半導電性金属酸化物層（５１）の上のゲート構造とを備える。その半導電性金属酸化物が、インジウム酸化物と、ルテニウム酸化物と、タングステン酸化物と、モリブデン酸化物と、チタン酸化物と、鉄酸化物と、スズ酸化物と、亜鉛酸化物と、ＣｅＯ_２と、Ｇａ_２Ｏ_３と、ＳｒＴｉＯ_３と、ＬａＦｅＯ_３と、Ｃｒ_ｘＴｉ_ｙＯ_３とからなる群から選択される。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 半導体記憶装置は、メモリセルアレイ３７ｍａ、メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路４０ｍ、４０ｒ、センスアンプ３２、及び、メモリセル３７ｍ１１、３７ｍ１２、・・・に記憶されたデータ情報を読み出す際に参照するリファレンスセル３７ｒ１、３７ｒ２、…を有する。前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下にゲート絶縁膜を介して配置されたチャネル領域とチャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有する。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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