【課題】同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備える透明不揮発性メモリセル及びその製造方法を提供する。
【解決手段】本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。本発明によれば、同一の基板上に形成されたメモリトランジスタ及び駆動トランジスタを備え、可視光領域で透明な不揮発性メモリセルを提供することができる。 （もっと読む）

【課題】優れた特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に設けられた素子形成領域１０ｂと、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、を備えたメモリセルトランジスタと、メモリセルトランジスタに隣接して形成された素子分離領域１３と、を具備し、メモリセルトランジスタのチャネル幅方向に平行な断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】バックゲート電極へのリーク電流を抑えた薄膜トランジスタ（ＭＦＳＦＥＴ）を提供することにある。
【解決手段】基板１１上に形成されたゲート電極１２と、ゲート電極１２上に形成された強誘電体膜からなるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたオーミック電極からなるソース・ドレイン電極１５ｓ、１５ｄと、ソース・ドレイン電極１５ｓ、１５ｄ間のゲート絶縁膜１３上に形成された半導体膜１４とを備え、ゲート絶縁膜１３と半導体膜１４との界面をチャネルとする。 （もっと読む）

【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備えた半導体メモリセル２０であって、ＭＦＳＦＥＴの第１のゲート電極３は、基板１上の結晶性絶縁膜２表面に形成された結晶性導電膜３からなり、強誘電体膜４は、第１のゲート電極３を覆って結晶性絶縁膜２上に形成され、常誘電体膜９は、半導体膜５を介して強誘電体膜４上に形成され、ＭＩＳＦＥＴ２２の第２のゲート電極１０は、常誘電体膜９上に形成されている。 （もっと読む）

【課題】スイッチング特性に優れ、セルサイズの小さい半導体メモリセルを提供することにある。
【解決手段】ゲート絶縁膜が強誘電体膜４で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜９で構成されたＭＩＳＦＥＴ２２からなる選択スイッチング素子とを備え、強誘電体膜４と常誘電体膜９とはアモルファス半導体膜５を介して積層されており、強誘電体膜４側に、ＭＦＳＦＥＴ２１の第１のゲート電極３が形成され、常誘電体膜９側に、ＭＩＳＦＥＴの第２のゲート電極１０が形成されている。アモルファス半導体膜５は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２の共通のチャネル層を構成しており、アモルファス半導体膜５の主面上に、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２に共通のソース電極６及びドレイン電極８が形成されている。 （もっと読む）

【課題】ＮＡＮＤ型の不揮発性記憶装置において、障壁高さが低い絶縁体や誘電率の高い絶縁体や電荷をトラップする絶縁体や強誘電体を記憶素子に使用し、高速化や書込み回数の制約を改善できるが、電荷の漏洩が増えて長期の記憶維持が困難になる。また、微細化や多値化によっても記憶維持が困難になっている。読書き操作時の電荷の漏洩をある程度容認し得る装置を提供する。
【解決手段】漏洩した電荷はリフレッシュ操作で回復して、動作マージンが不足気味の記憶素子でも利用可能にする。記憶ブロック毎の読書き回数をカウンタで集計して、読書き回数が一定の値を超過した記憶ブロックをリフレッシュする。 （もっと読む）

【課題】優れた特性を有するメモリーセルを提供することにある。
【解決手段】
a)二つの対向面を有する有機半導体、
b)有機半導体の一つの面と接触する二つの隔置された電極（その間の距離はチャンネル長さであり、その間の有機半導体の部分はチャンネル領域として形成される）、
c)誘電率及び二つの対向面を有する強誘電ポリマー（一つの面はチャンネル領域の少なくとも一部について有機半導体の一つの面と接触している）、及び
d)チャンネル領域の少なくとも一部について強誘電ポリマーの一つの面と接触しているゲート電極
を含むことを特徴とするメモリーセル。 （もっと読む）

【課題】非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供する。
【解決手段】第１及び第２のトランジスタ形成領域上に第１のトランジスタにヒステリシス特性を与える絶縁膜１を形成し、これを第１のトランジスタのゲート絶縁１膜とする工程、及び、第２のトランジスタ形成領域上の絶縁膜１を部分的にエッチング除去することにより、第２のトランジスタにヒステリシス特性を与えない絶縁膜とし、これを第２のトランジスタのゲート絶縁膜とする工程を含む。 （もっと読む）

【課題】最適化された電荷蓄積層を有する特性が優れた半導体装置を提供する。
【解決手段】半導体基板１０に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、第１のメモリセルトランジスタと第２のメモリセルトランジスタとの間に形成された素子分離領域１３と、を具備し、第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、素子分離領域の上面は、電荷蓄積絶縁膜の上面の中央部よりも高く、チャネル幅方向の断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】数ｎｍ程度のセルサイズを実現可能な強誘電体及び記憶装置を提供すること。
【解決手段】強誘電体２は、分子内で正に帯電された水素原子群（第一原子群）１５と負に帯電された酸素原子群（第二原子群）１６とが結合された水分子（極性分子）１７同士が、さらに水素原子群１５又は酸素原子群１６が一端２ａ又は他端２ｂに配されるよう一方向に交互に配列された５本の一次元鎖１３Ａ〜１３Ｅを有するアイスナノチューブ１１Ａと、アイスナノチューブ１１Ａを内包するカーボンナノチューブ（ナノチューブ）１１Ｂと、を備えている。 （もっと読む）

【課題】ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止する。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順で積層されたゲート構造を有しており、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３を加熱処理によって形成する焼成温度で非晶質である。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】 従来よりも小型化が可能で安定した動作が可能であり、下地との密着性に優れた強誘電体膜、強誘電体膜を用いた半導体装置、その製造方法および強誘電体膜を用いた強誘電体デバイスを提供する。
【解決手段】 半導体装置７１は基板５５、絶縁体５６、酸化タンタル膜６６、強誘電体膜（ＳＴＮ膜）５７、上部電極膜６２を有している。
酸化タンタル膜６６は強誘電体膜（ＳＴＮ膜）５７を結晶化する際に下地となる。
酸化タンタル膜６６は酸素を含み、格子情報が強誘電体膜（ＳＴＮ膜）５７の結晶と近似している。
そのため、酸化タンタル膜６６上にＳＴＮを結晶化すると、酸素欠損がなく、結晶粒径が１００ｎｍ以下の強誘電体膜（ＳＴＮ膜）５７が得られる。 （もっと読む）

【課題】簡単な動作で、ＭＦＳＦＥＴに記憶された多値データを読み出すことのできる半導体記憶装置を提供することにある。
【解決手段】強誘電体膜１３からなるゲート絶縁膜と、半導体膜１４からなるチャネルとを有する第１の電界効果トランジスタ２１で構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子２４とを備え、メモリセルは、強誘電体膜１３の分極状態に応じた、少なくとも３値以上のチャネル抵抗値を多値データとして記憶している。メモリセルに記憶された多値データは、メモリセルと負荷素子２４との間の中間電位を検出することによって読み出され、読み出し動作は、メモリセルに記憶された多値データを、チャネル抵抗値の高い状態から順に判別することによって実行される。 （もっと読む）

【課題】自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供する。
【解決手段】下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む光変調装置であって、上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいることを特徴とし、さらに強誘電体キャパシタを駆動するための制御回路を半導体基板１０上に有するとともに、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６として機能させる。 （もっと読む）

【課題】強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】強誘電体トランジスタＦＴＲは、ゲート絶縁膜に強誘電体膜ＦＦを有し、読み出しワード線ＲＷＬにソース／ドレインの一方が接続され、読み出しビット線ＲＢＬにソース／ドレインの他方が接続され、プレート線ＰＬにウエルＮＷが接続されている。選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。強誘電体トランジスタのソースおよびドレインを用いて読み出し動作を行うことで、読み出し動作時に、強誘電体トランジスタのゲート絶縁膜を構成する強誘電体膜に電圧が印加されることを避けることができ、強誘電体膜の分極状態が変化することを防止できる。 （もっと読む）

【課題】 強誘電体メモリセルに保持されたデータの読み出しマージンの低下を防止する。
【解決手段】 強誘電体トランジスタは、ゲート絶縁膜に強誘電体膜を有し、ソース／ドレインの一方がプレート線に接続され、ソース／ドレインの他方およびウエルが接続ノードに接続され、ゲートがドライブ線に接続されている。選択トランジスタは、ゲートがワード線に接続され、ソース／ドレインの一方がビット線に接続され、ソース／ドレインの他方が接続ノードに接続されている。プレート線およびドライブ線は、第１方向に並ぶメモリセルの列に共通に接続されている。ビット線は、第１方向に交わる第2方向に並ぶメモリセルの列に共通に接続されている。ワード線は、第１および第2方向に対して斜めに配線されている。第１方向に並ぶメモリセルおよび第２方向に並ぶメモリセルは、互いに異なるワード線に接続されている。 （もっと読む）

【課題】短チャネル効果が抑制され高い電流駆動力を有する細線半導体素子を実現する。
【解決手段】半導体基板上に設けられた絶縁領域と、絶縁領域上に略平行に整列して設けられた第一導電型の複数の線状半導体層と、各線状半導体層に離間して設けられた第二導電型のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、各線状半導体層の上面と側面上に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、線状半導体層を線方向に流れる電流に垂直、且つ基板表面に平行に測ったチャネル領域の長さが、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、複数の線状半導体層の間隔が、線状半導体層の上面とゲート電極との間隔の二倍以下であり、絶縁領域の表面の少なくとも一部に於ける誘電率が、酸化シリコンの誘電率よりも低い。 （もっと読む）

【課題】安定した特性を有する半導体メモリセル、及びそれを用いた高密度な半導体メモリアレイを提供することにある。
【解決手段】第１のＦＥＴ３１からなるメモリ素子と、第２のＦＥＴ３２からなる選択スイッチとが直列に接続され、基板１上に積層された半導体膜４及び誘電体膜８が、第１及び第２のＦＥＴ３１、３２の共通のチャネル及びゲート絶縁膜を構成している。誘電体膜８上には、第１のＦＥＴ３１の第１のゲート電極９、及び第２のＦＥＴ３２の第２のゲート電極１０が形成され、半導体膜４上には、ドレイン電極５及びソース電極６が形成されている。そして、半導体膜４下には、強誘電体膜３を介してバックゲート電極２が形成され、チャネルを構成する半導体膜４の端部は、バックゲート電極２の端部の内側に位置している。 （もっと読む）