【課題】浮遊トラップ型メモリ素子も於いて、データ保持機能を強化するためトンネリング絶縁膜を厚くしても、消去動作が正確に行われるようにする。
【解決手段】半導体基板１０、基板上に形成されたゲート電極２７、基板とゲート電極との間に積層されたトンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜とを含み、トンネリング絶縁膜に印加される電界の強度がブロッキング絶縁膜に印加される電界の強度より高いことを特徴とする。 （もっと読む）

【課題】半導体記憶素子を積層中の不良発生箇所の特定を容易にし、また、データの書き込みの信頼性を上げることができる不揮発性半導体記憶装置及びその制御方法を提供する。
【解決手段】基板層の上に交互に積層された複数の導電体層及び複数の絶縁層を有し、複数の導電体層又は複数の絶縁層のうち少なくとも一層が他の複数の導電体層又は複数の絶縁層とは物理的性質が異なる層である積層部と、積層部の上面から基板層に到達する複数のメモリプラグホールによって露出された導電体層及び絶縁層の表面に形成された半導体層と、半導体層と導電体層の交点に形成された電気的に書き換え可能な複数のメモリ素子であって、複数のメモリ素子はそれぞれ制御電極を有し、制御電極それぞれが前記複数の導電体層にそれぞれ接続されている複数のメモリ素子を有するメモリストリングと、を有することを特徴とする不揮発性半導体記憶装置を提供する。 （もっと読む）

【課題】実用化が可能である程度の期間データを保持することのできる半導体強誘電体記憶デバイスの製造方法を提供できるようにすること。
【解決手段】ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム・アルミニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10^-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。 （もっと読む）

【課題】実用化が可能である程度の期間データを保持することのできる半導体強誘電体記憶デバイスの製造方法を提供できるようにすること。
【解決手段】ソース領域とドレイン領域を有する半導体基板または半導体領域上に、ハフニウム酸化物を主成分とする絶縁体バッファ層、強誘電体膜およびゲート電極がこの順に積層されているトランジスタを有する半導体強誘電体記憶デバイスの製造方法であって、半導体表面処理、絶縁体バッファ層形成、強誘電体膜形成、ゲート電極形成および熱処理工程を含み、前記絶縁体バッファ層形成を、窒素と酸素のモル比が1:1〜1:10^-7の混合ガスの雰囲気中にて行うことを特徴とする半導体強誘電体記憶デバイスの製造方法。 （もっと読む）

【課題】良好な特性を持つ強誘電体メモリ装置の製造方法を提供する。
【解決手段】ＭＯＳ型トランジスタ３が、半導体基板１のＭＯＳ型トランジスタ領域１ｂに形成され、層間層４が、ＭＯＳ型トランジスタ領域１ｂおよび半導体基板１の強誘電体ゲートＦＥＴ領域１ａに形成され、層間層４の強誘電体ゲートＦＥＴ領域１ａが開口され、強誘電体ゲートＦＥＴ６が、強誘電体ゲートＦＥＴ領域１ａの開口部５に形成されるようになり、信頼性が向上された強誘電体メモリ装置を製造することができる。 （もっと読む）

【課題】消費電力が低減された半導体装置を提供すること。
【解決手段】半導体装置１は、第１の半導体素子２と、第２の半導体素子３と、を備え、第１の半導体素子２が第１のソース電極２２と、第１のドレイン電極２３と、第１の有機半導体層２４と、第１のゲート絶縁層２５と、第１のゲート電極２１と、を有し、第２の半導体素子３が第２のソース電極３２と、第２のドレイン電極３３と、第２の有機半導体層３４と、第２のゲート絶縁層３５と、第２のゲート電極３１と、を有し、前記第２のゲート絶縁層３５が有機強誘電体材料を含む、ことを特徴とする。 （もっと読む）

【課題】半導体膜の自発分極の影響を無くし、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を提供することにある。
【解決手段】強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。半導体膜４は、自発分極を有する材料からなり、自発分極の方向が、強誘電体膜３と半導体膜４との界面に対して平行になっている。 （もっと読む）

【課題】シリコン基板上にバッファ層としてγ−Ａｌ_２Ｏ_３単結晶膜を用いることにより、優れた特性の強誘電体素子を提供する。
【解決手段】ＭＦＭＩＳ構造薄膜２の最下層のシリコン基板４上には、γ−Ａｌ_２Ｏ_３単結晶膜６が形成されている。γ−Ａｌ_２Ｏ_３単結晶膜６の直上には、酸化物導電体であるＬａＮｉＯ_３膜８が下部電極として形成されている。ＬａＮｉＯ_３膜８の直上には、強誘電体材料であるＰＺＴ薄膜１０が形成されている。ＰＺＴ薄膜１０の上面には、上部電極であるＰｔ層１２が形成されている。 （もっと読む）

【課題】従来の主な強誘電体メモリはデータを破壊読み出しするので再書き込みを必要とするか、あるいはメモリセルを行列状に配置して、データを破壊しなとような制御をしていた。したがって、制御回路が複雑で、かつデータ読み出しの際のサイクルタイムが長く、一般的ＩＣの中に取り組むのが容易でなかった。
【解決手段】Ｐ型とＮ型のゲート部に強誘電体薄膜を有する電界効果型トランジスタを電源端子に対して通常の極性の逆に接続し、他端の電極とゲート電極を互いにすべて接続して入出力端子とした。 （もっと読む）

【課題】構造が簡単でデータ保持特性に優れた電界効果トランジスタと強誘電体メモリ装置及びこれらの製造方法を提供する。
【解決手段】基板１にソース領域２及びドレイン領域３が形成され、このソース領域２とドレイン領域３との間のチャンネル領域４上には強誘電体膜または強誘電体層５が形成される。この時、強誘電体層５は無機物強誘電物質と有機物の混合物で構成される。強誘電体層５は無機物強誘電物質と有機物の混合溶液を生成し、基板上にこの混合溶液を塗布して強誘電体層を形成した後、これを焼成及びエッチングする過程を通じて形成する。 （もっと読む）

【課題】強誘電体電界効果トランジスタを備えそのゲート側に設けられる回路の簡素化を図ることができる半導体装置を提供する。
【解決手段】ゲート部の等価回路が直列接続された強誘電体キャパシタＣ_F及び常誘電体キャパシタＣ_Pからなり、強誘電体キャパシタＣ_Fの残留分極に応じた閾値電圧Ｖ_THを有する強誘電体電界効果トランジスタと、前記強誘電体電界効果トランジスタのゲート電位を固定（例えばグランド電位に固定）し、前記強誘電体電界効果トランジスタのバックゲート電位を可変する（例えば＋１０Ｖ／−１０Ｖの切り替え）ことにより、前記強誘電体電界効果トランジスタのゲートとバックゲート間の電位差に応じた残留分極状態を前記強誘電体キャパシタに書き込む制御部（不図示）とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】有機強誘電体膜の形成方法、記憶素子の製造方法、記憶装置、および電子機器を提供すること。
【解決手段】基板２の一方の面上に、有機強誘電体材料を含む液状材料を塗布・乾燥して、有機強誘電体膜４の結晶化度よりも低い結晶化度で有機強誘電体材料を主材料として構成された低結晶化度膜４Ｂを形成する第１の工程と、低結晶化度膜４Ｂを加熱・加圧することにより、低結晶化度膜４Ｂを整形しつつ低結晶化度膜４Ｂの結晶化度を高めて、有機強誘電体膜４を形成する第２の工程とを有する。 （もっと読む）

【課題】構造が簡単でデータ保持特性に優れた電界効果トランジスタ及び強誘電体メモリ装置を提供する。
【解決手段】本発明に係る電界効果トランジスタもしくは強誘電体メモリ装置は、ＭＦＭＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃ−Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有し、ソース及びドレイン領域２、３とその間にチャネル領域４が形成される基板１と、該基板のチャネル領域の上側に形成される下部電極層と、該下部電極層上に形成される強誘電体層３１と、該強誘電体層上に形成される上部電極層と、を備える。 （もっと読む）

【課題】 信頼性高く不揮発記憶を書き込めるようにする。非記憶と不揮発記憶の両方、一時記憶(揮発記憶)と不揮発記憶の両方を一つの回路で行い得るようにする。
【解決手段】 前段回路の情報を状態検地強調回路Aを介して本段回路に書き込む。制御信号V selectがL、即ち/V selectがHの時、回路Aでは小電圧のVcc0とVss0が選択され、これが前段回路に印加される。この時、本段回路のn-Tr2のゲート-p型基板端子間には0V以上Vcc0-Vss0以下の電位しか印加されないのでオフとオンの判別が可能な程度にチャネル抵抗は変化するが十分な不揮発記憶書き込みを行うほどではない。V selectがH、即ち/V selectがLに変わると、回路Aでは大電圧のVcc3とVss3が選択され、これが前段回路に印加される。V selectがHになる直前のVnの論理がHならば、n-Tr2には不揮発オン状態の書込が行われ、p-Tr2には不揮発オフ状態の書込が行われる。 （もっと読む）

【課題】ＦｅＲＡＭやＭＲＡＭ等の半導体記憶装置の側壁部のダメージを軽減し、キャパシタリーク電流を低減する。
【解決手段】半導体基板１０に配置されたスイッチングトランジスタのソース・ドレイン拡散層２６と、半導体基板１０及びソース・ドレイン拡散層２６上に配置された層間絶縁膜８と、層間絶縁膜８上に配置された下部電極１４，下部電極１４上に配置された強誘電体膜１６，及び強誘電体膜１６上に配置された上部電極１８からなる強誘電体キャパシタとを備え、上部電極１８が強誘電体膜１６と接する側壁部が強誘電体膜１６の表面となす角度αが、上部電極１８の表面近傍のハードマスクの側壁部２０が強誘電体膜１６の表面となす角度βよりも大きい半導体記憶装置及びその製造方法。 （もっと読む）

【課題】FETのチャネルの酸化やチャネルへの不純物の混入を防ぐことができ、容易に作製することができる１Ｔ方式の強誘電体メモリを提供する。
【解決手段】本発明の強誘電体メモリは、ソース電極１２とドレイン電極１３の間にp型又はn型半導体から成るチャネル１４を有し、チャネル１４の上に強誘電体から成る記録層１５、及びゲート電極１６を有し、記録層１５がチャネル１４の表面に化学的に吸着した自己組織化膜から成ることを特徴とする。この強誘電体メモリを作製する際、自己組織化膜の材料の溶液にチャネル１４の表面を接触させるだけで記録層１５を容易に作製することができる。また、この記録層１５の作製の際に加熱する必要がないことにより、チャネル１４が酸化したりチャネル１４に不純物が混入することを防ぐことができる。 （もっと読む）

【課題】従来の主なプログラマブルロジックアレイは一度のみの変更に限定されていた、あるいは電源投入時にプログラム情報を外部の不揮発性メモリからロードし直す必要があり、電源投入時における即時の動作はできなかった。また、ＦＰＧＡ等は面積効率が悪くコストが非常に高く、低価格の商品においては容易に用いることが困難であった。
【解決手段】ＭＯＳＦＥＴとゲート部に強誘電体を有するＭＦＳＦＥＴを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、ＭＦＳＦＥＴを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列ＮＡＮＤ型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。 （もっと読む）

【課題】微細なＣＭＯＳ回路に搭載することができ、良好な残留分極特性を示す強誘電体膜とその製造方法、強誘電体キャパシタ、および強誘電体メモリとその製造方法を提供する。
【解決手段】強誘電体膜の製造工程において、基板温度を３８０℃以上且つ４２０℃以下とするＭＯＣＶＤ法により強誘電体膜を成膜した後、基板温度を６５０℃以上且つ７５０℃以下とする熱処理により結晶化させる。強誘電体膜は、Ｂｉ_−ｘ＋ｙＡ_ｘＴｉ_３Ｏ_１２（ＡはＬａ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、及びＶからなる群から選ばれた１つの元素であり、０≦ｘ＜２且つ３．８≦（−ｘ＋ｙ）≦４．６の範囲である）から構成されており、強誘電体膜における７３％以上の結晶のｃ軸方向が前記基板面に対して７０度以上且つ９０度以下傾いている。 （もっと読む）

【課題】１ビットを超える情報の記憶と低電源電圧化との両立を図り、且つ可及的に簡略な配線の、高集積度且つ高性能の不揮発性半導体記憶素子を得ることを可能にする。
【解決手段】半導体基板１に形成された第一の導電型の半導体領域３内に互いに向かい合う様に形成された第二の導電型のソース・ドレイン領域４と、ソース・ドレイン領域の間の半導体領域上に形成され且つ間に浮遊ゲート電極６，８を介して積層された少なくとも二層の強誘電体絶縁膜５，７，９と、浮遊ゲート電極と強誘電体絶縁膜との積層膜の、ソース・ドレイン領域を結ぶ方向と垂直な方向の側面に設けられた第一の絶縁膜１０と、第一の絶縁膜が設けられた、浮遊ゲート電極と強誘電体絶縁膜との積層膜の側面に第一の絶縁膜を挟むように形成されるとともに浮遊ゲート電極と強誘電体絶縁膜との積層膜の上面に形成された制御ゲート電極１１と、を備えている。 （もっと読む）

【課題】面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作ができる半導体記憶装置を提供する。
【解決手段】ｍ(＝１０)段のメモリセル３３m1、３３m2、３３m3、…、３３m1が直列に接続されたメモリセルアレイを備える。上記ｍ段のメモリセルは、連続する２段毎のメモリセル対に分ける。そして、奇数番目のメモリセル対３３m1,３３m2、３３m5,３３m6、３３m9,３３m10のゲート電極を、第１のワード線３１w21に電気的に接続する。一方、偶数番目のメモリセル３３m3,３３m4、３３m7,３３m8のゲート電極を、第２のワード線３１w22に電気的に接続する。 （もっと読む）