強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置
【課題】従来の主なプログラマブルロジックアレイは一度のみの変更に限定されていた、あるいは電源投入時にプログラム情報を外部の不揮発性メモリからロードし直す必要があり、電源投入時における即時の動作はできなかった。また、ＦＰＧＡ等は面積効率が悪くコストが非常に高く、低価格の商品においては容易に用いることが困難であった。
【解決手段】ＭＯＳＦＥＴとゲート部に強誘電体を有するＭＦＳＦＥＴを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、ＭＦＳＦＥＴを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列ＮＡＮＤ型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。
【解決手段】ＭＯＳＦＥＴとゲート部に強誘電体を有するＭＦＳＦＥＴを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、ＭＦＳＦＥＴを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列ＮＡＮＤ型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリをプログラミングの手段として用いて、ひとつの集積回路装置の機能を様々に変えることのできるプログラマブル・ロジック・デバイス（以下ＰＬＤと略すこともある。なお、ＰＬＤとはProgrammable Logic Deviceの頭文字を連ねたものである。）をゲート部に強誘電体を有する電界効果型トランジスタを用いて構成する手法に関する。
【背景技術】
【０００２】
近年、ＰＬＤが重要性を増している。それは集積回路の微細化、高集積化にともない、以下に述べるような課題が顕著になっているからである。集積回路が微細化すると、製造工程が複雑になり、納期が非常に長くなる。また、微細化にともない製造工程で必要とするガラスマスクが非常に高価となり、大量のロット数を生産しないと製造コストに大きく跳ね返り、競争力を失いかねない課題が生じている。一方、時代の変化と流れが激しくなるなかで、製品は多品種小量生産が要求されることが増えている。また、設計途中での仕様変更や、企画の中止がしばしば起こる。また、機能が複雑になるにつれ、設計がより難しくなり試作した結果、予期せぬ事態により再設計する頻度が増加している。以上のような状況下において、従来のように集積回路の機種設計を一品種づつ設計していく手法をとると、前述したコストアップ、短納期、多品種小量生産への対応や、仕様変更や設計ミス等へのリカバリー対策が充分にとれず、製品企画そのものが消滅してしまい、かつ膨大な開発費用を回収出来ない事態に陥ることがしばしば起きている。
【０００３】
以上のような状況にあって、ＰＬＤはユーザサイドのプログラムの変更により、多品種の対応や、設計変更、再設計が容易であり、かつ製造工程上は即対応可能であるので非常に短納期で前述の諸事情に対応できる。また、個々にプログラミングされた機種自体の製品化数量は少ないとしても、基になるＰＬＤ自体はあらかじめ大量に作り込んでおくことが可能である。以上のようなＰＬＤの特徴と、前述した集積回路を取り巻く業界事情により、ＰＬＤが以前にもまして重要な位置を占めつつある。
【０００４】
さて、ユーザが設計した論理回路を手元で書き込める半導体デバイスであるプログラマブル・ロジック・デバイス（ＰＬＤ）としてはゲートアレイ（Gate Array）型のＦＰＧＡ（Field Programmable Gate Array）やＡＮＤゲートとＯＲゲートの２段構成によるＰＬＡ（Programmable Logic Array）、あるいはそれを大規模にしたＣＰＬＤ（Complex PLD）等がある。
【０００５】
さて、前記ＦＰＧＡの概略の構成は複数個の基本論理を構成するトランジスタと、配線を切り替えるスイッチの役目をするトランジスタと、そのスイッチの情報を記憶しておく記憶回路とからなる単位セルがまずある。これらの複数個のトランジスタを前記スイッチとしてのトランジスタにより配線を切り替えることによって、前記単位セルを複数個の機能の基本的回路に設定することができる。これらの単位セルを多数個用意し、各単位セルを所望の各基本回路に設定し、かつ、各セル間の配線もスイッチ用のトランジスタと状態を記憶する記憶回路で選択設定することにより、より複雑な回路を組み上げる構成となっている。また、前記記憶回路の情報を記憶する不揮発性メモリをＦＰＧＡの他に必要とする。
【０００６】
ここで、前記状態を記憶する各記憶回路は電源を一度切断すると所望の状態の情報は消えてしまうので、電源を投入する度にＦＰＧＡ外部に設けた不揮発性メモリにより、所望の状態の情報を読み込み、各状態を再設定して使用する。なお、ＦＰＧＡに関わるものとして特許文献１がある。
【０００７】
さて、前記ＰＬＡは一般的な組み合わせ回路の論理が積和演算で表現できることを利用して、ＡＮＤ論理とＯＲ論理の二段構成で様々な論理を構成するものである。ＲＯＭによってＡＮＤ−ＯＲの二段の論理を構成するものとしては特許文献２、及び特許文献３がある。
【０００８】
また、図７のようにダイオード素子を用い、かつ不要の箇所はヒューズ素子を切断することにより、ダイオードの有無によって、ＡＮＤ−ＯＲの二段の論理を構成するもので特許文献４がある。
【０００９】
また、トランジスタを論理の構成に用い、かつどのトランジスタを有効にするかの情報を電源投入後に不揮発性メモリから読み出して行う手法としては特許文献５がある。
【００１０】
また、前記ＣＰＬＤはＰＬＡを大規模にしたものでＰＬＡの基本単位を複数個更に並べ、全体を更に統一的に制御してより大規模な回路に対応するものであるが、個々の単位のＰＬＡにおいては前述のＰＬＡと同一の構成であり、同一の課題を持つ。また、ＣＰＬＤに関わるものとしては特許文献６がある。
なお、ＰＬＡの原理は本発明にも関わるので、後に再度、詳述する。
【００１１】
【特許文献１】特許第２７１８００６号公報
【特許文献２】特公昭５０−１７４号公報
【特許文献３】特公昭５０−２４５７３号公報
【特許文献４】特公昭５９−４８５７４号公報
【特許文献５】特開平５−２４２６６７号公報
【特許文献６】特公平４−３１４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＰＬＤについては既に前述したような様々なものが考案されている。しかしながら、上記従来のＰＬＤでは以下に述べる問題点を有していた。
【００１３】
特許文献１に示したようなＦＰＧＡは数多くの配線切り替えの可能性を単位セル回路のなかに作り込んでおき、スイッチ回路で切り替えて機能を選択する方式である為、機能の割に面積効率が悪く、コストアップとなる。また、電源投入時にはプログラムを外部の不揮発性メモリから前記スイッチ回路のオン・オフを再書き込みする必要があるため、ロードする時間がかかり、電源投入時から即動作ができないという問題があった。
【００１４】
また、特許文献２、及び特許文献３のように集積回路の製造工程の途中において、ガラスマスクの選択により、トランジスタのＡＮＤ構成とＯＲ構成を集積回路のなかに作り込む手法は、ガラスマスクの作成と、その後の最終プロセスまでの製造日数がかかる。また、同じ理由により、仕様変更と設計ミスによる再試作の際におけるリカバリーにかなりの日数を要するという課題がある。
【００１５】
また、特許文献４にあるような不要な論理箇所をヒューズ素子によって切断し、必要な論理箇所のみにダイオード素子を残してＡＮＤ−ＯＲ回路の二段構成によるＰＬＡを構成する手法は一度のみの書き込みであって、変更や再利用ができないという課題がある。
【００１６】
また、特許文献５のように不揮発性メモリとして強誘電体コンデンサを用い、トランジスタの有無を選択することによりＰＬＡを構成する手法は、電源投入時において、都度、強誘電体コンデンサから記憶情報を読み出し、ＰＬＡを再構成するステップが必要であるので、電源投入時から即動作ができないという問題があった。
【００１７】
また、特許文献６にも示すようなＣＰＬＤも基本的にはＰＬＡと同一の構成を部分的に持つため、前述したＰＬＡと同一の課題がある。
【００１８】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、集積度の高く、かつ再書き込みによる再構成が可能で、かつ電源投入時においても再ロードの不要なプログラマブルロジックアレイ装置を提供するものである。
【課題を解決するための手段】
【００１９】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
【００２０】
すなわち第１の発明は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、該単位プログラマブルトランジスタセルが複数個、行列状に配置された単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続された出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続したプログラム信号線群と、から構成したものである。
【００２１】
第２の発明は第１の発明の回路構成を強誘電体プログラマブルロジックアレイと定義して、第１の強誘電体プログラマブルロジックアレイと、第２の強誘電体プログラマブルロジックアレイと、前記第１の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第１の状態書き込み回路と、前記第２の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第２の状態書き込み回路と、からなり、前記第１の強誘電体プログラマブルロジックアレイの第１の出力信号線群が、前記第２の強誘電体プログラマブルロジックアレイの第２の入力信号線群に接続した、構成をとったものである。
【００２２】
第３の発明は第１または第２の発明において、前記強誘電体薄膜が無機強誘電体を用いて構成したものである。
【００２３】
第４の発明は第３の発明において、前記無機強誘電体がＰＺＴＮ、もしくはＰＺＴ、もしくはＳＢＴからなるものである。
【００２４】
第５の発明は第１または第２の発明において、前記強誘電体薄膜が有機強誘電体を用いて構成したものである。
【００２５】
第６の発明は第５の発明において、前記有機強誘電体がＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくは奇数ナイロンからなるものである。
【００２６】
第７の発明は第１または第２の発明において、前記電界効果型トランジスタがＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いた絶縁ゲート電界効果型トランジスタを用いたものである。
【００２７】
第８の発明は第１または第２の発明において、前記電界効果型トランジスタがＴＦＴもしくは有機トランジスタを用いたものである。
【００２８】
以上のように上記の構成からなる本発明によれば、論理を構成する電界効果型トランジスタが直列に、かつ行列状に整然と配置されるので、集積度が高く、かつ容易に他の論理へ変更できるという効果がある。
【００２９】
また、前述したように電界効果型トランジスタによる論理の変更は、前記電界効果型トランジスタに並列に接続されたゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン（ＯＮ）・オフ（ＯＦＦ）の状態によって行われるので、何度でも変更可能であり、かつデバイスとして再利用が可能である。
【００３０】
また、前述したゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン・オフ状態の変更は容易であるので、集積回路の動作中にも機能変更が可能であり、動的な回路変更制御もできて、回路機能が更に高まるという効果がある。
【００３１】
また、前述したようにゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン・オフ状態によって電界効果型トランジスタの組み合わせの論理が定まり、かつ前記オン・オフ状態は不揮発性かつ、再書き込みの必要がないので、集積回路としても電源投入時から即、動作が可能であるという効果がある。
【００３２】
また、強誘電体薄膜は無機強誘電体でも有機強誘電体でもよいので、高速用途にも、フレキシブル用途にも対応できて、様々な分野に用いることができるという効果がある。
【００３３】
また、電界効果型トランジスタはＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いたトランジスタのいずれでもよく、かつＴＦＴもしくは有機トランジスタでもよいので、高速用途にも、フレキシブル用途にも対応できて、様々な分野に用いることができるという効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照して説明する。
【００３５】
（本発明の強誘電体プログラマブルロジックアレイの実施形態）
図１は本発明の強誘電体プログラマブルロジックアレイの第１の実施形態を示す回路構成図である。図１の回路構成はゲート部に強誘電体を有する電界効果型トランジスタ（以下ＭＦＳＦＥＴと略す場合もある。なお、ＭＦＳＦＥＴとはMetal-Ferroelectrics-Semiconductor-Field-Effect-Transistorの頭文字を連ねたものである。）と、ゲート部に常誘電体である絶縁物のみから構成される絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはMetal-Oxide-Semiconductor-Field-Effect-Transistorの頭文字を連ねたものである。）とが並列に接続された、単位プログラマブルトランジスタセル１００を有し、かつ、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された構成となっている。
【００３６】
また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＯＳＦＥＴ１０２のゲート電極には行方向（横方向）においては各ＭＯＳＦＥＴに共用の入力信号となる入力信号線群１１２が接続されている。また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＯＳＦＥＴ１０２が直列に接続され、末端が出力信号線群１１３となっている。
【００３７】
また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＦＳＦＥＴ１０１のゲート電極には行方向（横方向）においては各ＭＯＳＦＥＴに共用の入力信号となるプログラム信号線群１１１が接続されている。
【００３８】
以上の回路構成がどのような機能を有し、どのような効果をもたらすかを述べるに当たっては、まず強誘電体、及びＭＦＳＦＥＴについて、先に説明し、それに基づいて、本発明の強誘電体プログラマブルロジックアレイを後で再度、述べる。
【００３９】
（強誘電体特性について）
強誘電体を用いるのは幾つかの特性においてヒステリシスを持つことがあり、かつ不揮発性であるので、データ情報のメモリとして用いることができるからである。まず、比較的よく知られた強誘電体を不揮発性のメモリ素子として用いる例を通して強誘電体の特性の概略について以下に述べる。
【００４０】
強誘電体メモリの一例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図３１、図３２、図３３である。
【００４１】
図３１は強誘電体コンデンサの構造を示す断面図である。図３１において、３１４０は無機の強誘電体からなる強誘電体薄膜であり、３１４１と３１４２は金属からなる電極である。金属電極３１４１と３１４２によって強誘電体薄膜３１４０を挟む構造により破線３１４９で示した中の強誘電体コンデンサが構成されている。
【００４２】
図３２は図３１に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図３２において３２０１、３２０２、３２０３、３２０４、３２０５、３２０６の各点の特性点を通る曲線が図３１の強誘電体コンデンサの第１端子３１４１と第２端子３１４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。図３２の特性点３２０１は図３１の第２端子３１４２に第１端子３１４１より正の高い電圧Ｖを加えた状態を示し、図３２の特性点３２０４は図３１の第１端子３１４１に第２端子３１４２より正の高い電圧Ｖを加えた状態を示している。図３２の特性点３２０１と特性点３２０４においては内部の分極は正負、逆の分極をする。特性点３２０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点３２０２に示す状態となる。また、特性点３２０４の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点３２０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点３２０２と特性点３２０５に相当して、不揮発性のデータを残留分極の形で記憶できることが解る。
【００４３】
また、図３２において、特性点３２０４にあったときの分極電荷は前述したように電源を切っても特性点３２０５におれる分極電荷が残留分極として残るが、それのみならず、このときの極性と同じ分極は電圧を逆方向にかけていってもしばらくは残っている。完全に消えるのは特性点３２０６に達したときである。このときの電圧を抗電圧と呼ぶ。
【００４４】
なお、図３２の特性点３２０１〜３２０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図３３の（Ａ）〜（Ｆ）に示すようになる。ただし、図３２における印加電圧Ｖは、図３３において上部のコンデンサの電極を基準として正負を定めている。なお、図３３において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。図３２および図３３から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図３３の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【００４５】
また、図３２に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶＢ）をかけると、特性点３２０４に移動する。このとき、前の状態が特性点３２０２であれば図３２に示すΔＱ１の電荷が取り出され、特性点３２０５の状態であればΔＱ０の電荷が取り出される。図３２から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。
【００４６】
以上の原理から強誘電体コンデンサを不揮発性の記憶素子として用いることがある。
【００４７】
また、強誘電体の特性をコンデンサとして用いるのではなく、前記ＭＦＳＦＥＴ、つまり、トランジスタに用いることも出来る。次に、その詳細について述べる。
【００４８】
（ＭＦＳＦＥＴについて）
次にゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）を記憶素子として用いる場合について述べる。
【００４９】
（ＭＦＳＦＥＴの構成と動作原理）
ゲート部に強誘電体薄膜を有する電界効果型トランジスタであるＭＦＳＦＥＴは図１の説明の際に簡単にふれたが、以下にあらためて詳述する。
図２５はＮ型の導電性を持つＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図である。図２５において、２５０１は金属からなるゲート電極、２５０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、２５０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。２５０９はシリコン基板である。２５００はＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜２５００は両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３２に示すようなヒステリシス特性を持っている。また、ＰＺＴやＳＢＴも同じような特性を持っている。ただし、ＰＺＴＮの方が残留分極やヒステリシスの角型性のよい特性を持っている。なお、以上において、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、またＰＺＴＮとはＰＺＴにＮｂを添加したものの総称であり、またＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。
【００５０】
また、以下において、強誘電体薄膜は最も望ましいＰＺＴＮの代表的な特性図を用いて説明するが、ＰＺＴやＳＢＴを用いてもよく、本質的な差はあまり大きくない。
【００５１】
また、強誘電体薄膜２５００を用いる場合、金属電極２５０１は白金（Ｐｔ）が一般的によく用いられる。
【００５２】
前述した図３２は図２５に用いている強誘電体薄膜ＰＺＴＮ２５００の分極電荷−印加電圧特性でもある。図３２において強誘電体薄膜に抗電界以上の負の電圧を加えると特性点３２０１の状態となり、そこで印加電圧を除き、開放すると特性点３２０２となり、かつ縦軸の交差点に相当する量が残留分極として保持される。更に抗電圧以上の正の電圧を加えると特性点３２０４の状態に移る。そこで印加電圧を除き、開放すると特性点３２０５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【００５３】
さて、図３２に示したように、図２５の構造のＭＦＳＦＥＴにおいて強誘電体薄膜２５００に抗電圧以上の電圧を印加すると、強誘電体薄膜２５００は内部に分極を起こす。例えば図２７に示すようにゲート電極端子２７０４を通してゲート電極２７０１が０電位でドレイン電極もしくはソース電極となる２７０２、２７０３が電極端子２７０５、２７０６を通して＋Ｖ電位であると、図２７に示すように強誘電体薄膜２７００はゲート電極２７０１側が正、ドレイン電極もしくはソース電極となる２７０２、２７０３側が負の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２７０９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。
【００５４】
また、図２８に示すようにゲート電極端子２８０４を通してゲート電極２７０１が＋Ｖ電位でドレイン電極もしくはソース電極となる２７０２、２７０３が電極端子２８０５、２８０６を通して０電位であると、図２８の強誘電体薄膜２８００はゲート電極２７０１側が負、ドレイン電極もしくはソース電極となる２７０２、２７０３側が正の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２８０９に電子を誘起する。Ｎ型の場合は電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。図２８において、チャネル部２８０９の上部が複数の破線模様で表現しているのは前記強誘電体薄膜の分極の結果、チャネル部において電子が誘起されている様子を表現しているものである。
【００５５】
さて、図３２は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図３２から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化はＭＯＳ容量の変化に関連している。したがって、図３２において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。これはＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。図３２において、特性曲線が抗電圧付近で変わる際の電圧は電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点３２０２や３２０５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。
【００５６】
このときＭＦＳＦＥＴは強誘電体膜厚や基板の不純物濃度や電源電圧等を適切に選択すれば、前述の残留分極によるスレッショルド電圧のヒステリシス特性の差異によって、単に電流量の差のみならず、事実上、トランジスタとしてのオン、オフの相違として設定することも可能である。
【００５７】
また、図２９、図３０はＰ型ＭＦＳＦＥＴを用いた場合のゲート電圧をかけた場合の強誘電体薄膜２９００と３０００の分極と、チャネル部２９０９と３００９のキャリア誘起の様子を示している。Ｐ型ＭＦＳＦＥＴの場合には図２９のようにゲート電極２９０１側が０電位の場合にチャネル部にホール（正孔）のキャリアが誘起され、等価的にスレッショルド電圧が絶対値で下がり、電流が流れやすくなる。また、図３０のようにゲート電極２９０１が＋Ｖ電位であると等価的にスレッショルド電圧が絶対値で高くなり、導通しにくくなる。
【００５８】
（強誘電体プログラマブルロジックアレイの詳細）
前述した図１の本発明の強誘電体プログラマブルロジックアレイについて一部、重複するが以下に詳細に述べる。
さて、前述したように図１の回路構成はゲート部に強誘電体を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）１０１と、ゲート部に常誘電体である絶縁物のみから構成される絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）１０２とが並列に接続された、単位プログラマブルトランジスタセル１００を有し、かつ、前記単位プログラマブルトランジスタセル１００が複数個、行列状に配置された構成となっている。単位プログラマブルトランジスタセル１００が行、つまり横方向に並んだ複数個の単位プログラマブルトランジスタセルにおいては複数個の前記ＭＦＳＦＥＴ１０１のゲートは共通のプログラム信号線１１１に接続され、同一信号で制御される。
【００５９】
また、単位プログラマブルトランジスタセル１００が行、つまり横方向に並んだ複数個の単位プログラマブルトランジスタセルにおいては複数個の前記ＭＯＳＦＥＴ１０２のゲートは共通の入力信号線１１２に接続され、同一信号で制御される。
【００６０】
また、単位プログラマブルトランジスタセル１００が列、つまり縦方向に並んだ複数個の単位プログラマブルトランジスタセル間においては複数個の前記ＭＦＳＦＥＴ１０１と複数個の前記ＭＯＳＦＥＴ１０２はソース・ドレイン間を通して共に直列に接続され一端を出力信号線１１３として取り出している。
【００６１】
さて、前述したようにＭＦＳＦＥＴはゲート部における強誘電体の残留分極により、スレッショルド電圧に差異があり、オン、オフの差としても利用可能である。図１におけるＭＦＳＦＥＴのアレイにおいて、横方向のプログラム信号線１１１と、縦方向の出力信号線１１３を利用してＭＦＳＦＥＴ１０１のゲート部の強誘電体に分極情報を付与することができる。ただし、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する際には入力信号線１１２に適切電位を与えることによりＭＯＳＦＥＴ１０２を強制的にオンさせて縦方向の出力信号線１１３をすべて導通させる。
【００６２】
また、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する具体的方法については後述する。
【００６３】
さて、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与できたとすると、オンとなるように設定されたＭＦＳＦＥＴ１０１に並列に接続されたＭＯＳＦＥＴ１０２は論理的には存在しないのと同じになる。何故ならばＭＯＳＦＥＴ１０２のゲート電位に関わらず、常にＭＦＳＦＥＴ１０１がオンしていればＭＯＳＦＥＴ１０２のソース・ゲート間は導通しているからである。
【００６４】
したがって、図１の単位プログラマブルトランジスタセル１００のアレイにおいて、任意のＭＦＳＦＥＴ１０１が常時オンになるようにプログラム信号線１１１と出力信号線１１３の組み合わせで設定すれば、その後においては、その対となるＭＯＳＦＥＴ１０２は論理的機能としては存在しないことと等価となる。したがって、図１の単位プログラマブルトランジスタセル１００のアレイではＭＯＳＦＥＴ１０２は行列状に配置されているが、対となるＭＦＳＦＥＴ１０１のゲート部における強誘電体の分極情報を設定することにより、任意のＭＯＳＦＥＴのみを残した構成と等価に機能するようにできる。任意のＭＯＳＦＥＴを残すことにより、図１における単位プログラマブルトランジスタセル１００のアレイの機能を様々に設定することができる。この具体的用途については後述することにして、まず、前述した、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する具体的方法について次に例をあげる。
【００６５】
（行列状の任意のＭＦＳＦＥＴの強誘電体に分極情報を付与する具体的方法）
次に行列状に配置された複数個のＭＦＳＦＥＴにおいて、任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法について述べる。ゲート部の強誘電体に分極情報を書き込む為にはＭＦＳＦＥＴのゲート電極とソース電極、もしくはドレイン電極間に電圧を加えることにより行う。行列状に配置された複数個のＭＦＳＦＥＴにおいては行方向に配置されたＭＦＳＦＥＴのゲート電極を共通信号線で制御し、この制御信号線をここではワード線と呼称する。また、行列状に配置された複数個のＭＦＳＦＥＴにおいては縦方向に配置されたＭＦＳＦＥＴは直列に接続され、図１における対のＭＯＳＦＥＴがすべてオン状態では前記複数個のＭＦＳＦＥＴのソース電極とドレイン電極はすべて同一の出力信号線に接続されていて、この出力信号線をここではビット線と呼称する。このワード線とビット線を通して前述した任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法をとる。ただし、この分極情報の書き込みの際には書き込みを選択したＭＦＳＦＥＴには抗電圧以上の電圧を印加しつつ、非選択のＭＦＳＦＥＴには抗電圧未満の電圧しか印加しないような工夫が必要であって、以下のような手法をとる。
具体例を次にあげる。
【００６６】
（ワード線とビット線の制御方式の実施例１）
図１９、図２１、図２２は電源が０からＶに対して中間電位（１／２）Ｖを設けて３種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。図３２のヒステリシス特性が充分に角型に近づいた場合には抗電圧が絶対値として（１／２）ＶとＶの間にあって、（１／２）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に図１９から図２２の方式が可能となる。
【００６７】
図１９は選択アドレスにデータ１もしくはデータ０を書き込む場合の選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬの関係を示すものである。ただし、データが１か０かは単なる定義の問題であって必然性はない。ここではデータ１とはＮ型ＭＦＳＦＥＴがオン（ＯＮ）する方向の強誘電体残留分極によってスレッショルド変化を起こす場合を定義する。また、データ０とはＮ型ＭＦＳＦＥＴがオフ（ＯＦＦ）する方向の強誘電体残留分極によってスレッショルド変化を起こす場合を定義する。これらのデータ１もしくは０の定義は図３２において強誘電体コンデンサの残留分極を読み出した場合の電荷量の大小によるデータ１，もしくはデータ０の一般的な定義とは必ずしも一致しない。
【００６８】
図１９において１データを書き込む場合には選択ワード線ＳＷＬはＶ電位、選択ビット線ＳＢＬは０電位、非選択ワード線ＵＷＬは（１／２）Ｖ、非選択ビット線ＵＢＬは（１／２）Ｖと設定する。また、０データを書き込む場合には選択ワード線ＳＷＬは０電位、選択ビット線ＳＢＬはＶ電位、非選択ワード線ＵＷＬは（１／２）Ｖ、非選択ビット線ＵＢＬは（１／２）Ｖと設定する。
【００６９】
このとき強誘電体薄膜に±Ｖがかかると書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。
【００７０】
図２１は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに１データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２１において２１００は１データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬにはＶ電位、選択したビット線ＳＢＬには０電位を供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき選択アドレス２１００のみの強誘電体薄膜に電圧Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、１データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７１】
図２２は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに０データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２１において２１００は０データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬには０電位、選択したビット線ＳＢＬにはＶ電位を供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき選択アドレス２２００のみの強誘電体薄膜に電圧−Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、０データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７２】
以上のように強誘電体の抗電圧が±（１／２）Ｖ以上あれば、図１９、図２１、図２２に示した方法を図１で行列状のＭＦＳＦＥＴに用いることにより、図１の各ＭＦＳＦＥＴには独立して所望の残留分極データを書き込める。
【００７３】
（ワード線とビット線の制御方式の実施例２）
ワード線とビット線を通して任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法は前述した手法に限定されたものではない。次に第２例の方法について述べる。
【００７４】
図２０、図２３、図２４は電源が０からＶに対して中間電位（１／３）Ｖ、および（２／３）Ｖを設けて４種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。図３２のヒステリシス特性において、抗電圧が絶対値として（１／２）Ｖ以上は保証できないが（１／３）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に図２０、図２３、図２４の方式が可能となる。
【００７５】
図２０は選択アドレスにデータ０もしくはデータ１を書き込む場合の選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬの関係を示すものである。
【００７６】
図２０において１データを書き込む場合には選択ワード線ＳＷＬはＶ電位、選択ビット線ＳＢＬは０電位、非選択ワード線ＵＷＬは（１／３）Ｖ、非選択ビット線ＵＢＬは（２／３）Ｖと設定する。また、０データを書き込む場合には選択ワード線ＳＷＬは０電位、選択ビット線ＳＢＬはＶ電位、非選択ワード線ＵＷＬは（２／３）Ｖ、非選択ビット線ＵＢＬは（１／３）Ｖと設定する。
【００７７】
このとき強誘電体薄膜に±Ｖがかかると書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。
【００７８】
図２３は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに１データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２３において２３００は１データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬにはＶ電位、選択したビット線ＳＢＬには０電位を供給し、また他の非選択アドレスのワード線には（１／３）Ｖ電位をかけ、また他の非選択アドレスのビット線にはすべて（２／３）Ｖを供給する。このとき選択アドレス２３００のみの強誘電体薄膜に電圧Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖの電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、１データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７９】
図２４は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに０データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２４において２４００は０データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬには０電位、選択したビット線ＳＢＬにはＶ電位を供給し、また他の非選択アドレスのワード線には（２／３）Ｖ電位をかけ、また他の非選択アドレスのビット線にはすべて（１／３）Ｖを供給する。このとき選択アドレス２４００のみの強誘電体薄膜に電圧−Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖの電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、０データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００８０】
以上のように強誘電体の抗電圧が±（１／３）Ｖ以上あれば、図２０、図２３、図２４に示した方法を図１で行列状のＭＦＳＦＥＴに用いることにより、図１の各ＭＦＳＦＥＴには独立して所望の残留分極データを書き込める。
【００８１】
さて、図１のアレイは前述したように、ＭＦＳＦＥＴを選択的に残留分極に情報を与え、不揮発性のオン・オフを設定すれば様々なＭＯＳＦＥＴの組み合わせた機能を持つことが解る。そして、このアレイ構成は様々な用途・応用がある。次にプログラマブルデバイスとして応用したプログラマブルロジックアレイ装置について述べる。
【００８２】
（本発明のプログラマブルロジックアレイ装置の実施形態（１））
図２は本発明のプログラマブルロジックアレイ装置の第１の実施形態を示す回路構成図である。図１の本発明の強誘電体プログラマブルロジックアレイを用いてより具体的な装置の回路構成例を示している。
【００８３】
（プログラマブルロジックアレイ装置の構成概要）
図２において、２０１は第１の強誘電体プログラマブルロジックアレイであり、２０２は第２の強誘電体プログラマブルロジックアレイである。第１の強誘電体プログラマブルロジックアレイ２０１と、第２の強誘電体プログラマブルロジックアレイ２０２の基本的な構成は図１で述べた構成をしている。つまり、図１において前述したように第１、第２の強誘電体プログラマブルロジックアレイ２０１、２０２はともにＭＦＳＦＥＴとＭＯＳＦＥＴとが並列に接続された、単位プログラマブルトランジスタセルが複数個、行列状に配置された構成からなっている。
【００８４】
図２において、２２１、２２２、２２３はそれぞれ入力端子であり、ＭＯＳＦＥＴのゲート電極を制御する共通信号線として、それぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。
【００８５】
２２１Ｂ、２２２Ｂ、２２３Ｂはインバータ回路であり、それぞれ入力端子２２１、２２２、２２３の入力信号を反転し、その信号をそれぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。
【００８６】
２１１は第１の状態書き込み回路であり、第１のプログラム信号線２１１１、２１１２、２１１３、２１１４、２１１５、２１１６を通して前記第１の強誘電体プログラマブルロジックアレイ２０１におけるＭＦＳＦＥＴ群の状態を定める機能を有している。
【００８７】
２３１、２３２、２３３、２３４は第１の強誘電体プログラマブルロジックアレイ２０１における複数個の直列に接続されたＭＯＳＦＥＴ群からのそれぞれ出力信号線である。
【００８８】
２４１Ｎ、２４２Ｎ、２４３Ｎ、２４４ＮはＮ型ＭＯＳＦＥＴであり、第１の強誘電体プログラマブルロジックアレイ２０１における複数個のＭＯＳＦＥＴにソース電位を供給している。
【００８９】
２４１Ｐ、２４２Ｐ、２４３Ｐ、２４４ＰはＰ型ＭＯＳＦＥＴであり、第１の強誘電体プログラマブルロジックアレイ２０１における複数個のＭＯＳＦＥＴからの出力信号線２３１、２３２、２３３、２３４のそれぞれ負荷の役目をしている。
【００９０】
前記第１の強誘電体プログラマブルロジックアレイ２０１における出力信号線２３１、２３２、２３３、２３４は第２の強誘電体プログラマブルロジックアレイ２０２に入力している。
【００９１】
２１２は第２の状態書き込み回路であり、第２のプログラム信号線２１２１、２１２２、２１２３、２１２４を通して前記第２の強誘電体プログラマブルロジックアレイ２０２におけるＭＦＳＦＥＴ群の状態を定める機能を有している。
【００９２】
２５１、２５２、２５３、２５４は第２の強誘電体プログラマブルロジックアレイ２０２における複数個の直列に接続されたＭＯＳＦＥＴ群からのそれぞれ出力信号線である。
【００９３】
２６１Ｎ、２６２Ｎ、２６３Ｎ、２６４ＮはＮ型ＭＯＳＦＥＴであり、第２の強誘電体プログラマブルロジックアレイ２０２における複数個のＭＯＳＦＥＴにソース電位を供給している。
【００９４】
２６１Ｐ、２６２Ｐ、２６３Ｐ、２６４ＰはＰ型ＭＯＳＦＥＴであり、第２の強誘電体プログラマブルロジックアレイ２０２における複数個のＭＯＳＦＥＴからの出力信号線２５１、２５２、２５３、２５４のそれぞれ負荷の役目をしている。
【００９５】
以上の回路構成がどのような機能を有し、どのような効果をもたらすかを述べるに当たっては、まずＰＬＡ（Programmable Logic Array）について、先に説明し、後に、それに基づいて、本発明のプログラマブルロジックアレイ装置を再述する。
【００９６】
（ＰＬＡについて）
本発明はＰＬＡを土台として応用しているので、まず分かり易さの為にＰＬＡの基本構成と動作原理を先に以下に説明する。
【００９７】
（組み合わせ論理回路の積和表現について）
図４、図５を参照して組み合わせ論理回路の積和演算と表現について述べる。
図４は組み合わせ論理回路による機能を獲得する場合において、一般的に用いられる入力信号Ｘ１、Ｘ２、Ｘ３と期待出力の論理関数ｆ１、ｆ２、ｆ３の真理値表の例である。つまり、入力信号Ｘ１、Ｘ２、Ｘ３に対して、生成したい期待出力信号の関係を、各入力信号Ｘ１、Ｘ２、Ｘ３の有無をそれぞれ１、０と表現し、その状態における出力信号の期待値の有無を１、０と表現して表に図示したものである。図４からよく知られたカルノーマップの手法で期待出力の論理関数ｆ１、ｆ２、ｆ３の論理式を表現した一例としては図５のようになる。
【００９８】
図５の各論理式をみると各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号を用いて論理積（ＡＮＤ）と論理和（ＯＲ）の積和演算で表現されていることが解る。なお、一般に組み合わせ論理回路においては入力信号が増えても、あるいは様々な期待値の論理関数に対しても、複雑にはなるが、結局は積和演算で表現されることが知られている。
【００９９】
（積和演算とＡＮＤ−ＯＲアレイについて）
以上より、組み合わせ論理回路はＡＮＤとＯＲの積和演算で表現できるので、図５の論理関数の表現を回路の構成の模式図を表現したものが図６である。
【０１００】
図６において、６０１がＡＮＤアレイであって、各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号の図５に出現した信号の論理積を交点における黒丸印で表現している。
【０１０１】
また、図６において、６０２がＯＲアレイであって、前記ＡＮＤアレイからの各論理積の出力に対して、図５に出現した論理和を交点における黒丸印で表現している。その結果、ＯＲアレイの各出力信号ｆ１、ｆ２、ｆ３は図５の積和による論理を満たした出力が得られる。
【０１０２】
（ダイオード素子を用いたＡＮＤ−ＯＲアレイについて）
図７は図６のＡＮＤ−ＯＲアレイの模式図をダイオード素子を用いて実際の回路に構成したものである。
【０１０３】
図７において、７０１はダイオード素子を用いたＡＮＤアレイである。各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号の図５に出現した信号の論理積を対応する交点にダイオードを接続して論理積であるＡＮＤ回路を構成している。また、７０２はダイオード素子を用いたＯＲアレイである。前記ＡＮＤアレイ７０１からの各論理積の出力に対して、図５に出現した論理和を対応する交点にダイオードを接続して論理和であるＯＲ回路を構成している。また、ダイオード素子を用いて回路構成をするために負荷抵抗を随時用いている。
【０１０４】
なお、図６の模式図における交点の黒丸印の位置と、図７の回路図における交点のダイオード素子の位置は一致している。図５、図６の論理構成をそのまま回路図に置き換えたのが図７の回路構成である。また、このダイオードを用いた方式は前述した特許文献４に述べられている。
【０１０５】
（論理変換について）
以上において、組み合わせ論理回路はＡＮＤとＯＲの積和演算で表現でき、かつＡＮＤアレイとＯＲアレイの二段構成で具体的回路構成ができることについて述べたが、実際の様々な素子を用いる場合においては、ＡＮＤアレイとＯＲアレイの二段構成が必ずしも都合がよいとは限らない。様々な素子が用いる際に都合がよいように以下の論理変換を考える。
【０１０６】
次に図８、図９、図１０を参照して、ＡＮＤとＯＲによる二段論理をＮＡＮＤとＮＡＮＤの二段論理に置き換えることが可能であることを示す。
【０１０７】
図８（ａ）、（ｂ）、（ｃ）は一般的によく知られたド・モルガンの定理を図で表現したものである。つまり、図８（ａ）は信号Ａと信号Ｂの論理和のカルノーマップ図であり、○印は信号Ａと信号Ｂの論理和の集合である。また、×印は前記信号Ａと信号Ｂの論理和が満たされていない集合である。図８（ｂ）は図８（ａ）の○印で表現された信号Ａと信号Ｂの論理和の集合を論理式で表現したものであり、かつ図８（ａ）の×印で前記信号Ａと信号Ｂの論理和が満たされていない集合を論理式で表現したものである。図８（ａ）において、○印で表現された信号Ａと信号Ｂの論理和の集合と、×印で表現された前記信号Ａと信号Ｂの論理和が満たされていない集合とは互いに逆の状態を示していることから、信号Ａと信号Ｂの論理和の反転、つまり信号Ａと信号Ｂの非論理和と、×印で表現された信号Ａの反転信号と信号Ｂの反転信号の積は等しいことが解り、図（ｃ）のように（信号Ａと信号Ｂの非論理和）と（信号Ａの反転信号と信号Ｂの反転信号の積）は論理的に等しいことが解る。以上が一般的によく知られたド・モルガンの定理である。
【０１０８】
図９（ａ）、（ｂ）は前述したド・モルガンの定理を用いて、積和で表現された演算においては、反転信号を用いれば、和を用いずに、積のみで表現できることを示した例である。つまり、図９（ａ）は（信号αと信号βの積）と（信号γと信号δの積）の和は、（信号αと信号βの積）の反転信号と（信号γと信号δの積）の反転信号との積の反転に等しいことを示している。つまり、積と和の二段ステップの演算は反転信号を用いれば積と積の二段ステップの演算でも実現できることを示している。図１０は図９において述べた関係を反転信号を用いてＮＡＮＤ型の第１演算アレイと、やはりＮＡＮＤ型の第２演算アレイを用いて、積と積の二段ステップの演算で行うことをより明確に表現したものである。
【０１０９】
（二段ステップの具体的構成例）
図１１と図１２を参照して、積和（ＡＮＤ−ＯＲ）の二段ステップと、反転積（ＮＡＮＤ−ＮＡＮＤ）の二段ステップの手法の関連と相違を具体的な例で示す。
【０１１０】
（ＡＮＤ−ＯＲの二段アレイ方式例）
図１１は図４の真理値表を、図５で積和形式により表現したしたものを第１段階で、ＡＮＤアレイ、第２段階でＯＲアレイにより、行うことを再度、表現したものである。
【０１１１】
なお、この方式をダイオード素子によって実現したのが、前述した図７の回路である。
【０１１２】
（ＮＡＮＤ−ＮＡＮＤの二段アレイ方式例）
図１２は図４の真理値表を、図５で積和に表現されたものについて前述したド・モルガンの定理で反転信号を用いながら、積と積の二段方式で置き換えられること、および図１１の論理と等価であることを示したものである。
【０１１３】
図１２によるＮＡＮＤ型の二段ステップに適したデバイスとしてＮ型ＭＯＳＦＥＴを用いる。以上により、図４の真理値表を図１２の関係にしたがって、かつＮ型ＭＯＳＦＥＴを用いて具体的回路に表現したものが図３である。
【０１１４】
図３において、３０１がＮ型ＭＯＳＦＥＴを用いた第１のＮＡＮＤアレイである。また、３０２がＮ型ＭＯＳＦＥＴを用いた第２のＮＡＮＤアレイである。
【０１１５】
３２１、３２２、３２３はそれぞれ第１入力端子、第２入力端子、第３入力端子であり、それぞれＸ１、Ｘ２、Ｘ３の信号が入力している。また、３２１Ｂ、３２２Ｂ、３２３Ｂはインバータ回路（反転回路）であり、それぞれ前記第１入力端子３２１、第２入力端子３２２、第３入力端子３２３の入力信号を反転している。前記第１入力端子３２１、第２入力端子３２２、第３入力端子３２３の入力信号、および前記反転回路３２１Ｂ、３２２Ｂ、３２３Ｂの信号は前記第１のＮＡＮＤアレイ３０１に入力している。そして、Ｎ型ＭＯＳＦＥＴがある箇所ではＮＡＮＤ積を構成する。図３の第１のＮＡＮＤアレイ３０１では（反転Ｘ１信号とＸ２信号の積）の反転信号と、（Ｘ２信号とＸ３信号の積）の反転信号と、（反転Ｘ１信号とＸ３信号の積）の反転信号とが、それぞれ形成されている。これらの３本の出力信号３３１、３３２、３３３は前記Ｎ型ＭＯＳＦＥＴを用いた第２のＮＡＮＤアレイ３０２に入力している。
【０１１６】
これらの信号はＮ型ＭＯＳＦＥＴのある箇所でＮＡＮＤ積を構成する。第１のＮＡＮＤアレイ３０１による各ＮＡＮＤ積の信号群と、その信号源による第２のＮＡＮＤアレイ３０２による各ＮＡＮＤ積は前述したように論理的に等価となり、図３における第２のＮＡＮＤアレイ３０２の出力信号２５１、２５２、２５３はそれぞれｆ１、ｆ２、ｆ３の関数として取り出され、かつ図５で示した各信号の論理と等価の信号が得られる。
【０１１７】
以上により、Ｎ型ＭＯＳＦＥＴを用いると、直列構成のＮＡＮＤ型の第１、第２のアレイを二段に用いることにより、組み合わせ回路では一般的な積和の論理がすべて表現できる。つまり回路的に実現できることが解る。
【０１１８】
なお、図３において、３４１、３４２、３４３、及び３６１、３６２、３６３は負荷抵抗であり、適切な論理出力を形成する為、用いている。分かり易さと説明の容易さの為に抵抗素子で表現したが、Ｐ型ＭＯＳＦＥＴを用いてもよく、また前記Ｎ型のＭＯＳＦＥＴによる論理構成と相補型の構成にしてもよい。
【０１１９】
（本発明のプログラマブルロジックアレイ装置の実施形態（２））
さて、本発明のプログラマブルロジックアレイ装置について更に詳述する。図３にＮＡＮＤ型のアレイの二段構成の例を示したが、図２の本発明のプログラマブルロジックアレイ装置の実施形態で、一般的な回路を構成できることを次ぎに述べる。
【０１２０】
図２において、第１の強誘電体プログラマブルロジックアレイ２０１において、行列状に配置された単位プログラマブルトランジスタセルにおいて、Ｎ型ＭＯＳＦＥＴ群は列方向（縦方向）においては直列に接続されている。また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第１の状態書き込み回路２１１によって状態の書き込みが制御される。該第１の状態書き込み回路２１１によって特定のＭＦＳＦＥＴがオン（ＯＮ）となるようにゲート部の強誘電体に残留分極が書き込まれると並列に接続にされたＭＯＳＦＥＴのゲートの信号電位に関わらず、該当する単位プログラマブルトランジスタセルはショート状態となるので前記ＭＯＳＦＥＴは存在しないことと論理的には等価となる。
【０１２１】
また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第１の状態書き込み回路２１１によって特定のＭＦＳＦＥＴがオフ（ＯＦＦ）となるようにゲート部の強誘電体に残留分極が書き込まれると、並列に接続にされたＭＯＳＦＥＴはゲートの信号電位によってオン・オフするので、単位プログラマブルトランジスタセルは前記ＭＯＳＦＥＴのみが存在することと論理的には等価となる。
【０１２２】
したがって、行列状に配置された単位プログラマブルトランジスタセル群は所望のＮ型ＭＯＳＦＥＴを選択的に残し、非選択の単位プログラマブルトランジスタセルは論理上においてはショート状態として、第１の強誘電体プログラマブルロジックアレイ２０１は選択した所定の位置に配置されたＭＯＳＦＥＴの直列回路群となる。該第１の強誘電体プログラマブルアレイ２０１は図１０におけるＮＡＮＤ型で構成する第１演算アレイの役目を担当する。
【０１２３】
また、図２において、第２の強誘電体プログラマブルロジックアレイ２０２においも、行列状に配置された単位プログラマブルトランジスタセルにおいて、Ｎ型ＭＯＳＦＥＴ群は列方向（縦方向）においては直列に接続されている。また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって状態の書き込みが制御される。該第２の状態書き込み回路２１２によって特定のＭＦＳＦＥＴがオンとなるようにゲート部の強誘電体に残留分極が書き込まれると並列に接続にされたＭＯＳＦＥＴのゲートの信号電位に関わらず、該当する単位プログラマブルトランジスタセルはショート状態となるので前記ＭＯＳＦＥＴは存在しないことと論理的には等価となる。
【０１２４】
また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって特定のＭＦＳＦＥＴがオフとなるようにゲート部の強誘電体に残留分極が書き込まれると、並列に接続にされたＭＯＳＦＥＴはゲートの信号電位によってオン・オフするので、単位プログラマブルトランジスタセルは前記ＭＯＳＦＥＴのみが存在することと論理的には等価となる。
【０１２５】
したがって、行列状に配置された単位プログラマブルトランジスタセル群は所望のＮ型ＭＯＳＦＥＴを選択的に残し、非選択の単位プログラマブルトランジスタセルは論理上においてはショート状態となり、第２の強誘電体プログラマブルロジックアレイ２０２も選択した所定の位置に配置されたＭＯＳＦＥＴの直列回路群となる。該第２の強誘電体プログラマブルアレイ２０２は図１０におけるＮＡＮＤ型で構成する第２演算アレイの役目を担当する。
【０１２６】
前述したように、２２１、２２２、２２３はそれぞれ入力端子であり、ＭＯＳＦＥＴのゲート電極を制御する共通信号線として、それぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。２２１Ｂ、２２２Ｂ、２２３Ｂはインバータ回路であり、それぞれ入力端子２２１、２２２、２２３の入力信号を反転し、その信号をそれぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。したがって、前述したように前記第１の強誘電体プログラマブルロジックアレイ２０１におけるＭＦＳＦＥＴ群の状態を定めれば、所望の入力信号、及び反転信号のＮＡＮＤの論理機能を構成できる。
【０１２７】
また、そのように構成したとき、２３１、２３２、２３３、２３４は所望の信号によるＮＡＮＤ回路による論理で構成された各ＭＯＳＦＥＴ群からのそれぞれ出力信号線であって、それぞれｆ１１、ｆ１２、ｆ１３、ｆ１４の第１演算アレイの各関数が出力する。
【０１２８】
該出力信号線２３１、２３２、２３３、２３４は第２の強誘電体プログラマブルロジックアレイ２０２に入力し、かつ行列状に配置された単位プログラマブルトランジスタセル群のＭＯＳＦＥＴのゲート電極に接続されている。該ＭＯＳＦＥＴと並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって、所望の論理を構成するにあたって、不要なＭＯＳＦＥＴは、そのＭＯＳＦＥＴに並列に接続されたＭＦＳＦＥＴが常時オンとなるように設定し、また、必要なＭＯＳＦＥＴは、そのＭＯＳＦＥＴに並列に接続されたＭＦＳＦＥＴが常時オフとなるように設定すれば、第２の強誘電体プログラマブルロジックアレイ２０２は図１０におけるＮＡＮＤ型の第２演算アレイの役目を果たしてＮＡＮＤ回路による論理で構成された各ＭＯＳＦＥＴ群からのそれぞれ出力である出力信号線２５１、２５２、２５３、２５４にそれぞれｆ２１、ｆ２２、ｆ２３、ｆ２４の第２演算アレイの各関数を出力する。
【０１２９】
ＮＡＮＤ−ＮＡＮＤの二段アレイは図８から図１０を参照して述べた論理変換によってＡＮＤ−ＯＲの二段アレイと等価に構成できるので、所望の組み合わせ回路の論理が直列のＮ型ＭＯＳＦＥＴによる第１のＮＡＮＤ型アレイ２０１と、やはり直列のＮ型ＭＯＳＦＥＴによる第２のＮＡＮＤ型アレイ２０２とによって構成できることが解る。
【０１３０】
また、所望の機能が様々であるので、入力信号数が大小様々であったり、機能関数となる出力信号線の数が異なったりするが、これらは図２の第１の強誘電体プログラマブルロジックアレイ２０１や第２の強誘電体プログラマブルロジックアレイ２０２における単位プログラマブルトランジスタセル群の個数や、入力信号数、出力信号線数を多めに構成しておき、必要なものだけ、第１の状態書き込み回路２１１、第２の状態書き込み回路２１２によって必要な構成を選択すればよい。
【０１３１】
以上により、図２の構成で任意の組み合わせ回路の機能が可変で様々に構成できることを示している。また、ＭＦＳＦＥＴは不揮発性でありながら書き換え可能であるので、仕様変更や定数変更を含めた設計変更、機能変更に対応できる。なお、これらの変更はデバイスのメーカ側は勿論のこと、デバイスのユーザ側でも容易に出来る。
【０１３２】
また、一度、製品として出荷したあとも可変であり、更には動作中の動的な回路変更も可能である。
【０１３３】
また、ＭＦＳＦＥＴに所望の状態を書き込んでおけば電源投入時においても直ちに動作可能である。
【０１３４】
なお、図２において、Ｎ型ＭＯＳＦＥＴ２４１Ｎ、２４２Ｎ、２４３Ｎ、２４４Ｎ、は第１の強誘電体プログラマブルロジックアレイ２０１へのソース電位を供給するとともに第１の状態書き込み回路２１１を動作させるときには阻害しないようにオフする。このときの制御を制御信号２４０Ｎにて行う。
【０１３５】
また、Ｐ型ＭＯＳＦＥＴ２４１Ｐ、２４２Ｐ、２４３Ｐ、２４４Ｐ、は第１の強誘電体プログラマブルロジックアレイ２０１の出力信号線２３１、２３２、２３３、２３４の負荷の役目をしている。それとともに、第１の状態書き込み回路２１１を動作させるときには阻害しないようにオフする。このときの制御を制御信号２４０Ｐにて行う。
【０１３６】
また、図２において、Ｎ型ＭＯＳＦＥＴ２６１Ｎ、２６２Ｎ、２６３Ｎ、２６４Ｎ、は第１の強誘電体プログラマブルロジックアレイ２０２へのソース電位を供給するとともに第２の状態書き込み回路２１２を動作させるときには阻害しないようにオフする。このときの制御を制御信号２６０Ｎにて行う。
【０１３７】
また、Ｐ型ＭＯＳＦＥＴ２６１Ｐ、２６２Ｐ、２６３Ｐ、２６４Ｐ、は第２の強誘電体プログラマブルロジックアレイ２０２の出力信号線２５１、２５２、２５３、２５４の負荷の役目をしている。それとともに、第２の状態書き込み回路２１２を動作させるときには阻害しないようにオフする。このときの制御を制御信号２６０Ｐにて行う。
【０１３８】
（本発明のプログラマブルロジックアレイ装置の応用と汎用性）
以上において、本発明のプログラマブルロジックアレイ装置が組み合わせ回路については非常に有用であることについて述べたが、以下に組み合わせ回路にとどまらず、帰還信号を含む回路や順序回路についても有用であること、つまりは事実上、論理回路の殆どすべての回路について論理的には適用できることを述べる。
【０１３９】
なお、前述したようにＡＮＤ−ＯＲアレイの積和の二段方式はＮＡＮＤ−ＮＡＮＤ回路アレイの積の二段方式と論理的には等価であり、論理変換がすべての場合について可能であるので、表現が簡単な積和形式（ＡＮＤ−ＯＲ）のＰＬＡについて述べる。
【０１４０】
（ＰＬＡの汎用性）
ＰＬＡでどのような回路が実現するかを例にあげる。
【０１４１】
（回路規模のより大きなＰＬＡ例）
図２、図３では表現上の簡易さの為に、比較的小規模の回路で説明したが、より大きな回路規模でも同様な考え方で構成できる例を示す。
【０１４２】
図１３、図１４を参照して、７セグメントの表示回路について説明する。図１３は数字を０から９までとハイフン「−」を可変に表示する７セグメント方式を現している。ここでＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの各セグメントを０から９までとハイフン「−」の状態信号によって必要なセグメントを点灯させる方式である。２進法で０から９までとハイフンに相当する次の状態を表したＸ１、Ｘ２、Ｘ３と各セグメントの期待値で真理値表を作り、その積和表現によって対応する演算の交点を表現したものが図１４である。図１４の回路構成はアレイ構造を大きくしている例である。構成する規模は図６と異なるが基本的な構成上の概念は共通している。また、図１４の基本構成があれば、部分的に利用し、かつ論理を構成する交差点を適切に選択することにより、図６は構成できる。
【０１４３】
以上の図１４のように表現できれば、ダイオードのＡＮＤ−ＯＲ構造でもＮ型ＭＯＳＦＥＴによるＮＡＮＤ−ＮＡＮＤ構造でも実現できる。つまり、図２の本発明のプログラマブルロジックアレイ装置を拡張すれば、図１４と同等の回路を本発明で構成できる。
【０１４４】
（帰還信号を含む回路のＰＬＡ例）
図１５、図１６を参照して、単なる組み合わせ回路のみならず、帰還信号を含む回路でも、ほぼ同様な考え方でＰＬＡの構成ができる例を示す。
【０１４５】
図１５、図１６はＤ型フリップフロップを構成した例である。図１５は入力信号Ｃ、Ｄ及び帰還信号Ｚ１、Ｚ２とに対してＡＮＤ回路とＯＲ回路でいわゆるＤ型フリップフロップを構成した回路図である。図１６は図１５をＡＮＤ−ＯＲアレイの二段に展開するとともにＯＲ回路の出力信号Ｚ１、Ｚ２とをともに入力信号の一部として帰還させたものである。図１６に示すように帰還信号があっても殆ど同じアレイ構造で実現できることが解る。
【０１４６】
したがって、図２の本発明のプログラマブルロジックアレイ装置を帰還信号も含む回路においても適用できることが解る。
【０１４７】
（順序回路を含む回路のＰＬＡ例）
図１７、図１８を参照して状態遷移を含む順序回路でも、ほぼ同様な考え方でＰＬＡが構成できる例を示す。
【０１４８】
図１７は光磁気ディスクのシークロジックのシーケンスを状態遷移図で表現した一例である。シーケンスにおける幾つかの状態をカウンターもしくはフリップフロップの状態に割り当て、その状態によっても入力信号による応答が異なる機能を有している。つまり順序回路を形成している。なお、図１７では（０００）から（１１１）の３ビットつまり、８状態を持たしている。
【０１４９】
図１８は図１７の状態遷移図における論理をＰＬＡ形式に構成したものである。図１７の３ビットの状態を（ｙ１、ｙ２、ｙ３）で表現し、また入力信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７を用いている。また、順序回路であるので状態信号をＰＬＡの入力側にも用いている。図１８における１８０１、１８０２、１８０３は遅延回路であって前の状態と入力信号によって形成される（ｙ'１、ｙ'２、ｙ'３）をすぐに入力側に帰還せず、遅延回路１８０１、１８０２、１８０３を通して新たな状態として（ｙ１、ｙ２、ｙ３）を形成し、入力側に影響を及ぼす構成をとっている。なお、遅延回路１８０１、１８０２、１８０３が単なる遅延素子もしくは回路であれば基本的に非同期の動作となり、クロックに同期する回路であれば図１８全体の回路が同期回路としての動作をする。
【０１５０】
以上から、ＡＮＤ−ＯＲアレイ型のＰＬＡでは大小様々な規模の組み合わせ回路は勿論のこと、帰還信号を含む回路、そして順序回路も構成でき、かつ同期、非同期でも構成できるので、通常の概念の論理回路は殆ど構成できる。したがって、論理的に等価に変換できるＮＡＮＤ−ＮＡＮＤ型の二段アレイも通常の概念の論理回路は殆ど構成できることが解る。
【０１５１】
図２の本発明のプログラマブルロジックアレイ装置においてはＭＦＳＦＥＴを選択的にオン・オフ状態にすることによって、殆どの組み合わせ回路が構成でき、かつ更に出力信号の一部を帰還させれば帰還信号を含む回路も構成でき、さらには図１８の遅延回路１８０１、１８０２、１８０３に相当する回路を付加すれば順序回路も構成でき、かつ非同期回路も同期回路にも構成できるので、通常の概念の論理回路は殆ど構成できることが解る。
【０１５２】
（その他の実施形態）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。
【０１５３】
単位プログラマブルトランジスタセルのアレイにおける行列の個数は前述の実施例のみならず、様々な個数と行列数であってもよい。また、事実上、連動するが入力信号線の数や、出力信号線の数は多くとも少なくともよい。
【０１５４】
また、大きな回路ブロックを構成しておいて、幾つかの入力信号線や出力信号線を未使用としてもよい。
【０１５５】
また、それぞれの独立した本発明のプログラマブルロジックアレイが複数個あってもよく、かつ様々に組み合わせてもよい。
【０１５６】
また、必要な応じて、出力信号を帰還させてもよく、また遅延回路やフリップフロップを付加してもよい。
【０１５７】
また、ＭＦＳＦＥＴは集積回路装置が動作時にも書き換えることは可能であるので、第１、第２の状態書き込み回路を動作時にも書き換えるように回路を構成すれば動的にも回路機能を様々に動的に変える仕様も可能である。
【０１５８】
また、強誘電体トランジスタで例を示したが、ゲート部の状態によって、オン、オフする不揮発性のトランジスタであれば、強誘電体でなくともよい。電荷のトラップでもよい。
【０１５９】
また、第１演算アレイと第２演算アレイにおいて論理を構成するのにＮ型ＭＯＳＦＥＴを用いた実施例を示したが、論理変換は様々な手法があり、かつインバータ回路を付加するとの手法を用いればＰ型ＭＯＳＦＥＴを用いることも可能である。またＮ型ＭＯＳＦＥＴのアレイと、Ｐ型ＭＯＳＦＥＴのアレイを混載することも可能である。
【０１６０】
また、ＰＺＴＮ、ＰＺＴ、ＳＢＴの無機強誘電体の例を示したが、有機強誘電体でもよい。なお、前記有機強誘電体の材料としてはＰＶＤＦ（poly(vinylidene fluoride)）、ＶＤＦオリゴマー（vinylidene fluoride オリゴマー）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（vinylidene fluoride-trifluoroethylene）、もしくはナイロン７、ナイロン９、ナイロン１１、ナイロン１３等の奇数ナイロンが適している。なお、有機強誘電体は無機強誘電体に比べ低温で形成されるため、他の製造工程に影響が少ないという特徴もある。
【０１６１】
また、シリコン基板（Ｓｉ基板）を用いた電界効果型トランジスタの例を示したが、ＳＯＩ基板（Silicon on Insulator）やＧａＡｓ（Gallium Arsenite）、ＳｉＧｅ（Silicon Germanium）でもほぼ同一の構成が出来る。この場合には高周波特性の向上が期待できる。
【０１６２】
また、ＴＦＴ（Thin Film Transistor）や有機トランジスタでも同様な構成が可能である。この場合には可撓性やコストダウンが期待でき、製品の応用分野が広がる。
【図面の簡単な説明】
【０１６３】
【図１】本発明の強誘電体プログラマブルロジックアレイの第１の実施形態を示す回路構成図。
【図２】本発明のプログラマブルロジックアレイ装置の第１の実施形態を示す回路構成図。
【図３】本発明のプログラマブルロジックアレイ装置の適用例を示した回路構成図。
【図４】従来および本発明に用いる入力信号と出力期待値の関連を表す一例としての真理値表の図。
【図５】従来および本発明に用いる入力信号と出力期待値の関連を表す一例として積和演算表の図。
【図６】従来および本発明に用いるＰＬＡ構成図。
【図７】従来においてダイオード素子を用いたＰＬＡ構成図。
【図８】従来および本発明に用いるド・モルガンの定理を表した論理図。
【図９】従来および本発明に用いるド・モルガンの定理を用いた論理変換図。
【図１０】本発明に用いるＮＡＮＤ−ＮＡＮＤ構成による二段アレイの第１の論理図。
【図１１】従来において用いるＡＮＤ−ＯＲの二段アレイの論理図。
【図１２】本発明に用いるＮＡＮＤ−ＮＡＮＤ構成による二段アレイの第２の論理図。
【図１３】従来および本発明において用いる７セグメント表示の構成図。
【図１４】従来および本発明において用いる７セグメント表示のＰＬＡ回路構成図。
【図１５】従来および本発明において用いる帰還信号を含むＤ型フリップフロップの回路図。
【図１６】従来および本発明において用いる帰還信号を含むＤ型フリップフロップのＰＬＡ回路構成図。
【図１７】従来および本発明において用いる順序回路を含むシーケンス例の状態遷移図。
【図１８】従来および本発明において用いる順序回路を含むシーケンス例のＰＬＡ回路構成図。
【図１９】従来および本発明において３電位を用いて選択アドレスにデータ書き込み時の各制御信号電圧の関係を示す電位関係図。
【図２０】従来および本発明において４電位を用いて選択アドレスにデータ書き込み時の各制御信号電圧の関係を示す電位関係図。
【図２１】従来および本発明において３電位を用いて選択アドレスに１データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２２】従来および本発明において３電位を用いて選択アドレスに０データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２３】従来および本発明において４電位を用いて選択アドレスに１データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２４】従来および本発明において４電位を用いて選択アドレスに０データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２５】本発明に用いるＭＦＳＦＥＴの構造例を示す為のチャネル部におけるソース・ドレイン方向に切断した断面図。
【図２６】本発明に用いるＭＦＳＦＥＴを回路図で表現する場合のシンボルの記号図。
【図２７】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図２８】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図２９】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図３０】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図３１】従来において用いる強誘電体コンデンサの構造を示す断面図。
【図３２】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図。
【図３３】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図。
【符号の説明】
【０１６４】
１００…単位プログラマブルトランジスタセル、１０１…ＭＦＳＦＥＴ、１０２，２４１Ｎ，２４２Ｎ，２４３Ｎ，２４４Ｎ，２６１Ｎ，２６２Ｎ，２６３Ｎ，２６４Ｎ…Ｎ型ＭＯＳＦＥＴ、１１１，２１１１，２１１２，２１１３，２１１４，２１１５，２１１６，２１２１，２１２２，２１２３，２１２４…プログラム信号線、１１２，２２１，２２２，２２３，３２１，３２２，３２３…入力信号線、１１３，２３１，２３２，２３３，２３４，２５１，２５２，２５３，２５４，３３１，３３２，３３３，３５１，３５２，３５３…出力信号線、２０１，２０２，３０１，３０２…強誘電体プログラマブルアレイ、２１１，２１２…状態書き込み回路、２２１Ｂ，２２２Ｂ，２２３Ｂ，３２１Ｂ，３２２Ｂ，３２３Ｂ…インバータ回路、２４０Ｎ，２４０Ｐ，２６０Ｎ，２６０Ｐ…制御信号線、２４１Ｐ，２４２Ｐ，２４３Ｐ，２４４Ｐ，２６１Ｐ，２６２Ｐ，２６３Ｐ，２６４Ｐ…Ｐ型ＭＯＳＦＥＴ、３４１，３４２，３４３，３６１，３６２，３６３…負荷抵抗、６０１，７０１…ＡＮＤアレイ、６０２，７０２…ＯＲアレイ、１８０１，１８０２，１８０３…遅延回路、２１００，２２００，２３００，２４００…選択アドレスセル、２５００，２７００，２８００，２９００，３０００，３１４０…強誘電体薄膜、２５０１，２６０１，２７０１，２９０１…ゲート電極、２５０２，２５０３，２６０２，２６０３，２７０２，２７０３…Ｎ＋拡散のソース、もしくはドレインとなる電極、２５０９，２７０９，２８０９，２９０９，３００９…基板もしくはチャネル部、２７０４，２８０４，２９０４，３００４…ゲート電極端子、２７０５，２００６，２８０５，２８０６，２９０５，２９０６，３００５，３００６…ドレイン電極端子もしくはソース電極端子、２９０２，２９０３…Ｐ＋拡散のソース、もしくはドレインとなる電極、３１４１，３１４２…強誘電体コンデンサ電極、３１４９…強誘電体コンデンサ、３２０１，３２０２，３２０３，３２０４，３２０５，３２０６…特性点。
【技術分野】
【０００１】
本発明は不揮発性メモリをプログラミングの手段として用いて、ひとつの集積回路装置の機能を様々に変えることのできるプログラマブル・ロジック・デバイス（以下ＰＬＤと略すこともある。なお、ＰＬＤとはProgrammable Logic Deviceの頭文字を連ねたものである。）をゲート部に強誘電体を有する電界効果型トランジスタを用いて構成する手法に関する。
【背景技術】
【０００２】
近年、ＰＬＤが重要性を増している。それは集積回路の微細化、高集積化にともない、以下に述べるような課題が顕著になっているからである。集積回路が微細化すると、製造工程が複雑になり、納期が非常に長くなる。また、微細化にともない製造工程で必要とするガラスマスクが非常に高価となり、大量のロット数を生産しないと製造コストに大きく跳ね返り、競争力を失いかねない課題が生じている。一方、時代の変化と流れが激しくなるなかで、製品は多品種小量生産が要求されることが増えている。また、設計途中での仕様変更や、企画の中止がしばしば起こる。また、機能が複雑になるにつれ、設計がより難しくなり試作した結果、予期せぬ事態により再設計する頻度が増加している。以上のような状況下において、従来のように集積回路の機種設計を一品種づつ設計していく手法をとると、前述したコストアップ、短納期、多品種小量生産への対応や、仕様変更や設計ミス等へのリカバリー対策が充分にとれず、製品企画そのものが消滅してしまい、かつ膨大な開発費用を回収出来ない事態に陥ることがしばしば起きている。
【０００３】
以上のような状況にあって、ＰＬＤはユーザサイドのプログラムの変更により、多品種の対応や、設計変更、再設計が容易であり、かつ製造工程上は即対応可能であるので非常に短納期で前述の諸事情に対応できる。また、個々にプログラミングされた機種自体の製品化数量は少ないとしても、基になるＰＬＤ自体はあらかじめ大量に作り込んでおくことが可能である。以上のようなＰＬＤの特徴と、前述した集積回路を取り巻く業界事情により、ＰＬＤが以前にもまして重要な位置を占めつつある。
【０００４】
さて、ユーザが設計した論理回路を手元で書き込める半導体デバイスであるプログラマブル・ロジック・デバイス（ＰＬＤ）としてはゲートアレイ（Gate Array）型のＦＰＧＡ（Field Programmable Gate Array）やＡＮＤゲートとＯＲゲートの２段構成によるＰＬＡ（Programmable Logic Array）、あるいはそれを大規模にしたＣＰＬＤ（Complex PLD）等がある。
【０００５】
さて、前記ＦＰＧＡの概略の構成は複数個の基本論理を構成するトランジスタと、配線を切り替えるスイッチの役目をするトランジスタと、そのスイッチの情報を記憶しておく記憶回路とからなる単位セルがまずある。これらの複数個のトランジスタを前記スイッチとしてのトランジスタにより配線を切り替えることによって、前記単位セルを複数個の機能の基本的回路に設定することができる。これらの単位セルを多数個用意し、各単位セルを所望の各基本回路に設定し、かつ、各セル間の配線もスイッチ用のトランジスタと状態を記憶する記憶回路で選択設定することにより、より複雑な回路を組み上げる構成となっている。また、前記記憶回路の情報を記憶する不揮発性メモリをＦＰＧＡの他に必要とする。
【０００６】
ここで、前記状態を記憶する各記憶回路は電源を一度切断すると所望の状態の情報は消えてしまうので、電源を投入する度にＦＰＧＡ外部に設けた不揮発性メモリにより、所望の状態の情報を読み込み、各状態を再設定して使用する。なお、ＦＰＧＡに関わるものとして特許文献１がある。
【０００７】
さて、前記ＰＬＡは一般的な組み合わせ回路の論理が積和演算で表現できることを利用して、ＡＮＤ論理とＯＲ論理の二段構成で様々な論理を構成するものである。ＲＯＭによってＡＮＤ−ＯＲの二段の論理を構成するものとしては特許文献２、及び特許文献３がある。
【０００８】
また、図７のようにダイオード素子を用い、かつ不要の箇所はヒューズ素子を切断することにより、ダイオードの有無によって、ＡＮＤ−ＯＲの二段の論理を構成するもので特許文献４がある。
【０００９】
また、トランジスタを論理の構成に用い、かつどのトランジスタを有効にするかの情報を電源投入後に不揮発性メモリから読み出して行う手法としては特許文献５がある。
【００１０】
また、前記ＣＰＬＤはＰＬＡを大規模にしたものでＰＬＡの基本単位を複数個更に並べ、全体を更に統一的に制御してより大規模な回路に対応するものであるが、個々の単位のＰＬＡにおいては前述のＰＬＡと同一の構成であり、同一の課題を持つ。また、ＣＰＬＤに関わるものとしては特許文献６がある。
なお、ＰＬＡの原理は本発明にも関わるので、後に再度、詳述する。
【００１１】
【特許文献１】特許第２７１８００６号公報
【特許文献２】特公昭５０−１７４号公報
【特許文献３】特公昭５０−２４５７３号公報
【特許文献４】特公昭５９−４８５７４号公報
【特許文献５】特開平５−２４２６６７号公報
【特許文献６】特公平４−３１４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＰＬＤについては既に前述したような様々なものが考案されている。しかしながら、上記従来のＰＬＤでは以下に述べる問題点を有していた。
【００１３】
特許文献１に示したようなＦＰＧＡは数多くの配線切り替えの可能性を単位セル回路のなかに作り込んでおき、スイッチ回路で切り替えて機能を選択する方式である為、機能の割に面積効率が悪く、コストアップとなる。また、電源投入時にはプログラムを外部の不揮発性メモリから前記スイッチ回路のオン・オフを再書き込みする必要があるため、ロードする時間がかかり、電源投入時から即動作ができないという問題があった。
【００１４】
また、特許文献２、及び特許文献３のように集積回路の製造工程の途中において、ガラスマスクの選択により、トランジスタのＡＮＤ構成とＯＲ構成を集積回路のなかに作り込む手法は、ガラスマスクの作成と、その後の最終プロセスまでの製造日数がかかる。また、同じ理由により、仕様変更と設計ミスによる再試作の際におけるリカバリーにかなりの日数を要するという課題がある。
【００１５】
また、特許文献４にあるような不要な論理箇所をヒューズ素子によって切断し、必要な論理箇所のみにダイオード素子を残してＡＮＤ−ＯＲ回路の二段構成によるＰＬＡを構成する手法は一度のみの書き込みであって、変更や再利用ができないという課題がある。
【００１６】
また、特許文献５のように不揮発性メモリとして強誘電体コンデンサを用い、トランジスタの有無を選択することによりＰＬＡを構成する手法は、電源投入時において、都度、強誘電体コンデンサから記憶情報を読み出し、ＰＬＡを再構成するステップが必要であるので、電源投入時から即動作ができないという問題があった。
【００１７】
また、特許文献６にも示すようなＣＰＬＤも基本的にはＰＬＡと同一の構成を部分的に持つため、前述したＰＬＡと同一の課題がある。
【００１８】
そこで本発明はこのような問題点を解決するもので、その目的とするところは、集積度の高く、かつ再書き込みによる再構成が可能で、かつ電源投入時においても再ロードの不要なプログラマブルロジックアレイ装置を提供するものである。
【課題を解決するための手段】
【００１９】
上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
【００２０】
すなわち第１の発明は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、該単位プログラマブルトランジスタセルが複数個、行列状に配置された単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続された出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続したプログラム信号線群と、から構成したものである。
【００２１】
第２の発明は第１の発明の回路構成を強誘電体プログラマブルロジックアレイと定義して、第１の強誘電体プログラマブルロジックアレイと、第２の強誘電体プログラマブルロジックアレイと、前記第１の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第１の状態書き込み回路と、前記第２の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第２の状態書き込み回路と、からなり、前記第１の強誘電体プログラマブルロジックアレイの第１の出力信号線群が、前記第２の強誘電体プログラマブルロジックアレイの第２の入力信号線群に接続した、構成をとったものである。
【００２２】
第３の発明は第１または第２の発明において、前記強誘電体薄膜が無機強誘電体を用いて構成したものである。
【００２３】
第４の発明は第３の発明において、前記無機強誘電体がＰＺＴＮ、もしくはＰＺＴ、もしくはＳＢＴからなるものである。
【００２４】
第５の発明は第１または第２の発明において、前記強誘電体薄膜が有機強誘電体を用いて構成したものである。
【００２５】
第６の発明は第５の発明において、前記有機強誘電体がＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくは奇数ナイロンからなるものである。
【００２６】
第７の発明は第１または第２の発明において、前記電界効果型トランジスタがＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いた絶縁ゲート電界効果型トランジスタを用いたものである。
【００２７】
第８の発明は第１または第２の発明において、前記電界効果型トランジスタがＴＦＴもしくは有機トランジスタを用いたものである。
【００２８】
以上のように上記の構成からなる本発明によれば、論理を構成する電界効果型トランジスタが直列に、かつ行列状に整然と配置されるので、集積度が高く、かつ容易に他の論理へ変更できるという効果がある。
【００２９】
また、前述したように電界効果型トランジスタによる論理の変更は、前記電界効果型トランジスタに並列に接続されたゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン（ＯＮ）・オフ（ＯＦＦ）の状態によって行われるので、何度でも変更可能であり、かつデバイスとして再利用が可能である。
【００３０】
また、前述したゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン・オフ状態の変更は容易であるので、集積回路の動作中にも機能変更が可能であり、動的な回路変更制御もできて、回路機能が更に高まるという効果がある。
【００３１】
また、前述したようにゲート部に強誘電体薄膜を有する電界効果型トランジスタのオン・オフ状態によって電界効果型トランジスタの組み合わせの論理が定まり、かつ前記オン・オフ状態は不揮発性かつ、再書き込みの必要がないので、集積回路としても電源投入時から即、動作が可能であるという効果がある。
【００３２】
また、強誘電体薄膜は無機強誘電体でも有機強誘電体でもよいので、高速用途にも、フレキシブル用途にも対応できて、様々な分野に用いることができるという効果がある。
【００３３】
また、電界効果型トランジスタはＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いたトランジスタのいずれでもよく、かつＴＦＴもしくは有機トランジスタでもよいので、高速用途にも、フレキシブル用途にも対応できて、様々な分野に用いることができるという効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照して説明する。
【００３５】
（本発明の強誘電体プログラマブルロジックアレイの実施形態）
図１は本発明の強誘電体プログラマブルロジックアレイの第１の実施形態を示す回路構成図である。図１の回路構成はゲート部に強誘電体を有する電界効果型トランジスタ（以下ＭＦＳＦＥＴと略す場合もある。なお、ＭＦＳＦＥＴとはMetal-Ferroelectrics-Semiconductor-Field-Effect-Transistorの頭文字を連ねたものである。）と、ゲート部に常誘電体である絶縁物のみから構成される絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合もある。なお、ＭＯＳＦＥＴとはMetal-Oxide-Semiconductor-Field-Effect-Transistorの頭文字を連ねたものである。）とが並列に接続された、単位プログラマブルトランジスタセル１００を有し、かつ、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された構成となっている。
【００３６】
また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＯＳＦＥＴ１０２のゲート電極には行方向（横方向）においては各ＭＯＳＦＥＴに共用の入力信号となる入力信号線群１１２が接続されている。また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＯＳＦＥＴ１０２が直列に接続され、末端が出力信号線群１１３となっている。
【００３７】
また、複数個の前記単位プログラマブルトランジスタセル１００におけるＭＦＳＦＥＴ１０１のゲート電極には行方向（横方向）においては各ＭＯＳＦＥＴに共用の入力信号となるプログラム信号線群１１１が接続されている。
【００３８】
以上の回路構成がどのような機能を有し、どのような効果をもたらすかを述べるに当たっては、まず強誘電体、及びＭＦＳＦＥＴについて、先に説明し、それに基づいて、本発明の強誘電体プログラマブルロジックアレイを後で再度、述べる。
【００３９】
（強誘電体特性について）
強誘電体を用いるのは幾つかの特性においてヒステリシスを持つことがあり、かつ不揮発性であるので、データ情報のメモリとして用いることができるからである。まず、比較的よく知られた強誘電体を不揮発性のメモリ素子として用いる例を通して強誘電体の特性の概略について以下に述べる。
【００４０】
強誘電体メモリの一例としては強誘電体膜内部の残留分極状態により２状態を定義する強誘電体コンデンサに、書き込みの際には強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、読み出しの際には強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知する方法がある。この方法を簡単に示したのが図３１、図３２、図３３である。
【００４１】
図３１は強誘電体コンデンサの構造を示す断面図である。図３１において、３１４０は無機の強誘電体からなる強誘電体薄膜であり、３１４１と３１４２は金属からなる電極である。金属電極３１４１と３１４２によって強誘電体薄膜３１４０を挟む構造により破線３１４９で示した中の強誘電体コンデンサが構成されている。
【００４２】
図３２は図３１に示した強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図３２において３２０１、３２０２、３２０３、３２０４、３２０５、３２０６の各点の特性点を通る曲線が図３１の強誘電体コンデンサの第１端子３１４１と第２端子３１４２の間に加えた電圧Ｖと内部分極電荷Ｑの特性を表している。図３２の特性点３２０１は図３１の第２端子３１４２に第１端子３１４１より正の高い電圧Ｖを加えた状態を示し、図３２の特性点３２０４は図３１の第１端子３１４１に第２端子３１４２より正の高い電圧Ｖを加えた状態を示している。図３２の特性点３２０１と特性点３２０４においては内部の分極は正負、逆の分極をする。特性点３２０１の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点３２０２に示す状態となる。また、特性点３２０４の状態にあった強誘電体コンデンサの第１端子と第２端子の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点３２０５に示す状態となる。したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点３２０２と特性点３２０５に相当して、不揮発性のデータを残留分極の形で記憶できることが解る。
【００４３】
また、図３２において、特性点３２０４にあったときの分極電荷は前述したように電源を切っても特性点３２０５におれる分極電荷が残留分極として残るが、それのみならず、このときの極性と同じ分極は電圧を逆方向にかけていってもしばらくは残っている。完全に消えるのは特性点３２０６に達したときである。このときの電圧を抗電圧と呼ぶ。
【００４４】
なお、図３２の特性点３２０１〜３２０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図３３の（Ａ）〜（Ｆ）に示すようになる。ただし、図３２における印加電圧Ｖは、図３３において上部のコンデンサの電極を基準として正負を定めている。なお、図３３において強誘電体コンデンサにおける２枚の電極板の内部における丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。図３２および図３３から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図３３の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。
【００４５】
また、図３２に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶＢ）をかけると、特性点３２０４に移動する。このとき、前の状態が特性点３２０２であれば図３２に示すΔＱ１の電荷が取り出され、特性点３２０５の状態であればΔＱ０の電荷が取り出される。図３２から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。
【００４６】
以上の原理から強誘電体コンデンサを不揮発性の記憶素子として用いることがある。
【００４７】
また、強誘電体の特性をコンデンサとして用いるのではなく、前記ＭＦＳＦＥＴ、つまり、トランジスタに用いることも出来る。次に、その詳細について述べる。
【００４８】
（ＭＦＳＦＥＴについて）
次にゲート部に強誘電体薄膜を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）を記憶素子として用いる場合について述べる。
【００４９】
（ＭＦＳＦＥＴの構成と動作原理）
ゲート部に強誘電体薄膜を有する電界効果型トランジスタであるＭＦＳＦＥＴは図１の説明の際に簡単にふれたが、以下にあらためて詳述する。
図２５はＮ型の導電性を持つＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図である。図２５において、２５０１は金属からなるゲート電極、２５０２はＮ＋拡散からなるソースもしくはドレインとなる第１電極、２５０３はＮ＋拡散からなるドレインもしくはソースとなる第２電極である。２５０９はシリコン基板である。２５００はＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成された強誘電体薄膜２５００は両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３２に示すようなヒステリシス特性を持っている。また、ＰＺＴやＳＢＴも同じような特性を持っている。ただし、ＰＺＴＮの方が残留分極やヒステリシスの角型性のよい特性を持っている。なお、以上において、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、またＰＺＴＮとはＰＺＴにＮｂを添加したものの総称であり、またＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。
【００５０】
また、以下において、強誘電体薄膜は最も望ましいＰＺＴＮの代表的な特性図を用いて説明するが、ＰＺＴやＳＢＴを用いてもよく、本質的な差はあまり大きくない。
【００５１】
また、強誘電体薄膜２５００を用いる場合、金属電極２５０１は白金（Ｐｔ）が一般的によく用いられる。
【００５２】
前述した図３２は図２５に用いている強誘電体薄膜ＰＺＴＮ２５００の分極電荷−印加電圧特性でもある。図３２において強誘電体薄膜に抗電界以上の負の電圧を加えると特性点３２０１の状態となり、そこで印加電圧を除き、開放すると特性点３２０２となり、かつ縦軸の交差点に相当する量が残留分極として保持される。更に抗電圧以上の正の電圧を加えると特性点３２０４の状態に移る。そこで印加電圧を除き、開放すると特性点３２０５となり、かつ縦軸の交差点に相当する量が残留分極として保持される。
【００５３】
さて、図３２に示したように、図２５の構造のＭＦＳＦＥＴにおいて強誘電体薄膜２５００に抗電圧以上の電圧を印加すると、強誘電体薄膜２５００は内部に分極を起こす。例えば図２７に示すようにゲート電極端子２７０４を通してゲート電極２７０１が０電位でドレイン電極もしくはソース電極となる２７０２、２７０３が電極端子２７０５、２７０６を通して＋Ｖ電位であると、図２７に示すように強誘電体薄膜２７００はゲート電極２７０１側が正、ドレイン電極もしくはソース電極となる２７０２、２７０３側が負の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２７０９の電子が誘起するのを抑制する方向に働く。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が高くなる。
【００５４】
また、図２８に示すようにゲート電極端子２８０４を通してゲート電極２７０１が＋Ｖ電位でドレイン電極もしくはソース電極となる２７０２、２７０３が電極端子２８０５、２８０６を通して０電位であると、図２８の強誘電体薄膜２８００はゲート電極２７０１側が負、ドレイン電極もしくはソース電極となる２７０２、２７０３側が正の内部分極を起こす。この分極はＮ型の電界効果型トランジスタとしてのチャネル部２８０９に電子を誘起する。Ｎ型の場合は電子の流れる経路チャネルを形成しやすい方向に作用する。つまりＮ型ＭＦＳＦＥＴはスレッショルド電圧が低くなる。図２８において、チャネル部２８０９の上部が複数の破線模様で表現しているのは前記強誘電体薄膜の分極の結果、チャネル部において電子が誘起されている様子を表現しているものである。
【００５５】
さて、図３２は強誘電体薄膜にかかる電圧Ｖと内部分極電荷Ｑの関係を示しているが、静電容量をＣとしてＱ＝ＣＶの一般的な関係により、ＭＯＳ容量の変化を図３２から読みとれる。また、ＭＯＳＦＥＴのスレッショルド電圧の変化はＭＯＳ容量の変化に関連している。したがって、図３２において、特性曲線が大きく変化する抗電圧付近でＮ型ＭＦＳＦＥＴはスレッショルド電圧が大きく変わる。これはＭＦＳＦＥＴの強誘電体薄膜の内部分極の方向と大きさによって電界効果型トランジスタとしてのスレッショルド電圧が変わることに対応している。図３２において、特性曲線が抗電圧付近で変わる際の電圧は電界効果型トランジスタの動作電圧に比較しても充分に影響を与える変化量である。そして、特性点３２０２や３２０５における残留分極も充分に大きいので、電源を切断した際に残留分極が保存されたＭＦＳＦＥＴはスレッショルド電圧も大きな差として保存されている。
【００５６】
このときＭＦＳＦＥＴは強誘電体膜厚や基板の不純物濃度や電源電圧等を適切に選択すれば、前述の残留分極によるスレッショルド電圧のヒステリシス特性の差異によって、単に電流量の差のみならず、事実上、トランジスタとしてのオン、オフの相違として設定することも可能である。
【００５７】
また、図２９、図３０はＰ型ＭＦＳＦＥＴを用いた場合のゲート電圧をかけた場合の強誘電体薄膜２９００と３０００の分極と、チャネル部２９０９と３００９のキャリア誘起の様子を示している。Ｐ型ＭＦＳＦＥＴの場合には図２９のようにゲート電極２９０１側が０電位の場合にチャネル部にホール（正孔）のキャリアが誘起され、等価的にスレッショルド電圧が絶対値で下がり、電流が流れやすくなる。また、図３０のようにゲート電極２９０１が＋Ｖ電位であると等価的にスレッショルド電圧が絶対値で高くなり、導通しにくくなる。
【００５８】
（強誘電体プログラマブルロジックアレイの詳細）
前述した図１の本発明の強誘電体プログラマブルロジックアレイについて一部、重複するが以下に詳細に述べる。
さて、前述したように図１の回路構成はゲート部に強誘電体を有する電界効果型トランジスタ（ＭＦＳＦＥＴ）１０１と、ゲート部に常誘電体である絶縁物のみから構成される絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）１０２とが並列に接続された、単位プログラマブルトランジスタセル１００を有し、かつ、前記単位プログラマブルトランジスタセル１００が複数個、行列状に配置された構成となっている。単位プログラマブルトランジスタセル１００が行、つまり横方向に並んだ複数個の単位プログラマブルトランジスタセルにおいては複数個の前記ＭＦＳＦＥＴ１０１のゲートは共通のプログラム信号線１１１に接続され、同一信号で制御される。
【００５９】
また、単位プログラマブルトランジスタセル１００が行、つまり横方向に並んだ複数個の単位プログラマブルトランジスタセルにおいては複数個の前記ＭＯＳＦＥＴ１０２のゲートは共通の入力信号線１１２に接続され、同一信号で制御される。
【００６０】
また、単位プログラマブルトランジスタセル１００が列、つまり縦方向に並んだ複数個の単位プログラマブルトランジスタセル間においては複数個の前記ＭＦＳＦＥＴ１０１と複数個の前記ＭＯＳＦＥＴ１０２はソース・ドレイン間を通して共に直列に接続され一端を出力信号線１１３として取り出している。
【００６１】
さて、前述したようにＭＦＳＦＥＴはゲート部における強誘電体の残留分極により、スレッショルド電圧に差異があり、オン、オフの差としても利用可能である。図１におけるＭＦＳＦＥＴのアレイにおいて、横方向のプログラム信号線１１１と、縦方向の出力信号線１１３を利用してＭＦＳＦＥＴ１０１のゲート部の強誘電体に分極情報を付与することができる。ただし、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する際には入力信号線１１２に適切電位を与えることによりＭＯＳＦＥＴ１０２を強制的にオンさせて縦方向の出力信号線１１３をすべて導通させる。
【００６２】
また、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する具体的方法については後述する。
【００６３】
さて、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与できたとすると、オンとなるように設定されたＭＦＳＦＥＴ１０１に並列に接続されたＭＯＳＦＥＴ１０２は論理的には存在しないのと同じになる。何故ならばＭＯＳＦＥＴ１０２のゲート電位に関わらず、常にＭＦＳＦＥＴ１０１がオンしていればＭＯＳＦＥＴ１０２のソース・ゲート間は導通しているからである。
【００６４】
したがって、図１の単位プログラマブルトランジスタセル１００のアレイにおいて、任意のＭＦＳＦＥＴ１０１が常時オンになるようにプログラム信号線１１１と出力信号線１１３の組み合わせで設定すれば、その後においては、その対となるＭＯＳＦＥＴ１０２は論理的機能としては存在しないことと等価となる。したがって、図１の単位プログラマブルトランジスタセル１００のアレイではＭＯＳＦＥＴ１０２は行列状に配置されているが、対となるＭＦＳＦＥＴ１０１のゲート部における強誘電体の分極情報を設定することにより、任意のＭＯＳＦＥＴのみを残した構成と等価に機能するようにできる。任意のＭＯＳＦＥＴを残すことにより、図１における単位プログラマブルトランジスタセル１００のアレイの機能を様々に設定することができる。この具体的用途については後述することにして、まず、前述した、行列状に配置された任意のＭＦＳＦＥＴのゲート部における強誘電体に分極情報を付与する具体的方法について次に例をあげる。
【００６５】
（行列状の任意のＭＦＳＦＥＴの強誘電体に分極情報を付与する具体的方法）
次に行列状に配置された複数個のＭＦＳＦＥＴにおいて、任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法について述べる。ゲート部の強誘電体に分極情報を書き込む為にはＭＦＳＦＥＴのゲート電極とソース電極、もしくはドレイン電極間に電圧を加えることにより行う。行列状に配置された複数個のＭＦＳＦＥＴにおいては行方向に配置されたＭＦＳＦＥＴのゲート電極を共通信号線で制御し、この制御信号線をここではワード線と呼称する。また、行列状に配置された複数個のＭＦＳＦＥＴにおいては縦方向に配置されたＭＦＳＦＥＴは直列に接続され、図１における対のＭＯＳＦＥＴがすべてオン状態では前記複数個のＭＦＳＦＥＴのソース電極とドレイン電極はすべて同一の出力信号線に接続されていて、この出力信号線をここではビット線と呼称する。このワード線とビット線を通して前述した任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法をとる。ただし、この分極情報の書き込みの際には書き込みを選択したＭＦＳＦＥＴには抗電圧以上の電圧を印加しつつ、非選択のＭＦＳＦＥＴには抗電圧未満の電圧しか印加しないような工夫が必要であって、以下のような手法をとる。
具体例を次にあげる。
【００６６】
（ワード線とビット線の制御方式の実施例１）
図１９、図２１、図２２は電源が０からＶに対して中間電位（１／２）Ｖを設けて３種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。図３２のヒステリシス特性が充分に角型に近づいた場合には抗電圧が絶対値として（１／２）ＶとＶの間にあって、（１／２）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に図１９から図２２の方式が可能となる。
【００６７】
図１９は選択アドレスにデータ１もしくはデータ０を書き込む場合の選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬの関係を示すものである。ただし、データが１か０かは単なる定義の問題であって必然性はない。ここではデータ１とはＮ型ＭＦＳＦＥＴがオン（ＯＮ）する方向の強誘電体残留分極によってスレッショルド変化を起こす場合を定義する。また、データ０とはＮ型ＭＦＳＦＥＴがオフ（ＯＦＦ）する方向の強誘電体残留分極によってスレッショルド変化を起こす場合を定義する。これらのデータ１もしくは０の定義は図３２において強誘電体コンデンサの残留分極を読み出した場合の電荷量の大小によるデータ１，もしくはデータ０の一般的な定義とは必ずしも一致しない。
【００６８】
図１９において１データを書き込む場合には選択ワード線ＳＷＬはＶ電位、選択ビット線ＳＢＬは０電位、非選択ワード線ＵＷＬは（１／２）Ｖ、非選択ビット線ＵＢＬは（１／２）Ｖと設定する。また、０データを書き込む場合には選択ワード線ＳＷＬは０電位、選択ビット線ＳＢＬはＶ電位、非選択ワード線ＵＷＬは（１／２）Ｖ、非選択ビット線ＵＢＬは（１／２）Ｖと設定する。
【００６９】
このとき強誘電体薄膜に±Ｖがかかると書き込まれ、強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。
【００７０】
図２１は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに１データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２１において２１００は１データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬにはＶ電位、選択したビット線ＳＢＬには０電位を供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき選択アドレス２１００のみの強誘電体薄膜に電圧Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、１データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７１】
図２２は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに０データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２１において２１００は０データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬには０電位、選択したビット線ＳＢＬにはＶ電位を供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき選択アドレス２２００のみの強誘電体薄膜に電圧−Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、０データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７２】
以上のように強誘電体の抗電圧が±（１／２）Ｖ以上あれば、図１９、図２１、図２２に示した方法を図１で行列状のＭＦＳＦＥＴに用いることにより、図１の各ＭＦＳＦＥＴには独立して所望の残留分極データを書き込める。
【００７３】
（ワード線とビット線の制御方式の実施例２）
ワード線とビット線を通して任意の箇所におけるＭＦＳＦＥＴのゲート部の強誘電体に所望の分極情報を付与する方法は前述した手法に限定されたものではない。次に第２例の方法について述べる。
【００７４】
図２０、図２３、図２４は電源が０からＶに対して中間電位（１／３）Ｖ、および（２／３）Ｖを設けて４種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。図３２のヒステリシス特性において、抗電圧が絶対値として（１／２）Ｖ以上は保証できないが（１／３）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に図２０、図２３、図２４の方式が可能となる。
【００７５】
図２０は選択アドレスにデータ０もしくはデータ１を書き込む場合の選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬの関係を示すものである。
【００７６】
図２０において１データを書き込む場合には選択ワード線ＳＷＬはＶ電位、選択ビット線ＳＢＬは０電位、非選択ワード線ＵＷＬは（１／３）Ｖ、非選択ビット線ＵＢＬは（２／３）Ｖと設定する。また、０データを書き込む場合には選択ワード線ＳＷＬは０電位、選択ビット線ＳＢＬはＶ電位、非選択ワード線ＵＷＬは（２／３）Ｖ、非選択ビット線ＵＢＬは（１／３）Ｖと設定する。
【００７７】
このとき強誘電体薄膜に±Ｖがかかると書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。
【００７８】
図２３は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに１データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２３において２３００は１データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬにはＶ電位、選択したビット線ＳＢＬには０電位を供給し、また他の非選択アドレスのワード線には（１／３）Ｖ電位をかけ、また他の非選択アドレスのビット線にはすべて（２／３）Ｖを供給する。このとき選択アドレス２３００のみの強誘電体薄膜に電圧Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖの電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、１データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００７９】
図２４は実際のワード線群とビット線群が行列状に配置した状態で選択アドレスのみに０データを書き込む場合の各ワード線と各ビット線の各電位を示している。図２４において２４００は０データを書き込みたいアドレスのメモリセルであり、ＳＷＬは選択したアドレスのワード線であり、ＳＢＬは選択したアドレスのビット線である。選択アドレスのワード線ＳＷＬには０電位、選択したビット線ＳＢＬにはＶ電位を供給し、また他の非選択アドレスのワード線には（２／３）Ｖ電位をかけ、また他の非選択アドレスのビット線にはすべて（１／３）Ｖを供給する。このとき選択アドレス２４００のみの強誘電体薄膜に電圧−Ｖがかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖの電圧がかかる。したがって選択アドレスのみが抗電圧以上の電圧が加わり、０データの書き込みが行われ、他の非選択アドレスには値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。以上より、所望の書き込み動作が行われる。
【００８０】
以上のように強誘電体の抗電圧が±（１／３）Ｖ以上あれば、図２０、図２３、図２４に示した方法を図１で行列状のＭＦＳＦＥＴに用いることにより、図１の各ＭＦＳＦＥＴには独立して所望の残留分極データを書き込める。
【００８１】
さて、図１のアレイは前述したように、ＭＦＳＦＥＴを選択的に残留分極に情報を与え、不揮発性のオン・オフを設定すれば様々なＭＯＳＦＥＴの組み合わせた機能を持つことが解る。そして、このアレイ構成は様々な用途・応用がある。次にプログラマブルデバイスとして応用したプログラマブルロジックアレイ装置について述べる。
【００８２】
（本発明のプログラマブルロジックアレイ装置の実施形態（１））
図２は本発明のプログラマブルロジックアレイ装置の第１の実施形態を示す回路構成図である。図１の本発明の強誘電体プログラマブルロジックアレイを用いてより具体的な装置の回路構成例を示している。
【００８３】
（プログラマブルロジックアレイ装置の構成概要）
図２において、２０１は第１の強誘電体プログラマブルロジックアレイであり、２０２は第２の強誘電体プログラマブルロジックアレイである。第１の強誘電体プログラマブルロジックアレイ２０１と、第２の強誘電体プログラマブルロジックアレイ２０２の基本的な構成は図１で述べた構成をしている。つまり、図１において前述したように第１、第２の強誘電体プログラマブルロジックアレイ２０１、２０２はともにＭＦＳＦＥＴとＭＯＳＦＥＴとが並列に接続された、単位プログラマブルトランジスタセルが複数個、行列状に配置された構成からなっている。
【００８４】
図２において、２２１、２２２、２２３はそれぞれ入力端子であり、ＭＯＳＦＥＴのゲート電極を制御する共通信号線として、それぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。
【００８５】
２２１Ｂ、２２２Ｂ、２２３Ｂはインバータ回路であり、それぞれ入力端子２２１、２２２、２２３の入力信号を反転し、その信号をそれぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。
【００８６】
２１１は第１の状態書き込み回路であり、第１のプログラム信号線２１１１、２１１２、２１１３、２１１４、２１１５、２１１６を通して前記第１の強誘電体プログラマブルロジックアレイ２０１におけるＭＦＳＦＥＴ群の状態を定める機能を有している。
【００８７】
２３１、２３２、２３３、２３４は第１の強誘電体プログラマブルロジックアレイ２０１における複数個の直列に接続されたＭＯＳＦＥＴ群からのそれぞれ出力信号線である。
【００８８】
２４１Ｎ、２４２Ｎ、２４３Ｎ、２４４ＮはＮ型ＭＯＳＦＥＴであり、第１の強誘電体プログラマブルロジックアレイ２０１における複数個のＭＯＳＦＥＴにソース電位を供給している。
【００８９】
２４１Ｐ、２４２Ｐ、２４３Ｐ、２４４ＰはＰ型ＭＯＳＦＥＴであり、第１の強誘電体プログラマブルロジックアレイ２０１における複数個のＭＯＳＦＥＴからの出力信号線２３１、２３２、２３３、２３４のそれぞれ負荷の役目をしている。
【００９０】
前記第１の強誘電体プログラマブルロジックアレイ２０１における出力信号線２３１、２３２、２３３、２３４は第２の強誘電体プログラマブルロジックアレイ２０２に入力している。
【００９１】
２１２は第２の状態書き込み回路であり、第２のプログラム信号線２１２１、２１２２、２１２３、２１２４を通して前記第２の強誘電体プログラマブルロジックアレイ２０２におけるＭＦＳＦＥＴ群の状態を定める機能を有している。
【００９２】
２５１、２５２、２５３、２５４は第２の強誘電体プログラマブルロジックアレイ２０２における複数個の直列に接続されたＭＯＳＦＥＴ群からのそれぞれ出力信号線である。
【００９３】
２６１Ｎ、２６２Ｎ、２６３Ｎ、２６４ＮはＮ型ＭＯＳＦＥＴであり、第２の強誘電体プログラマブルロジックアレイ２０２における複数個のＭＯＳＦＥＴにソース電位を供給している。
【００９４】
２６１Ｐ、２６２Ｐ、２６３Ｐ、２６４ＰはＰ型ＭＯＳＦＥＴであり、第２の強誘電体プログラマブルロジックアレイ２０２における複数個のＭＯＳＦＥＴからの出力信号線２５１、２５２、２５３、２５４のそれぞれ負荷の役目をしている。
【００９５】
以上の回路構成がどのような機能を有し、どのような効果をもたらすかを述べるに当たっては、まずＰＬＡ（Programmable Logic Array）について、先に説明し、後に、それに基づいて、本発明のプログラマブルロジックアレイ装置を再述する。
【００９６】
（ＰＬＡについて）
本発明はＰＬＡを土台として応用しているので、まず分かり易さの為にＰＬＡの基本構成と動作原理を先に以下に説明する。
【００９７】
（組み合わせ論理回路の積和表現について）
図４、図５を参照して組み合わせ論理回路の積和演算と表現について述べる。
図４は組み合わせ論理回路による機能を獲得する場合において、一般的に用いられる入力信号Ｘ１、Ｘ２、Ｘ３と期待出力の論理関数ｆ１、ｆ２、ｆ３の真理値表の例である。つまり、入力信号Ｘ１、Ｘ２、Ｘ３に対して、生成したい期待出力信号の関係を、各入力信号Ｘ１、Ｘ２、Ｘ３の有無をそれぞれ１、０と表現し、その状態における出力信号の期待値の有無を１、０と表現して表に図示したものである。図４からよく知られたカルノーマップの手法で期待出力の論理関数ｆ１、ｆ２、ｆ３の論理式を表現した一例としては図５のようになる。
【００９８】
図５の各論理式をみると各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号を用いて論理積（ＡＮＤ）と論理和（ＯＲ）の積和演算で表現されていることが解る。なお、一般に組み合わせ論理回路においては入力信号が増えても、あるいは様々な期待値の論理関数に対しても、複雑にはなるが、結局は積和演算で表現されることが知られている。
【００９９】
（積和演算とＡＮＤ−ＯＲアレイについて）
以上より、組み合わせ論理回路はＡＮＤとＯＲの積和演算で表現できるので、図５の論理関数の表現を回路の構成の模式図を表現したものが図６である。
【０１００】
図６において、６０１がＡＮＤアレイであって、各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号の図５に出現した信号の論理積を交点における黒丸印で表現している。
【０１０１】
また、図６において、６０２がＯＲアレイであって、前記ＡＮＤアレイからの各論理積の出力に対して、図５に出現した論理和を交点における黒丸印で表現している。その結果、ＯＲアレイの各出力信号ｆ１、ｆ２、ｆ３は図５の積和による論理を満たした出力が得られる。
【０１０２】
（ダイオード素子を用いたＡＮＤ−ＯＲアレイについて）
図７は図６のＡＮＤ−ＯＲアレイの模式図をダイオード素子を用いて実際の回路に構成したものである。
【０１０３】
図７において、７０１はダイオード素子を用いたＡＮＤアレイである。各入力信号Ｘ１、Ｘ２、Ｘ３及び、それらの反転信号の図５に出現した信号の論理積を対応する交点にダイオードを接続して論理積であるＡＮＤ回路を構成している。また、７０２はダイオード素子を用いたＯＲアレイである。前記ＡＮＤアレイ７０１からの各論理積の出力に対して、図５に出現した論理和を対応する交点にダイオードを接続して論理和であるＯＲ回路を構成している。また、ダイオード素子を用いて回路構成をするために負荷抵抗を随時用いている。
【０１０４】
なお、図６の模式図における交点の黒丸印の位置と、図７の回路図における交点のダイオード素子の位置は一致している。図５、図６の論理構成をそのまま回路図に置き換えたのが図７の回路構成である。また、このダイオードを用いた方式は前述した特許文献４に述べられている。
【０１０５】
（論理変換について）
以上において、組み合わせ論理回路はＡＮＤとＯＲの積和演算で表現でき、かつＡＮＤアレイとＯＲアレイの二段構成で具体的回路構成ができることについて述べたが、実際の様々な素子を用いる場合においては、ＡＮＤアレイとＯＲアレイの二段構成が必ずしも都合がよいとは限らない。様々な素子が用いる際に都合がよいように以下の論理変換を考える。
【０１０６】
次に図８、図９、図１０を参照して、ＡＮＤとＯＲによる二段論理をＮＡＮＤとＮＡＮＤの二段論理に置き換えることが可能であることを示す。
【０１０７】
図８（ａ）、（ｂ）、（ｃ）は一般的によく知られたド・モルガンの定理を図で表現したものである。つまり、図８（ａ）は信号Ａと信号Ｂの論理和のカルノーマップ図であり、○印は信号Ａと信号Ｂの論理和の集合である。また、×印は前記信号Ａと信号Ｂの論理和が満たされていない集合である。図８（ｂ）は図８（ａ）の○印で表現された信号Ａと信号Ｂの論理和の集合を論理式で表現したものであり、かつ図８（ａ）の×印で前記信号Ａと信号Ｂの論理和が満たされていない集合を論理式で表現したものである。図８（ａ）において、○印で表現された信号Ａと信号Ｂの論理和の集合と、×印で表現された前記信号Ａと信号Ｂの論理和が満たされていない集合とは互いに逆の状態を示していることから、信号Ａと信号Ｂの論理和の反転、つまり信号Ａと信号Ｂの非論理和と、×印で表現された信号Ａの反転信号と信号Ｂの反転信号の積は等しいことが解り、図（ｃ）のように（信号Ａと信号Ｂの非論理和）と（信号Ａの反転信号と信号Ｂの反転信号の積）は論理的に等しいことが解る。以上が一般的によく知られたド・モルガンの定理である。
【０１０８】
図９（ａ）、（ｂ）は前述したド・モルガンの定理を用いて、積和で表現された演算においては、反転信号を用いれば、和を用いずに、積のみで表現できることを示した例である。つまり、図９（ａ）は（信号αと信号βの積）と（信号γと信号δの積）の和は、（信号αと信号βの積）の反転信号と（信号γと信号δの積）の反転信号との積の反転に等しいことを示している。つまり、積と和の二段ステップの演算は反転信号を用いれば積と積の二段ステップの演算でも実現できることを示している。図１０は図９において述べた関係を反転信号を用いてＮＡＮＤ型の第１演算アレイと、やはりＮＡＮＤ型の第２演算アレイを用いて、積と積の二段ステップの演算で行うことをより明確に表現したものである。
【０１０９】
（二段ステップの具体的構成例）
図１１と図１２を参照して、積和（ＡＮＤ−ＯＲ）の二段ステップと、反転積（ＮＡＮＤ−ＮＡＮＤ）の二段ステップの手法の関連と相違を具体的な例で示す。
【０１１０】
（ＡＮＤ−ＯＲの二段アレイ方式例）
図１１は図４の真理値表を、図５で積和形式により表現したしたものを第１段階で、ＡＮＤアレイ、第２段階でＯＲアレイにより、行うことを再度、表現したものである。
【０１１１】
なお、この方式をダイオード素子によって実現したのが、前述した図７の回路である。
【０１１２】
（ＮＡＮＤ−ＮＡＮＤの二段アレイ方式例）
図１２は図４の真理値表を、図５で積和に表現されたものについて前述したド・モルガンの定理で反転信号を用いながら、積と積の二段方式で置き換えられること、および図１１の論理と等価であることを示したものである。
【０１１３】
図１２によるＮＡＮＤ型の二段ステップに適したデバイスとしてＮ型ＭＯＳＦＥＴを用いる。以上により、図４の真理値表を図１２の関係にしたがって、かつＮ型ＭＯＳＦＥＴを用いて具体的回路に表現したものが図３である。
【０１１４】
図３において、３０１がＮ型ＭＯＳＦＥＴを用いた第１のＮＡＮＤアレイである。また、３０２がＮ型ＭＯＳＦＥＴを用いた第２のＮＡＮＤアレイである。
【０１１５】
３２１、３２２、３２３はそれぞれ第１入力端子、第２入力端子、第３入力端子であり、それぞれＸ１、Ｘ２、Ｘ３の信号が入力している。また、３２１Ｂ、３２２Ｂ、３２３Ｂはインバータ回路（反転回路）であり、それぞれ前記第１入力端子３２１、第２入力端子３２２、第３入力端子３２３の入力信号を反転している。前記第１入力端子３２１、第２入力端子３２２、第３入力端子３２３の入力信号、および前記反転回路３２１Ｂ、３２２Ｂ、３２３Ｂの信号は前記第１のＮＡＮＤアレイ３０１に入力している。そして、Ｎ型ＭＯＳＦＥＴがある箇所ではＮＡＮＤ積を構成する。図３の第１のＮＡＮＤアレイ３０１では（反転Ｘ１信号とＸ２信号の積）の反転信号と、（Ｘ２信号とＸ３信号の積）の反転信号と、（反転Ｘ１信号とＸ３信号の積）の反転信号とが、それぞれ形成されている。これらの３本の出力信号３３１、３３２、３３３は前記Ｎ型ＭＯＳＦＥＴを用いた第２のＮＡＮＤアレイ３０２に入力している。
【０１１６】
これらの信号はＮ型ＭＯＳＦＥＴのある箇所でＮＡＮＤ積を構成する。第１のＮＡＮＤアレイ３０１による各ＮＡＮＤ積の信号群と、その信号源による第２のＮＡＮＤアレイ３０２による各ＮＡＮＤ積は前述したように論理的に等価となり、図３における第２のＮＡＮＤアレイ３０２の出力信号２５１、２５２、２５３はそれぞれｆ１、ｆ２、ｆ３の関数として取り出され、かつ図５で示した各信号の論理と等価の信号が得られる。
【０１１７】
以上により、Ｎ型ＭＯＳＦＥＴを用いると、直列構成のＮＡＮＤ型の第１、第２のアレイを二段に用いることにより、組み合わせ回路では一般的な積和の論理がすべて表現できる。つまり回路的に実現できることが解る。
【０１１８】
なお、図３において、３４１、３４２、３４３、及び３６１、３６２、３６３は負荷抵抗であり、適切な論理出力を形成する為、用いている。分かり易さと説明の容易さの為に抵抗素子で表現したが、Ｐ型ＭＯＳＦＥＴを用いてもよく、また前記Ｎ型のＭＯＳＦＥＴによる論理構成と相補型の構成にしてもよい。
【０１１９】
（本発明のプログラマブルロジックアレイ装置の実施形態（２））
さて、本発明のプログラマブルロジックアレイ装置について更に詳述する。図３にＮＡＮＤ型のアレイの二段構成の例を示したが、図２の本発明のプログラマブルロジックアレイ装置の実施形態で、一般的な回路を構成できることを次ぎに述べる。
【０１２０】
図２において、第１の強誘電体プログラマブルロジックアレイ２０１において、行列状に配置された単位プログラマブルトランジスタセルにおいて、Ｎ型ＭＯＳＦＥＴ群は列方向（縦方向）においては直列に接続されている。また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第１の状態書き込み回路２１１によって状態の書き込みが制御される。該第１の状態書き込み回路２１１によって特定のＭＦＳＦＥＴがオン（ＯＮ）となるようにゲート部の強誘電体に残留分極が書き込まれると並列に接続にされたＭＯＳＦＥＴのゲートの信号電位に関わらず、該当する単位プログラマブルトランジスタセルはショート状態となるので前記ＭＯＳＦＥＴは存在しないことと論理的には等価となる。
【０１２１】
また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第１の状態書き込み回路２１１によって特定のＭＦＳＦＥＴがオフ（ＯＦＦ）となるようにゲート部の強誘電体に残留分極が書き込まれると、並列に接続にされたＭＯＳＦＥＴはゲートの信号電位によってオン・オフするので、単位プログラマブルトランジスタセルは前記ＭＯＳＦＥＴのみが存在することと論理的には等価となる。
【０１２２】
したがって、行列状に配置された単位プログラマブルトランジスタセル群は所望のＮ型ＭＯＳＦＥＴを選択的に残し、非選択の単位プログラマブルトランジスタセルは論理上においてはショート状態として、第１の強誘電体プログラマブルロジックアレイ２０１は選択した所定の位置に配置されたＭＯＳＦＥＴの直列回路群となる。該第１の強誘電体プログラマブルアレイ２０１は図１０におけるＮＡＮＤ型で構成する第１演算アレイの役目を担当する。
【０１２３】
また、図２において、第２の強誘電体プログラマブルロジックアレイ２０２においも、行列状に配置された単位プログラマブルトランジスタセルにおいて、Ｎ型ＭＯＳＦＥＴ群は列方向（縦方向）においては直列に接続されている。また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって状態の書き込みが制御される。該第２の状態書き込み回路２１２によって特定のＭＦＳＦＥＴがオンとなるようにゲート部の強誘電体に残留分極が書き込まれると並列に接続にされたＭＯＳＦＥＴのゲートの信号電位に関わらず、該当する単位プログラマブルトランジスタセルはショート状態となるので前記ＭＯＳＦＥＴは存在しないことと論理的には等価となる。
【０１２４】
また、各ＭＯＳＦＥＴに並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって特定のＭＦＳＦＥＴがオフとなるようにゲート部の強誘電体に残留分極が書き込まれると、並列に接続にされたＭＯＳＦＥＴはゲートの信号電位によってオン・オフするので、単位プログラマブルトランジスタセルは前記ＭＯＳＦＥＴのみが存在することと論理的には等価となる。
【０１２５】
したがって、行列状に配置された単位プログラマブルトランジスタセル群は所望のＮ型ＭＯＳＦＥＴを選択的に残し、非選択の単位プログラマブルトランジスタセルは論理上においてはショート状態となり、第２の強誘電体プログラマブルロジックアレイ２０２も選択した所定の位置に配置されたＭＯＳＦＥＴの直列回路群となる。該第２の強誘電体プログラマブルアレイ２０２は図１０におけるＮＡＮＤ型で構成する第２演算アレイの役目を担当する。
【０１２６】
前述したように、２２１、２２２、２２３はそれぞれ入力端子であり、ＭＯＳＦＥＴのゲート電極を制御する共通信号線として、それぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。２２１Ｂ、２２２Ｂ、２２３Ｂはインバータ回路であり、それぞれ入力端子２２１、２２２、２２３の入力信号を反転し、その信号をそれぞれ前記第１の強誘電体プログラマブルロジックアレイ２０１に入力している。したがって、前述したように前記第１の強誘電体プログラマブルロジックアレイ２０１におけるＭＦＳＦＥＴ群の状態を定めれば、所望の入力信号、及び反転信号のＮＡＮＤの論理機能を構成できる。
【０１２７】
また、そのように構成したとき、２３１、２３２、２３３、２３４は所望の信号によるＮＡＮＤ回路による論理で構成された各ＭＯＳＦＥＴ群からのそれぞれ出力信号線であって、それぞれｆ１１、ｆ１２、ｆ１３、ｆ１４の第１演算アレイの各関数が出力する。
【０１２８】
該出力信号線２３１、２３２、２３３、２３４は第２の強誘電体プログラマブルロジックアレイ２０２に入力し、かつ行列状に配置された単位プログラマブルトランジスタセル群のＭＯＳＦＥＴのゲート電極に接続されている。該ＭＯＳＦＥＴと並列に接続された各ＭＦＳＦＥＴを第２の状態書き込み回路２１２によって、所望の論理を構成するにあたって、不要なＭＯＳＦＥＴは、そのＭＯＳＦＥＴに並列に接続されたＭＦＳＦＥＴが常時オンとなるように設定し、また、必要なＭＯＳＦＥＴは、そのＭＯＳＦＥＴに並列に接続されたＭＦＳＦＥＴが常時オフとなるように設定すれば、第２の強誘電体プログラマブルロジックアレイ２０２は図１０におけるＮＡＮＤ型の第２演算アレイの役目を果たしてＮＡＮＤ回路による論理で構成された各ＭＯＳＦＥＴ群からのそれぞれ出力である出力信号線２５１、２５２、２５３、２５４にそれぞれｆ２１、ｆ２２、ｆ２３、ｆ２４の第２演算アレイの各関数を出力する。
【０１２９】
ＮＡＮＤ−ＮＡＮＤの二段アレイは図８から図１０を参照して述べた論理変換によってＡＮＤ−ＯＲの二段アレイと等価に構成できるので、所望の組み合わせ回路の論理が直列のＮ型ＭＯＳＦＥＴによる第１のＮＡＮＤ型アレイ２０１と、やはり直列のＮ型ＭＯＳＦＥＴによる第２のＮＡＮＤ型アレイ２０２とによって構成できることが解る。
【０１３０】
また、所望の機能が様々であるので、入力信号数が大小様々であったり、機能関数となる出力信号線の数が異なったりするが、これらは図２の第１の強誘電体プログラマブルロジックアレイ２０１や第２の強誘電体プログラマブルロジックアレイ２０２における単位プログラマブルトランジスタセル群の個数や、入力信号数、出力信号線数を多めに構成しておき、必要なものだけ、第１の状態書き込み回路２１１、第２の状態書き込み回路２１２によって必要な構成を選択すればよい。
【０１３１】
以上により、図２の構成で任意の組み合わせ回路の機能が可変で様々に構成できることを示している。また、ＭＦＳＦＥＴは不揮発性でありながら書き換え可能であるので、仕様変更や定数変更を含めた設計変更、機能変更に対応できる。なお、これらの変更はデバイスのメーカ側は勿論のこと、デバイスのユーザ側でも容易に出来る。
【０１３２】
また、一度、製品として出荷したあとも可変であり、更には動作中の動的な回路変更も可能である。
【０１３３】
また、ＭＦＳＦＥＴに所望の状態を書き込んでおけば電源投入時においても直ちに動作可能である。
【０１３４】
なお、図２において、Ｎ型ＭＯＳＦＥＴ２４１Ｎ、２４２Ｎ、２４３Ｎ、２４４Ｎ、は第１の強誘電体プログラマブルロジックアレイ２０１へのソース電位を供給するとともに第１の状態書き込み回路２１１を動作させるときには阻害しないようにオフする。このときの制御を制御信号２４０Ｎにて行う。
【０１３５】
また、Ｐ型ＭＯＳＦＥＴ２４１Ｐ、２４２Ｐ、２４３Ｐ、２４４Ｐ、は第１の強誘電体プログラマブルロジックアレイ２０１の出力信号線２３１、２３２、２３３、２３４の負荷の役目をしている。それとともに、第１の状態書き込み回路２１１を動作させるときには阻害しないようにオフする。このときの制御を制御信号２４０Ｐにて行う。
【０１３６】
また、図２において、Ｎ型ＭＯＳＦＥＴ２６１Ｎ、２６２Ｎ、２６３Ｎ、２６４Ｎ、は第１の強誘電体プログラマブルロジックアレイ２０２へのソース電位を供給するとともに第２の状態書き込み回路２１２を動作させるときには阻害しないようにオフする。このときの制御を制御信号２６０Ｎにて行う。
【０１３７】
また、Ｐ型ＭＯＳＦＥＴ２６１Ｐ、２６２Ｐ、２６３Ｐ、２６４Ｐ、は第２の強誘電体プログラマブルロジックアレイ２０２の出力信号線２５１、２５２、２５３、２５４の負荷の役目をしている。それとともに、第２の状態書き込み回路２１２を動作させるときには阻害しないようにオフする。このときの制御を制御信号２６０Ｐにて行う。
【０１３８】
（本発明のプログラマブルロジックアレイ装置の応用と汎用性）
以上において、本発明のプログラマブルロジックアレイ装置が組み合わせ回路については非常に有用であることについて述べたが、以下に組み合わせ回路にとどまらず、帰還信号を含む回路や順序回路についても有用であること、つまりは事実上、論理回路の殆どすべての回路について論理的には適用できることを述べる。
【０１３９】
なお、前述したようにＡＮＤ−ＯＲアレイの積和の二段方式はＮＡＮＤ−ＮＡＮＤ回路アレイの積の二段方式と論理的には等価であり、論理変換がすべての場合について可能であるので、表現が簡単な積和形式（ＡＮＤ−ＯＲ）のＰＬＡについて述べる。
【０１４０】
（ＰＬＡの汎用性）
ＰＬＡでどのような回路が実現するかを例にあげる。
【０１４１】
（回路規模のより大きなＰＬＡ例）
図２、図３では表現上の簡易さの為に、比較的小規模の回路で説明したが、より大きな回路規模でも同様な考え方で構成できる例を示す。
【０１４２】
図１３、図１４を参照して、７セグメントの表示回路について説明する。図１３は数字を０から９までとハイフン「−」を可変に表示する７セグメント方式を現している。ここでＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの各セグメントを０から９までとハイフン「−」の状態信号によって必要なセグメントを点灯させる方式である。２進法で０から９までとハイフンに相当する次の状態を表したＸ１、Ｘ２、Ｘ３と各セグメントの期待値で真理値表を作り、その積和表現によって対応する演算の交点を表現したものが図１４である。図１４の回路構成はアレイ構造を大きくしている例である。構成する規模は図６と異なるが基本的な構成上の概念は共通している。また、図１４の基本構成があれば、部分的に利用し、かつ論理を構成する交差点を適切に選択することにより、図６は構成できる。
【０１４３】
以上の図１４のように表現できれば、ダイオードのＡＮＤ−ＯＲ構造でもＮ型ＭＯＳＦＥＴによるＮＡＮＤ−ＮＡＮＤ構造でも実現できる。つまり、図２の本発明のプログラマブルロジックアレイ装置を拡張すれば、図１４と同等の回路を本発明で構成できる。
【０１４４】
（帰還信号を含む回路のＰＬＡ例）
図１５、図１６を参照して、単なる組み合わせ回路のみならず、帰還信号を含む回路でも、ほぼ同様な考え方でＰＬＡの構成ができる例を示す。
【０１４５】
図１５、図１６はＤ型フリップフロップを構成した例である。図１５は入力信号Ｃ、Ｄ及び帰還信号Ｚ１、Ｚ２とに対してＡＮＤ回路とＯＲ回路でいわゆるＤ型フリップフロップを構成した回路図である。図１６は図１５をＡＮＤ−ＯＲアレイの二段に展開するとともにＯＲ回路の出力信号Ｚ１、Ｚ２とをともに入力信号の一部として帰還させたものである。図１６に示すように帰還信号があっても殆ど同じアレイ構造で実現できることが解る。
【０１４６】
したがって、図２の本発明のプログラマブルロジックアレイ装置を帰還信号も含む回路においても適用できることが解る。
【０１４７】
（順序回路を含む回路のＰＬＡ例）
図１７、図１８を参照して状態遷移を含む順序回路でも、ほぼ同様な考え方でＰＬＡが構成できる例を示す。
【０１４８】
図１７は光磁気ディスクのシークロジックのシーケンスを状態遷移図で表現した一例である。シーケンスにおける幾つかの状態をカウンターもしくはフリップフロップの状態に割り当て、その状態によっても入力信号による応答が異なる機能を有している。つまり順序回路を形成している。なお、図１７では（０００）から（１１１）の３ビットつまり、８状態を持たしている。
【０１４９】
図１８は図１７の状態遷移図における論理をＰＬＡ形式に構成したものである。図１７の３ビットの状態を（ｙ１、ｙ２、ｙ３）で表現し、また入力信号Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７を用いている。また、順序回路であるので状態信号をＰＬＡの入力側にも用いている。図１８における１８０１、１８０２、１８０３は遅延回路であって前の状態と入力信号によって形成される（ｙ'１、ｙ'２、ｙ'３）をすぐに入力側に帰還せず、遅延回路１８０１、１８０２、１８０３を通して新たな状態として（ｙ１、ｙ２、ｙ３）を形成し、入力側に影響を及ぼす構成をとっている。なお、遅延回路１８０１、１８０２、１８０３が単なる遅延素子もしくは回路であれば基本的に非同期の動作となり、クロックに同期する回路であれば図１８全体の回路が同期回路としての動作をする。
【０１５０】
以上から、ＡＮＤ−ＯＲアレイ型のＰＬＡでは大小様々な規模の組み合わせ回路は勿論のこと、帰還信号を含む回路、そして順序回路も構成でき、かつ同期、非同期でも構成できるので、通常の概念の論理回路は殆ど構成できる。したがって、論理的に等価に変換できるＮＡＮＤ−ＮＡＮＤ型の二段アレイも通常の概念の論理回路は殆ど構成できることが解る。
【０１５１】
図２の本発明のプログラマブルロジックアレイ装置においてはＭＦＳＦＥＴを選択的にオン・オフ状態にすることによって、殆どの組み合わせ回路が構成でき、かつ更に出力信号の一部を帰還させれば帰還信号を含む回路も構成でき、さらには図１８の遅延回路１８０１、１８０２、１８０３に相当する回路を付加すれば順序回路も構成でき、かつ非同期回路も同期回路にも構成できるので、通常の概念の論理回路は殆ど構成できることが解る。
【０１５２】
（その他の実施形態）
本発明は上記の実施形態に限定されるものではない。以下に例をあげる。
【０１５３】
単位プログラマブルトランジスタセルのアレイにおける行列の個数は前述の実施例のみならず、様々な個数と行列数であってもよい。また、事実上、連動するが入力信号線の数や、出力信号線の数は多くとも少なくともよい。
【０１５４】
また、大きな回路ブロックを構成しておいて、幾つかの入力信号線や出力信号線を未使用としてもよい。
【０１５５】
また、それぞれの独立した本発明のプログラマブルロジックアレイが複数個あってもよく、かつ様々に組み合わせてもよい。
【０１５６】
また、必要な応じて、出力信号を帰還させてもよく、また遅延回路やフリップフロップを付加してもよい。
【０１５７】
また、ＭＦＳＦＥＴは集積回路装置が動作時にも書き換えることは可能であるので、第１、第２の状態書き込み回路を動作時にも書き換えるように回路を構成すれば動的にも回路機能を様々に動的に変える仕様も可能である。
【０１５８】
また、強誘電体トランジスタで例を示したが、ゲート部の状態によって、オン、オフする不揮発性のトランジスタであれば、強誘電体でなくともよい。電荷のトラップでもよい。
【０１５９】
また、第１演算アレイと第２演算アレイにおいて論理を構成するのにＮ型ＭＯＳＦＥＴを用いた実施例を示したが、論理変換は様々な手法があり、かつインバータ回路を付加するとの手法を用いればＰ型ＭＯＳＦＥＴを用いることも可能である。またＮ型ＭＯＳＦＥＴのアレイと、Ｐ型ＭＯＳＦＥＴのアレイを混載することも可能である。
【０１６０】
また、ＰＺＴＮ、ＰＺＴ、ＳＢＴの無機強誘電体の例を示したが、有機強誘電体でもよい。なお、前記有機強誘電体の材料としてはＰＶＤＦ（poly(vinylidene fluoride)）、ＶＤＦオリゴマー（vinylidene fluoride オリゴマー）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ（vinylidene fluoride-trifluoroethylene）、もしくはナイロン７、ナイロン９、ナイロン１１、ナイロン１３等の奇数ナイロンが適している。なお、有機強誘電体は無機強誘電体に比べ低温で形成されるため、他の製造工程に影響が少ないという特徴もある。
【０１６１】
また、シリコン基板（Ｓｉ基板）を用いた電界効果型トランジスタの例を示したが、ＳＯＩ基板（Silicon on Insulator）やＧａＡｓ（Gallium Arsenite）、ＳｉＧｅ（Silicon Germanium）でもほぼ同一の構成が出来る。この場合には高周波特性の向上が期待できる。
【０１６２】
また、ＴＦＴ（Thin Film Transistor）や有機トランジスタでも同様な構成が可能である。この場合には可撓性やコストダウンが期待でき、製品の応用分野が広がる。
【図面の簡単な説明】
【０１６３】
【図１】本発明の強誘電体プログラマブルロジックアレイの第１の実施形態を示す回路構成図。
【図２】本発明のプログラマブルロジックアレイ装置の第１の実施形態を示す回路構成図。
【図３】本発明のプログラマブルロジックアレイ装置の適用例を示した回路構成図。
【図４】従来および本発明に用いる入力信号と出力期待値の関連を表す一例としての真理値表の図。
【図５】従来および本発明に用いる入力信号と出力期待値の関連を表す一例として積和演算表の図。
【図６】従来および本発明に用いるＰＬＡ構成図。
【図７】従来においてダイオード素子を用いたＰＬＡ構成図。
【図８】従来および本発明に用いるド・モルガンの定理を表した論理図。
【図９】従来および本発明に用いるド・モルガンの定理を用いた論理変換図。
【図１０】本発明に用いるＮＡＮＤ−ＮＡＮＤ構成による二段アレイの第１の論理図。
【図１１】従来において用いるＡＮＤ−ＯＲの二段アレイの論理図。
【図１２】本発明に用いるＮＡＮＤ−ＮＡＮＤ構成による二段アレイの第２の論理図。
【図１３】従来および本発明において用いる７セグメント表示の構成図。
【図１４】従来および本発明において用いる７セグメント表示のＰＬＡ回路構成図。
【図１５】従来および本発明において用いる帰還信号を含むＤ型フリップフロップの回路図。
【図１６】従来および本発明において用いる帰還信号を含むＤ型フリップフロップのＰＬＡ回路構成図。
【図１７】従来および本発明において用いる順序回路を含むシーケンス例の状態遷移図。
【図１８】従来および本発明において用いる順序回路を含むシーケンス例のＰＬＡ回路構成図。
【図１９】従来および本発明において３電位を用いて選択アドレスにデータ書き込み時の各制御信号電圧の関係を示す電位関係図。
【図２０】従来および本発明において４電位を用いて選択アドレスにデータ書き込み時の各制御信号電圧の関係を示す電位関係図。
【図２１】従来および本発明において３電位を用いて選択アドレスに１データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２２】従来および本発明において３電位を用いて選択アドレスに０データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２３】従来および本発明において４電位を用いて選択アドレスに１データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２４】従来および本発明において４電位を用いて選択アドレスに０データ書き込み時のＭＦＳＦＥＴアレイにおける各制御信号電圧の関係を示す模式図。
【図２５】本発明に用いるＭＦＳＦＥＴの構造例を示す為のチャネル部におけるソース・ドレイン方向に切断した断面図。
【図２６】本発明に用いるＭＦＳＦＥＴを回路図で表現する場合のシンボルの記号図。
【図２７】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図２８】本発明に用いるＮ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図２９】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第１の分極状態を示す断面図。
【図３０】本発明に用いるＰ型ＭＦＳＦＥＴの強誘電体薄膜の第２の分極状態を示す断面図。
【図３１】従来において用いる強誘電体コンデンサの構造を示す断面図。
【図３２】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の代表的なヒステリシス特性を示す特性図。
【図３３】従来および本発明に用いる強誘電体薄膜の印加電圧と分極電荷の状態を示す模式図。
【符号の説明】
【０１６４】
１００…単位プログラマブルトランジスタセル、１０１…ＭＦＳＦＥＴ、１０２，２４１Ｎ，２４２Ｎ，２４３Ｎ，２４４Ｎ，２６１Ｎ，２６２Ｎ，２６３Ｎ，２６４Ｎ…Ｎ型ＭＯＳＦＥＴ、１１１，２１１１，２１１２，２１１３，２１１４，２１１５，２１１６，２１２１，２１２２，２１２３，２１２４…プログラム信号線、１１２，２２１，２２２，２２３，３２１，３２２，３２３…入力信号線、１１３，２３１，２３２，２３３，２３４，２５１，２５２，２５３，２５４，３３１，３３２，３３３，３５１，３５２，３５３…出力信号線、２０１，２０２，３０１，３０２…強誘電体プログラマブルアレイ、２１１，２１２…状態書き込み回路、２２１Ｂ，２２２Ｂ，２２３Ｂ，３２１Ｂ，３２２Ｂ，３２３Ｂ…インバータ回路、２４０Ｎ，２４０Ｐ，２６０Ｎ，２６０Ｐ…制御信号線、２４１Ｐ，２４２Ｐ，２４３Ｐ，２４４Ｐ，２６１Ｐ，２６２Ｐ，２６３Ｐ，２６４Ｐ…Ｐ型ＭＯＳＦＥＴ、３４１，３４２，３４３，３６１，３６２，３６３…負荷抵抗、６０１，７０１…ＡＮＤアレイ、６０２，７０２…ＯＲアレイ、１８０１，１８０２，１８０３…遅延回路、２１００，２２００，２３００，２４００…選択アドレスセル、２５００，２７００，２８００，２９００，３０００，３１４０…強誘電体薄膜、２５０１，２６０１，２７０１，２９０１…ゲート電極、２５０２，２５０３，２６０２，２６０３，２７０２，２７０３…Ｎ＋拡散のソース、もしくはドレインとなる電極、２５０９，２７０９，２８０９，２９０９，３００９…基板もしくはチャネル部、２７０４，２８０４，２９０４，３００４…ゲート電極端子、２７０５，２００６，２８０５，２８０６，２９０５，２９０６，３００５，３００６…ドレイン電極端子もしくはソース電極端子、２９０２，２９０３…Ｐ＋拡散のソース、もしくはドレインとなる電極、３１４１，３１４２…強誘電体コンデンサ電極、３１４９…強誘電体コンデンサ、３２０１，３２０２，３２０３，３２０４，３２０５，３２０６…特性点。
【特許請求の範囲】
【請求項１】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、
前記単位プログラマブルトランジスタセルが複数個、行列状に配置された単位プログラマブルトランジスタセル群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した入力信号線群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる出力信号線群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続したプログラム信号線群と、からなることを特徴とする強誘電体プログラマブルロジックアレイ。
【請求項２】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された第１の単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第１の入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる第１の出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第１のプログラム信号線群と、からなる第１の強誘電体プログラマブルロジックアレイと、
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された第２の単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第２の入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる第２の出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第２のプログラム信号線群と、からなる第２の強誘電体プログラマブルロジックアレイと、
前記第１の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第１の状態書き込み回路と、
前記第２の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第２のプログラム信号線群を通して状態を書き込む第２の状態書き込み回路と、からなり、
前記第１の強誘電体プログラマブルロジックアレイの第１の出力信号線群が、前記第２の強誘電体プログラマブルロジックアレイの第２の入力信号線群に接続されたことを特徴とするプログラマブルロジックアレイ装置。
【請求項３】
請求項１または請求項２において、
前記強誘電体薄膜が無機強誘電体からなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項４】
請求項３において、
前記無機強誘電体がＰＺＴＮ、もしくはＰＺＴ、もしくはＳＢＴを用いたことを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項５】
請求項１または請求項２において、
前記強誘電体薄膜が有機強誘電体からなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項６】
請求項５において、
前記有機強誘電体がＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくは奇数ナイロンを用いたことを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項７】
請求項１または請求項２において、
前記電界効果型トランジスタがＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いた絶縁ゲート電界効果型トランジスタであることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項８】
請求項１または請求項２において、
前記電界効果型トランジスタがＴＦＴもしくは有機トランジスタからなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項１】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、
前記単位プログラマブルトランジスタセルが複数個、行列状に配置された単位プログラマブルトランジスタセル群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した入力信号線群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる出力信号線群と、
複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続したプログラム信号線群と、からなることを特徴とする強誘電体プログラマブルロジックアレイ。
【請求項２】
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された第１の単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第１の入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる第１の出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第１のプログラム信号線群と、からなる第１の強誘電体プログラマブルロジックアレイと、
ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、ゲート部に常誘電体薄膜を有する電界効果型トランジスタと、が並列に接続された単位プログラマブルトランジスタセルを有し、前記単位プログラマブルトランジスタセルが複数個、行列状に配置された第２の単位プログラマブルトランジスタセル群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第２の入力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に常誘電体薄膜を有する電界効果型トランジスタが直列に接続されたドレイン電極から得られる第２の出力信号線群と、複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタのゲート電極に接続した第２のプログラム信号線群と、からなる第２の強誘電体プログラマブルロジックアレイと、
前記第１の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第１のプログラム信号線群を通して状態を書き込む第１の状態書き込み回路と、
前記第２の強誘電体プログラマブルロジックアレイの複数個の前記単位プログラマブルトランジスタセルにおけるゲート部に強誘電体薄膜を有する電界効果型トランジスタに前記第２のプログラム信号線群を通して状態を書き込む第２の状態書き込み回路と、からなり、
前記第１の強誘電体プログラマブルロジックアレイの第１の出力信号線群が、前記第２の強誘電体プログラマブルロジックアレイの第２の入力信号線群に接続されたことを特徴とするプログラマブルロジックアレイ装置。
【請求項３】
請求項１または請求項２において、
前記強誘電体薄膜が無機強誘電体からなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項４】
請求項３において、
前記無機強誘電体がＰＺＴＮ、もしくはＰＺＴ、もしくはＳＢＴを用いたことを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項５】
請求項１または請求項２において、
前記強誘電体薄膜が有機強誘電体からなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項６】
請求項５において、
前記有機強誘電体がＰＶＤＦ、ＶＤＦオリゴマー、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくは奇数ナイロンを用いたことを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項７】
請求項１または請求項２において、
前記電界効果型トランジスタがＳｉ基板、もしくはＳＯＩ基板、もしくはＧａＡｓ基板を用いた絶縁ゲート電界効果型トランジスタであることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【請求項８】
請求項１または請求項２において、
前記電界効果型トランジスタがＴＦＴもしくは有機トランジスタからなることを特徴とする強誘電体プログラマブルロジックアレイ、及びそれを用いたプログラマブルロジックアレイ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００８−４２１１４（Ｐ２００８−４２１１４Ａ）
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願番号】特願２００６−２１７８３０（Ｐ２００６−２１７８３０）
【出願日】平成１８年８月１０日（２００６．８．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２０年２月２１日（２００８．２．２１）
【国際特許分類】
【出願日】平成１８年８月１０日（２００６．８．１０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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