固体電子装置
【課題】 従来、例えば、ゲート絶縁膜としてSiO2を使用したMOSFETは、その絶縁耐圧によってゲート絶縁膜に誘起できる電荷量が制限され、低い駆動電圧で大きな電流を制御することが困難であった。
【解決手段】 制御電圧が印加されるゲート電極3と、該制御電圧によって導通状態が制御されるソース電極4およびドレイン電極5とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層1と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜2と、を備えるように構成する。
【解決手段】 制御電圧が印加されるゲート電極3と、該制御電圧によって導通状態が制御されるソース電極4およびドレイン電極5とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層1と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜2と、を備えるように構成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、固体電子装置に関し、特に、ゲート絶縁膜に等価的な比誘電率が大きい誘電体材料を使用して大きな電流制御を可能とする固体電子装置に関する。
【背景技術】
【0002】
図1は従来の固体電子装置の一例を概略的に示す図であり、一般的なnチャネル型MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)を示すものである。図1において、参照符号101はp型シリコンウエハ(チャネル層)、111はn+ソース領域、112はn+ドレイン領域、113はチャネル、102はゲート絶縁膜、103はゲート電極、104はソース電極、そして、105はドレイン電極を示している。
【0003】
図1に示されるように、従来のトランジスタ(MOSFET)は、ゲート絶縁膜102としてシリコン酸化膜(二酸化珪素:SiO2)を使用すると共に、ゲート電極103に正の電圧が印加されたときにソース電極104およびドレイン電極105間にチャネル(電子)113を生成して導通させるチャネル層101としてシリコン等の半導体(酸化物導電体)を使用している。
【0004】
例えば、MOSFETのチャネル層101として使用するシリコンは、キャリア数に制限があり、制御できる電流には自ずと限界がある。さらに、ソース電極104およびドレイン電極105間に大きな電流を流すにはゲート電極103に対して高電圧を印加する必要があるが、ゲート絶縁膜102の絶縁耐圧に制限されて大電流を流すことができない。しかしながら、将来の集積回路素子として、より微細で高速なスイッチング動作を実現する固体電子装置としては、いかに大きな電荷をいかに高速で制御することができるかが重要である。
【0005】
従来、透明材料の2つの接続電極と、透明絶縁層によりチャネル領域から分離された導電材料の透明ゲート電極が設けられた半導体材料の介在透明チャネル領域と、を有する透明スイッチング素子を備えた半導体装置が提案されている(例えば、特許文献1参照)。
【0006】
また、従来、基板としてガラス、サファイア、プラスティック等の透明な材料を使用し、且つ、透明チャネル層として酸化亜鉛(ZnO)等を使用すると共に、ゲート絶縁層として1価の価数を取りうる元素またはV族元素をドープした絶縁性ZnO等の透明絶縁性材料を使用した透明なトランジスタも提案されている(例えば、特許文献2参照)。
【0007】
さらに、従来、ゲート絶縁膜としてPZT[Pb(ZrX,Ti1-X)O3]を使用し、チャネル層として酸化錫(SnO2:Sb)を使用した強誘電体透明薄膜トランジスタも提案されている(例えば、非特許文献1参照)。
【0008】
また、従来、SRTO[SrRuXTi1-XO3]チャネルを有する強誘電体電界効果トランジスタも提案されている(例えば、非特許文献2参照)。さらに、従来、Ag/PLZT[Pb1-YLay(ZrXTi1-Z)1-Y/4O3]/LSCO[LaXSr1-XCuO4]強誘電体電界効果トランジスタも提案されている(例えば、非特許文献3参照)。
【0009】
【特許文献1】特表平11−505377号公報
【特許文献2】特開2000−150900号公報
【非特許文献1】エヌ・ダブリュ・プリンス他(N.W. Prins et al)著,「強誘電体透明薄膜トランジスタ(A Ferroelectric Transparent Thin-Film Transistor)」,APPl. Phys. Lett. 68(25), 1996年6月17日発行
【非特許文献2】エイ・ジー・シュロッツ他(A.G. Schrott et al)著,「SrRuXTi1-XO3チャネルを有する強誘電体電界効果トランジスタ(Ferroelectric Field Effect Transistor with a SrRuXTi1-XO3 Channel)」,VOL.82, NO.26,2003年6月30日発行
【非特許文献3】アイ・ブイ・グレコフ他(I.V. Grekhov et al)著,「Ag/PLZT/LSCO強誘電体電界効果トランジスタにおける強く変調されたコンダクタンス(Strongly Modulated Conductance in Ag/PLZT/LSCO Ferroelectric Field Effect Transistor)」,Ioffe Institute, ロシア,2001年発行
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述したように、従来のMOSFET(薄膜トランジスタ)は、例えば、チャネル層101としてZnO等の酸化物導電体を使用するため、チャネルにおける電荷の移動度が小さく、さらに、ゲート絶縁膜102としてSi02等の比較的厚い常誘電体膜を使用するため、トランジスタ(固体電子装置)のオン電流が小さいのが現状である。具体的に、Si02のゲート絶縁膜に誘起できる電荷密度は、その絶縁耐圧(10MV/cm)によって3.5μC/cm2に制限されている。
【0011】
ところで、近年、高誘電率材料(high-K)をゲート絶縁膜に用いたトランジスタも提案されているが、このようなトランジスタは絶縁耐圧が小さくなる(絶縁耐圧劣化)ために、その制御できる電荷密度は、例えば、5.0μC/cm2程度であり、Si02をゲート絶縁膜に使用したトランジスタと比較して劇的には大きくなることはない。この限界は、上述したシリコン(Si)のMOSFETにもいえることで、トランジスタのオン電流の限界値を決める理由の重要な要因となっている。
【0012】
さらに、従来、強誘電体材料を使用した様々なトランジスタも提案されているが、低い駆動電圧で大きな電流を制御するものではなかった。すなわち、従来の強誘電体材料を使用したトランジスタは、強誘電体材料の持つ大きな電荷量を利用して巨大電荷量を制御するといった発想に基づくものではなかった。
【0013】
本発明は、上述した従来技術が有する課題に鑑み、低い駆動電圧で大きな電流を制御することができる固体電子装置の提供を目的とする。
【課題を解決するための手段】
【0014】
本発明の第1の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【0015】
本発明の第2の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物[ITO]で形成されたチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【発明の効果】
【0016】
本発明によれば、低い駆動電圧で大きな電流を制御することができる固体電子装置を提供することができる。
【発明を実施するための最良の形態】
【0017】
本発明に係る固体電子装置は、チャネル層にキャリア濃度が高い酸化物導電性材料を使用すると共に、増幅作用のためのチャネル層の制御としてゲート絶縁膜に等価的な比誘電率が大きい強誘電体材料を使用する。これにより、従来の半導体をチャネル層として用いる固体電子装置と比較し、制御できるキャリア数が大幅に増加するため、従来よりもはるかに低い駆動電圧で大きな電流を制御することが可能になる。このことは、将来の集積回路素子として、より微細で高速なスイッチング動作が可能な固体電子装置の実現に繋がるものである。
以下、本発明に係る固体電子装置の実施例を、添付図面を参照して詳述する。
【実施例】
【0018】
図2は本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。図2において、参照符号1はチャネル層、2はゲート絶縁膜、3はゲート電極、4はソース電極、そして、5はドレイン電極を示している。
【0019】
図2に示す本実施例の固体電子装置(トランジスタ)は、ゲート絶縁膜2として等価的な比誘電率が大きい誘電体材料を使用し、また、チャネル層1としてキャリア濃度が高い酸化物導電性材料を使用する。
【0020】
ここで、ゲート絶縁膜2として使用する等価的な比誘電率が大きい強誘電体材料としては、例えば、PZT(Pb(ZrX,Ti1-X)O3],BLT[Bi4-XLaXTi3O12],SBT[SrBi2Ta2O9]またはBIT[Bi4Ti3O12]があり、また、ゲート絶縁膜2として使用する比誘電率が大きい常誘電体材料(高誘電体材料)としては、例えば、BST[BaXSr1-XTiO3]がある。なお、ゲート絶縁膜2として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有することになる。また、ゲート絶縁膜2として強誘電体材料を使用して単なるスイッチング素子として利用するには、強誘電体材料のヒステリシス特性に対応した電圧レベルの制御信号(オンまたはオフに状態を遷移させるための異なるレベルのゲート電圧)が必要になる。
【0021】
また、チャネル層1として使用するキャリア濃度が高い酸化物導電性材料としては、例えば、インジウム錫酸化物[ITO],LSCO[LaXSr1-XCuO4],酸化錫[SnO2],酸化亜鉛[ZnO]または酸化インジウム[In2O3]がある。なお、チャネル層として使用するITO等は光透過(透明)性を有しているので、この透明なチャネル層の性質を積極的に利用することもできる。
【0022】
そして、本実施例の固体電子装置によれば、低い駆動電圧で大きな電流を制御することが可能になる。
図3は図2に示す固体電子装置を従来の固体電子装置と比較して説明するためのP−E特性(P−Eヒステリシス特性)を示す図である。
【0023】
図3の特性曲線L11に示されるように、従来のトランジスタ(MOSFET)のゲート絶縁膜として使用されるSi02の比誘電率は3.9(εr=3.9)と小さく、図3では、ほとんどX軸との差異も分からないくらいである。なお、前述したように、Si02に誘起できる電荷密度は、その絶縁耐圧(10MV/cm:図3では、1.5MV/cmまでの電界しかプロットされていない)によって3.5μC/cm2に制限される。
【0024】
また、近年、SiO2に代わる高誘電率ゲート絶縁膜として注目されているハフニア(HfO2:ハフニウムオキサイド)に関しても、例えば、HfO2の比誘電率は20(εr=20)であるため、図3の特性曲線L12に示されるように、図3では、Si02の特性曲線L11よりも多少大きく表されるだけである。なお、図3における特性曲線L13は、比誘電率が100(εr=100)の物質を想定して描いたものである。
【0025】
これに対して、本実施例に係る固体電子装置におけるゲート絶縁膜2として使用する強誘電体材料(具体的に、PZT)の場合には、例えば、0.5MV/cmの電界を与えるだけで、約50μC/cm2よりも大きな電荷密度が得られることが分かる。
【0026】
従って、例えば、チャネル層1としてITOを使用することにより、キャリア濃度が〜1021cm-3、移動度が〜50cm2/V・s、そして、大きなバンドギャップ(3.75eV)を持つn型半導体(固体電子装置)を構成することができる。なお、p型半導体に関しても、同様に構成することができるのはいうまでもない。
【0027】
図4は図2に示す固体電子装置の動作原理を説明するための図であり、図4(a)はゲート電極3に正の電圧を印加して導通(オン)した状態を示し、また、図4(b)はゲート電極3に負の電圧を印加して遮断(オフ)した状態を示している。
【0028】
図4(a)に示されるように、ゲート電極3に正の電圧を印加すると、例えば、PZTで構成されたゲート絶縁膜2を介して、例えば、ITOで構成されたチャネル層1に大きな電界が与えられキャリア(電子)が蓄積される(符号1a参照)。これにより、ドレイン電極5からソース電極4へ電流IDが流れる(ID>0:オン状態)。
このとき、ゲート電極3に印加する電圧を零としても、PZT(強誘電体)の残留分極により、オン状態は維持され、データ保持機能を有することになる。
【0029】
次に、図4(b)に示されるように、ゲート電極3に負の電圧を印加すると、ゲート絶縁膜(PZT)2を介して、逆向きの電界がチャネル層(ITO)1に与えられ、チャネル層が空乏化される(符号1b参照)。これにより、ドレイン電極5とソース電極4との導通は遮断される(ID≒0:オフ状態)。
【0030】
図5は図2に示す固体電子装置に必要とされる条件を説明するための図である。ここで、素電荷量をq(1.602×10-19クーロン),ゲート電極3に印加される電圧をVG,強誘電体材料(ゲート絶縁膜2)による電荷密度をP(VG),チャネル層(ITO)1の厚さをd,キャリア濃度をND,真空の誘電率をε0,強誘電体材料の比誘電率をεS,チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφB,チャネル層1のキャリア濃度をNDとする。なお、前述したように、ゲート絶縁膜2として使用する強誘電体材料は、比誘電率が大きい常誘電体材料であってもよい。
【0031】
まず、ゲート絶縁膜2がキャリア層1におけるキャリアを制御する必要があるので、チャネル層1のキャリア濃度NDは、以下の条件式[1]を満足する必要がある。
ND<{P(VG)}/(qd) …… [1]
【0032】
さらに、キャリア層1の厚さdは、最大空乏領域幅Wmよりも薄くする必要があるので、キャリア層1の厚さdは、以下の条件式[A]を満足する必要がある。
d<Wm …… [A]
また、最大空乏領域幅Wmは、以下の式[B]により表される。
Wm={(4ε0εSφB)/(qND)}1/2 …… [B]
【0033】
上記式[A]および[B]から、キャリア濃度NDの条件を求めると、以下の条件式[2]のようになる。
ND<(4ε0εSφB)/qd2 …… [2]
従って、キャリア濃度NDは、上記の条件式[1]および[2]を同時に満たす必要がある。
【0034】
図5において、曲線L21は条件式[1]を示し、また、曲線L22は条件式[2]を示す。キャリア濃度NDは、条件式[1]および[2]を同時に満たす必要があるため、曲線L21の下側領域および曲線L22の下側領域の共通領域に含まれなければならない。なお、図5の場合には、曲線L22の下側領域(条件式[2]を満たす領域であれば、そのまま曲線L21の下側領域(条件式[1])も満たすことになるので、単に、曲線L22の下側領域であればよいことになる。
【0035】
ここで、大きな電流を流すと共に、チャネル層(ITO)1を適当な厚さにした固体電子装置としては、例えば、チャネル層1の厚さdが約8nmで、キャリア濃度NDが約1×1019cm-3の条件(図5における領域P)を満たせばよい。具体的に、ゲート絶縁膜2として使用する強誘電体材料の電荷密度Prを15μC/cm2、チャネル層(ITO)のφBをEg/2q=1.875V,Eg=3.75eV、そして、比誘電率εSを4として固体電子装置を構成することができる。
【0036】
ここで、本発明に係る固体電子装置として、ゲート絶縁膜2の電荷密度は、例えば、10μC/cm2よりも大きく、また、チャネル層1のキャリア濃度は、例えば、1×1018cm-3よりも高いのが好ましい。
【0037】
このように、本実施例の固体電子装置によれば、低い電圧でも巨大な電荷量を誘起できる誘電体材料(例えば、PZTやBLT等の強誘電体材料)をゲート絶縁膜に使用することにより、例えば、従来のゲート絶縁膜にSi02を使用したトランジスタ(MOSFET)の1/100以下の印加電界でも10倍以上の電荷量を制御することが可能になる。
【0038】
図6は図2に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。なお、ゲート絶縁膜としては、BLT(および、PZT)を使用し、チャネル層としてはITOを使用した。
【0039】
まず、図6(a)に示されるように、SiO2/Si基板6上に、例えば、E−gun蒸着装置を使用してPt(40nm)/Ti(10nm)を真空蒸着してゲート電極(ボトムゲート)3を形成し、さらに、図6(b)に示されるように、ゾルゲル法によりBLT(または、PZT)のゲート絶縁膜2を形成した。ここで、BLT(Bi3.35La0.75Ti3O12)は、例えば、750℃の温度で30分、200nmの厚さだけゾルゲル法により形成した。また、PZT(Pb1.2Zr0.4Ti0.6O3)は、例えば、600℃の温度で15分、210nmの厚さだけゾルゲル法により形成した。なお、ゲート絶縁膜2は、強誘電体材料のBLTおよびPZTに限定されるものではなく、例えば、SBTやBIT等の他強誘電体材料、或いは、BSTといった比誘電率が大きい常誘電体材料であってもよいのは前述した通りである。
【0040】
次に、図6(c)に示されるように、BLT等のゲート絶縁膜2上に、例えば、RFスパッタによりITO(10wt%SnO2)のチャネル層1を形成した。ここで、ITOの膜厚は5〜15nm、成膜圧力は0.52〜1.32Pa、スパッタ電力は75W、そして、基板温度は300℃としてチャネル層1を形成した。さらに、図6(d)に示されるように、チャネル層1上に、例えば、E−gun蒸着装置を使用してPt(30nm)/Ti(30nm)を真空蒸着してソース電極4およびドレイン電極5を形成し、そして、図6(e)に示されるように、RIE法およびウェットエッチング(HF:HCl混合液)により素子領域を分離して固体電子装置(トランジスタ)を試作した。
【0041】
以上において、チャネル層1として使用するITOの成膜温度は200〜300℃程度であり、また、ゲート絶縁膜2として使用するSBTおよびBIT等の他強誘電体材料の結晶化温度は550〜750℃程度であるため、処理温度の高いゲート絶縁膜2を形成した後、処理温度の低いチャネル層1を形成して良好な界面を得ることのできるボトムゲート構造として固体電子装置を形成するようになっている。
【0042】
なお、図6(f)は、実験的に製造した固体電子装置を上方から見た概略図であり、ソース電極4およびドレイン電極5は、例えば、120μm×120μmとして形成(チャネル幅Wを120μmとして形成)し、また、チャネル長Lは、例えば、40μm(或いは、80,120μm)として形成した様子を示している。なお、本発明に係る固体電子装置の実際の製造としては、既に知られている様々な製造方法および設計ルールを適用して、微細に且つ集積化して製造することが可能なのはいうまでもない。
【0043】
図7は実験的に試作された固体電子装置におけるPZTおよびBLTのP−Eヒステリシス特性を示す図であり、図7(a)は、上述した図6のようにして試作された固体電子装置におけるゲート絶縁膜をPZTで構成したもののP−Eヒステリシス特性の一例を示す図であり、図7(a)は、同様に図6のようにして試作された固体電子装置におけるゲート絶縁膜をBLTで構成したもののP−Eヒステリシス特性の一例を示す図である。
【0044】
図8は実験的に試作されたPZT/ITO構造の固体電子装置における特性を示す図であり、図8(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図8(b)はドレイン電流IDとドレイン電圧VDとの関係を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)であり、また、図8(a)はドレイン電圧が3V(VD=3V)の場合を示している。
【0045】
図8(a)および図8(b)に示されるように、例えば、ゲート電圧が3V(VG=VD=3V)のときオン電流は約10-4A、オン/オフ比は104、電界効果移動度μFEは1.0cm2/V・s、そして、メモリウィンドウは約2Vである。
【0046】
図9は実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図であり、図9(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図9(b)はドレイン電流IDとドレイン電圧VDとの関係を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)であり、また、図9(a)はドレイン電圧が2V(VD=2V)の場合を示している。
【0047】
図9(a)および図9(b)に示されるように、例えば、動作電圧が8V(VG=VD=8V)のときオン電流は約1mA、オン/オフ比は約103、電界効果移動度μFEは4.0cm2/V・s、メモリウィンドウは約4Vである。この試作したBLT/ITO構造の固体電子装置のチャネル長Lは40μmなので、微細化を行うことにより、従来のMOSFETと比較してはるかに大きなオン電流を得る可能性があることが分かる。
【0048】
さらに、上述したように、ゲート絶縁膜として強誘電体材料(PZT,BLT)を用いることにより、固体電子装置を不揮発性メモリとして使用することも可能である。なお、試作された固体電子装置は単なる試作段階のものであり、ゲート絶縁膜としての誘電体材料(強誘電体材料)およびチャネル層としての酸化物導電性材料等の改良、或いは、固体電子装置の製造行程の改良等により、固体電子装置の様々な特性がさらに向上するものと考えられる。
【0049】
次に、PZT/ITO構造およびBLT/ITO構造の固体電子装置のオン電流について説明する。まず、ITOの単位面積当たりのキャリア濃度をn(VG)、ITOのキャリア濃度(ドナー濃度)をND、ITOの膜厚をd、キャリアの移動度をμ、チャネル幅をW、チャネル長をL、ドレイン電圧をVD、電気素量をe、電界をE、そして、電荷密度をP(VG)とすると、
n(VG)=ND+P(VG)/ed ……[3]
ID(VG)=e・n(VG)・μE・S
=e・n(VG)・μVD/L・W・d
=e(W/L)VDμd{ND+P(VG)/ed} …… [4]
が成立する。
【0050】
ここで、PZTの場合、ND=1×1019cm-3,μ=1.0cm2/V・s,d=10nm、そして、ドレイン電圧が3V(VD=3V)のときドレイン電流が〜0.1mA(ID=0.1mA)なので、P=20μC/cm2となる。
【0051】
また、BLTの場合、ND=1×1019cm-3,μ=4.0cm2/V・s,d=10nm、そして、ドレイン電圧が8V(VD=8V)のときドレイン電流が〜1mA(ID=1mA)なので、P=10μC/cm2となる。
【0052】
従って、本発明の固体電子装置のように、ゲート絶縁膜に強誘電体材料(PZT,BLT)を使用した場合、従来のMOSFETのゲート絶縁膜として使用されているSi02に誘起できる最大の電荷密度(3.5μC/cm2)よりもはるかに大きい電荷密度(P(VG)=10〜20μC/cm2)を得ることができ、その結果、大きなオン電流を制御することができることが分かる。
【0053】
図10は実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図であり、ITOより成るチャネル層を形成した後のポストアニール処理による向上したドレイン電流−ドレイン電圧(ID−VD)特性を示すものである。
【0054】
図10に示すID−VD特性を示す固体電子装置は、まず、Si02/Si基板上にPt/Tiのボトムゲートを形成し、ゾルゲル法で強誘電体層(BLT)を200nm堆積し、さらに、チャネル層となるITOをRFスパッタ法で10nm程度堆積し、そして、ITO層の上にPt/Tiを蒸着してソース電極,ドレイン電極を形成したものである。ここで、上記固体電子装置は、ITOを室温成膜した後、300℃で15分間のポストアニールを行っている。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)である。
【0055】
図10に示されるように、このようにして作成された固体電子装置のID−VD特性は、ドレイン電圧VDの印加によりドレイン電流IDの飽和が見られる良好なトランジスタ特性を示している。なお、図10中の点線は図9(b)に示すID−VD特性であり、ITOより成るチャネル層を形成した後のポストアニール処理により大幅な特性向上がなされたことが分かる。具体的に、動作電圧8V(ゲート電圧VG=8V)のとき、約2.5mAといった非常に大きなオン電流が得られることが分かる。
【0056】
図11は実験的に試作されたBLT/ITO構造の固体電子装置のデータ保持機能を説明するための図であり、図11(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図11(b)はドレイン電流IDと経過時間との関係であるデータ保持特性を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)である。図11(b)は、保持電圧(ゲート電圧)を0V(VG=0V)、ドレイン電圧を4V(VD=4V)とした場合のデータ保持特性を示している。
【0057】
図11(a)に示されるように、BLT/ITO構造の固体電子装置は、ゲート絶縁膜として強誘電体材料(BLT)を使用することにより、例えば、ゲート電圧VGとして4V程度の電圧を印加してオン状態とした後、ゲート電圧VGを0Vとした場合でも、図11(b)に示されるように、ゲート絶縁膜におけるBLTの残留分極により、例えば、103sec.以上の時間に渡ってそのままオン状態が保持(データの保持)されることが分かる。このデータ保持特性を利用することにより、本実施例の固体電子装置を不揮発性メモリとして構成することができる。
【0058】
図12は本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
図12に示されるように、本実施例の固体電子装置は、ゲート電極3,ソース電極4およびドレイン電極5を固体電子装置(素子)の表面部に設けたトップゲート構造として構成するものである。
【0059】
すなわち、本実施例の固体電子装置は、例えば、SiO2/Si基板6上に形成したITOより成るチャネル層1の上に、実質的にソース電極として機能する電極40およびドレイン電極として機能する電極50が設けられ、これらチャネル層1および電極40および50の上に、例えば、BLTより成るゲート絶縁膜2が設けられ、さらに、ゲート絶縁膜2上に、ゲート電極3,ソース電極4およびドレイン電極5が設けられている。そして、電極40および50に対しては、ゲート絶縁膜2にビア41および51が形成され、このビア41および51により、電極40および50とソース電極4およびドレイン電極5との導通が取られるようになっている。
【0060】
このように、本実施例の固体電子装置は、ゲート電極3,ソース電極4およびドレイン電極5の全てが固体電子装置の表面部に設けられているため、従来のMOSFETと同様の手法を適用して配線等を行うことが可能になる。
【0061】
なお、本発明に係る固体電子装置は、前述した図2或いは上述の図12の構成に限定されるものではない。さらに、例えば、BLTより成るゲート絶縁膜を形成した後、或いは、ITOより成るチャネル層を形成した後に、所定の温度でアニール処理を行うことによって、強誘電体としての特性(例えば、P−Eヒステリシス特性)或いは固体電子装置の特性(例えば、ID−VD特性)をより向上させることも可能である。
【0062】
図13は本発明に係る固体電子装置の一実施例における第1例を説明するための図であり、図13(a)は、前述した図6(f)において、チャネル幅Wを25μmとし、且つ、チャネル長Lを5μmとして形成した固体電子装置のドレイン電流−ドレイン電圧(ID−VD)特性を示し、また、図13(b)は、チャネル幅Wで規格化したオン電流をチャネル長Lに対してプロットしたものを示している。なお、図13(b)において、PP1〜PP3は全てチャネル幅Wが120μmで、PP1はチャネル長Lが120μm,PP2はチャネル長Lが80μm,PP3はチャネル長Lが40μmの場合を示し、また、PP4はチャネル幅Wが25μmでチャネル長Lが5μmの場合を示している。
【0063】
本第1例の固体電子装置は、図6(a)〜図6(f)を参照して説明したように、強誘電体とITOの結晶化温度の違いから強誘電体を先に成膜するボトムゲート構造により形成した。すなわち、まず、SiO2/Si基板6上にPt/Tiのボトムゲート3を形成し、ゾルゲル法にて強誘電体層(ゲート絶縁膜)2を230nm堆積した。強誘電体は、BLT(Bi/La=3.35/0.75)を用い、750℃の温度で30分の結晶化を施した。次に、チャネル層1となるITOをRFスパッタ法にて10nm程度堆積した。なお、成膜温度は300℃とした。さらに、チャネル層1の上にPt/Tiより成るソース電極4およびドレイン電極5を形成し、トランジスタ(固体電子装置)を作製した。なお、上述したように、チャネル幅Wは25μmとし、チャネル長Lは5μmとした。
【0064】
図13(a)に示されるように、チャネル長Lが5μmでチャネル幅Wが25μmの微細化された固体電子装置のID−VD特性は、典型的なトランジスタ特性を示している。動作電圧8Vでは、2.3mA程度のオン電流が得られており、これは、図13(b)に示されるように、規格化(オン電流I/チャネル幅W)すると、2.3mA/25μm=92μA/μm(≒0.1mA/μm:PP4)に相当する。
【0065】
すなわち、図13(b)に示されるように、これまでに作製した固体電子装置のオン電流のチャネル長L依存性(PP1,PP2,PP3)に対して、微細化した固体電子装置によるオン電流の増加(PP4)が確認された。この0.1mA/μmという値は、動作電圧は8Vと高いものの同じチャネル長のSi−MOSFETに匹敵する値であり、より一層の微細化により、オン電流の増大等の特性向上の効果も期待できる。
【0066】
図14は本発明に係る固体電子装置の一実施例における第2例を説明するための図であり、図14(a)は概略構成図を示し、図14(b)は基板を含めた光透過率の測定結果を示している。
【0067】
本第2例の固体電子装置は、図14(a)において、基板6としてSiO2/Si基板ではなく透明な合成石英基板を使用し、さらに、各電極(ゲート電極3、ソース電極4およびドレイン電極5)としてPt/Tiではなく、チャネル層1と同じ透明なITOを使用することで、透明な固体電子装置を形成するようになっている。
【0068】
まず、合成石英基板6上にITOをRFスパッタにて堆積し、パターニングにてゲート電極3を形成し、さらに、ゾルゲル法にて強誘電体層(ゲート絶縁膜)2を230nm堆積した。強誘電体はBLT(Bi/La=3.35/0.75)を用い、750℃の温度で30分の結晶化を施した。次に、チャネル層1となるITOをRFスパッタ法にて10nm程度堆積した。なお、成膜温度は300℃、成膜圧力は0.52Paとした。そして、チャネル層1の上に、さらに、ITOより成るソース電極4およびドレイン電極5を形成して固体電子装置を作製した。
【0069】
図14(b)に示されるように、本第2例の固体電子装置は、例えば、400nm〜800nmといった可視光に対して50%を超える光透過率を有していることが分かる。なお、図14(b)は、合成石英基板6を含めた光透過率を示しており、この基板6の改良によってもさらに光透過率は向上するものと考えられる。
【0070】
図15は本発明に係る固体電子装置の一実施例における第2例のデータ保持機能を説明するための図であり、図15(a)はID−VG特性を示し、図15(b)はデータ保持特性を示している。なお、図15(a)のID−VG特性は、チャネル幅Wが25μmでチャネル長Lが5μm、そして、ドレイン電圧が2Vのときの固体電子装置のものであり、また、図15(b)のデータ保持特性は、書き込み電圧が±7Vで保持電圧が0Vのときのものである。
【0071】
図15(a)に示されるように、本第2例の固体電子装置は、強誘電体の分極反転に伴うドレイン電流のヒステリシス特性を有しており、また、5桁以上のオン・オフ比が得られることが分かる。なお、ID−VD特性も良好であり、透明なトランジスタとして、例えば、液晶表示パネルの薄膜トランジスタ(TFT)として、或いは、様々なシステムオンパネルへの応用も可能である。
【0072】
さらに、図15(b)に示されるように、本第2例の固体電子装置は、例えば、1時間後においてもデータを保持するデータ保持特性を有している。なお、このデータの保持特性も様々な改良によって一層長期間にすることが可能であると考えられる。
【0073】
ところで、前述したように、ゲート絶縁膜2として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有する。すなわち、固体電子装置のID−VG特性にヒステリシスが現れる。これは、例えば、固体電子装置をスイッチング素子として使用する場合、設計の自由度を制限することになって好ましくないこともある。
【0074】
図16は本発明に係る固体電子装置の一実施例における第3例を説明するための図であり、BST[Ba0.7Sr0.3TiO3]キャパシタのP−E特性を示すものである。ここで、BSTキャパシタの焼成方法としては、仮焼成を400℃の温度で10分間行い、さらに、本焼成を700℃の温度で60分間行った。なお、BST[Ba0.7Sr0.3TiO3]の比誘電率εrは約240である。
【0075】
すなわち、本第3例の固体電子装置は、ITOをチャネル層1として使用すると共に、比誘電率が大きい(εr≒240)常誘電体材料であるBST[Ba0.7Sr0.3TiO3]をゲート絶縁膜2として使用するBST/ITO構造のトランジスタである。
【0076】
図17は本発明に係る固体電子装置の一実施例における第3例の特性を示す図であり、図17(a)および図17(b)はドレイン電圧が4V(VD=4V)におけるID−VG特性およびID−VD特性を示している。なお、本第3例の固体電子装置も、上述した図14(a)と同様の構成となっている。
【0077】
まず、SiO2/Si基板6上にPt/Tiのボトムゲート3を形成し、ゾルゲル法にて約230nmのBST(ゲート絶縁膜)2を形成した。なお、結晶化は、700℃の温度で60分間、O2雰囲気で行った。また、ITO(チャネル層)1は、RFスパッタ法を用いて、300℃の成膜温度で0.5Paの成膜圧力で形成した。さらに、チャネル層1の上にPt/Tiを蒸着し、ソース電極4およびドレイン電極5を形成して固体電子装置を作製した。
【0078】
図17(a)に示されるように、本第3例の固体電子装置は、ID−VG特性に若干のヒステリシス(強誘電体ゲートの場合とは逆向きであり、電荷注入によるヒステリシス)が観測されるものの、スイッチング素子としての使用には問題ないものと考えられる。また、図17(b)に示されるように、本第3例の固体電子装置は、比較的低電圧においてのトランジスタ動作を実現することができ、さらに、4桁以上のオン・オフ比が得られることが分かる。なお、本第3例のBST/ITOトランジスタでは、使用している電荷量が10μC/cm2とSiO2の最大誘起電荷量よりも大きくなっている。
【0079】
このように、本発明に係る固体電子装置は、例えば、チャネル幅やチャネル長といった素子のサイズを変化させたり、或いは、基板,ゲート絶縁膜およびチャネル層の材料や組成を変化させることにより、必要とする様々な特性をもたせることが可能である。
【産業上の利用可能性】
【0080】
本発明は、固体電子装置(トランジスタ)として幅広く適用することができるが、特に、低い駆動電圧で大きな電流を制御する固体電子装置に適したものである。また、本発明の固体電子装置は、ゲート絶縁膜として強誘電体材料を使用した固体電子装置は、データ保持機能を有することになるため、例えば、不揮発性メモリとして適用することもできる。さらに、本発明の固体電子装置は、大電流を制御するパワーデバイスとしても適用することが可能である。
【図面の簡単な説明】
【0081】
【図1】従来の固体電子装置の一例を概略的に示す図である。
【図2】本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。
【図3】図2に示す固体電子装置を従来の固体電子装置と比較して説明するためのP−E特性(P−Eヒステリシス特性)を示す図である。
【図4】図2に示す固体電子装置の動作原理を説明するための図である。
【図5】図2に示す固体電子装置に必要とされる条件を説明するための図である。
【図6】図2に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。
【図7】実験的に試作された固体電子装置におけるPZTおよびBLTのP−Eヒステリシス特性を示す図である。
【図8】実験的に試作されたPZT/ITO構造の固体電子装置における特性を示す図である。
【図9】実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図である。
【図10】実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図である。
【図11】実験的に試作されたBLT/ITO構造の固体電子装置のデータ保持機能を説明するための図である。
【図12】本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
【図13】本発明に係る固体電子装置の一実施例における第1例を説明するための図である。
【図14】本発明に係る固体電子装置の一実施例における第2例を説明するための図である。
【図15】本発明に係る固体電子装置の一実施例における第2例のデータ保持機能を説明するための図である。
【図16】本発明に係る固体電子装置の一実施例における第3例を説明するための図である。
【図17】本発明に係る固体電子装置の一実施例における第3例の特性を示す図である。
【符号の説明】
【0082】
1,101 チャネル層
2,102 ゲート絶縁膜
3,103 ゲート電極
4,104 ソース電極
5,105 ドレイン電極
6 基板
40,50 電極
41,51 ビア
【技術分野】
【0001】
本発明は、固体電子装置に関し、特に、ゲート絶縁膜に等価的な比誘電率が大きい誘電体材料を使用して大きな電流制御を可能とする固体電子装置に関する。
【背景技術】
【0002】
図1は従来の固体電子装置の一例を概略的に示す図であり、一般的なnチャネル型MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)を示すものである。図1において、参照符号101はp型シリコンウエハ(チャネル層)、111はn+ソース領域、112はn+ドレイン領域、113はチャネル、102はゲート絶縁膜、103はゲート電極、104はソース電極、そして、105はドレイン電極を示している。
【0003】
図1に示されるように、従来のトランジスタ(MOSFET)は、ゲート絶縁膜102としてシリコン酸化膜(二酸化珪素:SiO2)を使用すると共に、ゲート電極103に正の電圧が印加されたときにソース電極104およびドレイン電極105間にチャネル(電子)113を生成して導通させるチャネル層101としてシリコン等の半導体(酸化物導電体)を使用している。
【0004】
例えば、MOSFETのチャネル層101として使用するシリコンは、キャリア数に制限があり、制御できる電流には自ずと限界がある。さらに、ソース電極104およびドレイン電極105間に大きな電流を流すにはゲート電極103に対して高電圧を印加する必要があるが、ゲート絶縁膜102の絶縁耐圧に制限されて大電流を流すことができない。しかしながら、将来の集積回路素子として、より微細で高速なスイッチング動作を実現する固体電子装置としては、いかに大きな電荷をいかに高速で制御することができるかが重要である。
【0005】
従来、透明材料の2つの接続電極と、透明絶縁層によりチャネル領域から分離された導電材料の透明ゲート電極が設けられた半導体材料の介在透明チャネル領域と、を有する透明スイッチング素子を備えた半導体装置が提案されている(例えば、特許文献1参照)。
【0006】
また、従来、基板としてガラス、サファイア、プラスティック等の透明な材料を使用し、且つ、透明チャネル層として酸化亜鉛(ZnO)等を使用すると共に、ゲート絶縁層として1価の価数を取りうる元素またはV族元素をドープした絶縁性ZnO等の透明絶縁性材料を使用した透明なトランジスタも提案されている(例えば、特許文献2参照)。
【0007】
さらに、従来、ゲート絶縁膜としてPZT[Pb(ZrX,Ti1-X)O3]を使用し、チャネル層として酸化錫(SnO2:Sb)を使用した強誘電体透明薄膜トランジスタも提案されている(例えば、非特許文献1参照)。
【0008】
また、従来、SRTO[SrRuXTi1-XO3]チャネルを有する強誘電体電界効果トランジスタも提案されている(例えば、非特許文献2参照)。さらに、従来、Ag/PLZT[Pb1-YLay(ZrXTi1-Z)1-Y/4O3]/LSCO[LaXSr1-XCuO4]強誘電体電界効果トランジスタも提案されている(例えば、非特許文献3参照)。
【0009】
【特許文献1】特表平11−505377号公報
【特許文献2】特開2000−150900号公報
【非特許文献1】エヌ・ダブリュ・プリンス他(N.W. Prins et al)著,「強誘電体透明薄膜トランジスタ(A Ferroelectric Transparent Thin-Film Transistor)」,APPl. Phys. Lett. 68(25), 1996年6月17日発行
【非特許文献2】エイ・ジー・シュロッツ他(A.G. Schrott et al)著,「SrRuXTi1-XO3チャネルを有する強誘電体電界効果トランジスタ(Ferroelectric Field Effect Transistor with a SrRuXTi1-XO3 Channel)」,VOL.82, NO.26,2003年6月30日発行
【非特許文献3】アイ・ブイ・グレコフ他(I.V. Grekhov et al)著,「Ag/PLZT/LSCO強誘電体電界効果トランジスタにおける強く変調されたコンダクタンス(Strongly Modulated Conductance in Ag/PLZT/LSCO Ferroelectric Field Effect Transistor)」,Ioffe Institute, ロシア,2001年発行
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述したように、従来のMOSFET(薄膜トランジスタ)は、例えば、チャネル層101としてZnO等の酸化物導電体を使用するため、チャネルにおける電荷の移動度が小さく、さらに、ゲート絶縁膜102としてSi02等の比較的厚い常誘電体膜を使用するため、トランジスタ(固体電子装置)のオン電流が小さいのが現状である。具体的に、Si02のゲート絶縁膜に誘起できる電荷密度は、その絶縁耐圧(10MV/cm)によって3.5μC/cm2に制限されている。
【0011】
ところで、近年、高誘電率材料(high-K)をゲート絶縁膜に用いたトランジスタも提案されているが、このようなトランジスタは絶縁耐圧が小さくなる(絶縁耐圧劣化)ために、その制御できる電荷密度は、例えば、5.0μC/cm2程度であり、Si02をゲート絶縁膜に使用したトランジスタと比較して劇的には大きくなることはない。この限界は、上述したシリコン(Si)のMOSFETにもいえることで、トランジスタのオン電流の限界値を決める理由の重要な要因となっている。
【0012】
さらに、従来、強誘電体材料を使用した様々なトランジスタも提案されているが、低い駆動電圧で大きな電流を制御するものではなかった。すなわち、従来の強誘電体材料を使用したトランジスタは、強誘電体材料の持つ大きな電荷量を利用して巨大電荷量を制御するといった発想に基づくものではなかった。
【0013】
本発明は、上述した従来技術が有する課題に鑑み、低い駆動電圧で大きな電流を制御することができる固体電子装置の提供を目的とする。
【課題を解決するための手段】
【0014】
本発明の第1の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【0015】
本発明の第2の形態によれば、制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物[ITO]で形成されたチャネル層と、前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置が提供される。
【発明の効果】
【0016】
本発明によれば、低い駆動電圧で大きな電流を制御することができる固体電子装置を提供することができる。
【発明を実施するための最良の形態】
【0017】
本発明に係る固体電子装置は、チャネル層にキャリア濃度が高い酸化物導電性材料を使用すると共に、増幅作用のためのチャネル層の制御としてゲート絶縁膜に等価的な比誘電率が大きい強誘電体材料を使用する。これにより、従来の半導体をチャネル層として用いる固体電子装置と比較し、制御できるキャリア数が大幅に増加するため、従来よりもはるかに低い駆動電圧で大きな電流を制御することが可能になる。このことは、将来の集積回路素子として、より微細で高速なスイッチング動作が可能な固体電子装置の実現に繋がるものである。
以下、本発明に係る固体電子装置の実施例を、添付図面を参照して詳述する。
【実施例】
【0018】
図2は本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。図2において、参照符号1はチャネル層、2はゲート絶縁膜、3はゲート電極、4はソース電極、そして、5はドレイン電極を示している。
【0019】
図2に示す本実施例の固体電子装置(トランジスタ)は、ゲート絶縁膜2として等価的な比誘電率が大きい誘電体材料を使用し、また、チャネル層1としてキャリア濃度が高い酸化物導電性材料を使用する。
【0020】
ここで、ゲート絶縁膜2として使用する等価的な比誘電率が大きい強誘電体材料としては、例えば、PZT(Pb(ZrX,Ti1-X)O3],BLT[Bi4-XLaXTi3O12],SBT[SrBi2Ta2O9]またはBIT[Bi4Ti3O12]があり、また、ゲート絶縁膜2として使用する比誘電率が大きい常誘電体材料(高誘電体材料)としては、例えば、BST[BaXSr1-XTiO3]がある。なお、ゲート絶縁膜2として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有することになる。また、ゲート絶縁膜2として強誘電体材料を使用して単なるスイッチング素子として利用するには、強誘電体材料のヒステリシス特性に対応した電圧レベルの制御信号(オンまたはオフに状態を遷移させるための異なるレベルのゲート電圧)が必要になる。
【0021】
また、チャネル層1として使用するキャリア濃度が高い酸化物導電性材料としては、例えば、インジウム錫酸化物[ITO],LSCO[LaXSr1-XCuO4],酸化錫[SnO2],酸化亜鉛[ZnO]または酸化インジウム[In2O3]がある。なお、チャネル層として使用するITO等は光透過(透明)性を有しているので、この透明なチャネル層の性質を積極的に利用することもできる。
【0022】
そして、本実施例の固体電子装置によれば、低い駆動電圧で大きな電流を制御することが可能になる。
図3は図2に示す固体電子装置を従来の固体電子装置と比較して説明するためのP−E特性(P−Eヒステリシス特性)を示す図である。
【0023】
図3の特性曲線L11に示されるように、従来のトランジスタ(MOSFET)のゲート絶縁膜として使用されるSi02の比誘電率は3.9(εr=3.9)と小さく、図3では、ほとんどX軸との差異も分からないくらいである。なお、前述したように、Si02に誘起できる電荷密度は、その絶縁耐圧(10MV/cm:図3では、1.5MV/cmまでの電界しかプロットされていない)によって3.5μC/cm2に制限される。
【0024】
また、近年、SiO2に代わる高誘電率ゲート絶縁膜として注目されているハフニア(HfO2:ハフニウムオキサイド)に関しても、例えば、HfO2の比誘電率は20(εr=20)であるため、図3の特性曲線L12に示されるように、図3では、Si02の特性曲線L11よりも多少大きく表されるだけである。なお、図3における特性曲線L13は、比誘電率が100(εr=100)の物質を想定して描いたものである。
【0025】
これに対して、本実施例に係る固体電子装置におけるゲート絶縁膜2として使用する強誘電体材料(具体的に、PZT)の場合には、例えば、0.5MV/cmの電界を与えるだけで、約50μC/cm2よりも大きな電荷密度が得られることが分かる。
【0026】
従って、例えば、チャネル層1としてITOを使用することにより、キャリア濃度が〜1021cm-3、移動度が〜50cm2/V・s、そして、大きなバンドギャップ(3.75eV)を持つn型半導体(固体電子装置)を構成することができる。なお、p型半導体に関しても、同様に構成することができるのはいうまでもない。
【0027】
図4は図2に示す固体電子装置の動作原理を説明するための図であり、図4(a)はゲート電極3に正の電圧を印加して導通(オン)した状態を示し、また、図4(b)はゲート電極3に負の電圧を印加して遮断(オフ)した状態を示している。
【0028】
図4(a)に示されるように、ゲート電極3に正の電圧を印加すると、例えば、PZTで構成されたゲート絶縁膜2を介して、例えば、ITOで構成されたチャネル層1に大きな電界が与えられキャリア(電子)が蓄積される(符号1a参照)。これにより、ドレイン電極5からソース電極4へ電流IDが流れる(ID>0:オン状態)。
このとき、ゲート電極3に印加する電圧を零としても、PZT(強誘電体)の残留分極により、オン状態は維持され、データ保持機能を有することになる。
【0029】
次に、図4(b)に示されるように、ゲート電極3に負の電圧を印加すると、ゲート絶縁膜(PZT)2を介して、逆向きの電界がチャネル層(ITO)1に与えられ、チャネル層が空乏化される(符号1b参照)。これにより、ドレイン電極5とソース電極4との導通は遮断される(ID≒0:オフ状態)。
【0030】
図5は図2に示す固体電子装置に必要とされる条件を説明するための図である。ここで、素電荷量をq(1.602×10-19クーロン),ゲート電極3に印加される電圧をVG,強誘電体材料(ゲート絶縁膜2)による電荷密度をP(VG),チャネル層(ITO)1の厚さをd,キャリア濃度をND,真空の誘電率をε0,強誘電体材料の比誘電率をεS,チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφB,チャネル層1のキャリア濃度をNDとする。なお、前述したように、ゲート絶縁膜2として使用する強誘電体材料は、比誘電率が大きい常誘電体材料であってもよい。
【0031】
まず、ゲート絶縁膜2がキャリア層1におけるキャリアを制御する必要があるので、チャネル層1のキャリア濃度NDは、以下の条件式[1]を満足する必要がある。
ND<{P(VG)}/(qd) …… [1]
【0032】
さらに、キャリア層1の厚さdは、最大空乏領域幅Wmよりも薄くする必要があるので、キャリア層1の厚さdは、以下の条件式[A]を満足する必要がある。
d<Wm …… [A]
また、最大空乏領域幅Wmは、以下の式[B]により表される。
Wm={(4ε0εSφB)/(qND)}1/2 …… [B]
【0033】
上記式[A]および[B]から、キャリア濃度NDの条件を求めると、以下の条件式[2]のようになる。
ND<(4ε0εSφB)/qd2 …… [2]
従って、キャリア濃度NDは、上記の条件式[1]および[2]を同時に満たす必要がある。
【0034】
図5において、曲線L21は条件式[1]を示し、また、曲線L22は条件式[2]を示す。キャリア濃度NDは、条件式[1]および[2]を同時に満たす必要があるため、曲線L21の下側領域および曲線L22の下側領域の共通領域に含まれなければならない。なお、図5の場合には、曲線L22の下側領域(条件式[2]を満たす領域であれば、そのまま曲線L21の下側領域(条件式[1])も満たすことになるので、単に、曲線L22の下側領域であればよいことになる。
【0035】
ここで、大きな電流を流すと共に、チャネル層(ITO)1を適当な厚さにした固体電子装置としては、例えば、チャネル層1の厚さdが約8nmで、キャリア濃度NDが約1×1019cm-3の条件(図5における領域P)を満たせばよい。具体的に、ゲート絶縁膜2として使用する強誘電体材料の電荷密度Prを15μC/cm2、チャネル層(ITO)のφBをEg/2q=1.875V,Eg=3.75eV、そして、比誘電率εSを4として固体電子装置を構成することができる。
【0036】
ここで、本発明に係る固体電子装置として、ゲート絶縁膜2の電荷密度は、例えば、10μC/cm2よりも大きく、また、チャネル層1のキャリア濃度は、例えば、1×1018cm-3よりも高いのが好ましい。
【0037】
このように、本実施例の固体電子装置によれば、低い電圧でも巨大な電荷量を誘起できる誘電体材料(例えば、PZTやBLT等の強誘電体材料)をゲート絶縁膜に使用することにより、例えば、従来のゲート絶縁膜にSi02を使用したトランジスタ(MOSFET)の1/100以下の印加電界でも10倍以上の電荷量を制御することが可能になる。
【0038】
図6は図2に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。なお、ゲート絶縁膜としては、BLT(および、PZT)を使用し、チャネル層としてはITOを使用した。
【0039】
まず、図6(a)に示されるように、SiO2/Si基板6上に、例えば、E−gun蒸着装置を使用してPt(40nm)/Ti(10nm)を真空蒸着してゲート電極(ボトムゲート)3を形成し、さらに、図6(b)に示されるように、ゾルゲル法によりBLT(または、PZT)のゲート絶縁膜2を形成した。ここで、BLT(Bi3.35La0.75Ti3O12)は、例えば、750℃の温度で30分、200nmの厚さだけゾルゲル法により形成した。また、PZT(Pb1.2Zr0.4Ti0.6O3)は、例えば、600℃の温度で15分、210nmの厚さだけゾルゲル法により形成した。なお、ゲート絶縁膜2は、強誘電体材料のBLTおよびPZTに限定されるものではなく、例えば、SBTやBIT等の他強誘電体材料、或いは、BSTといった比誘電率が大きい常誘電体材料であってもよいのは前述した通りである。
【0040】
次に、図6(c)に示されるように、BLT等のゲート絶縁膜2上に、例えば、RFスパッタによりITO(10wt%SnO2)のチャネル層1を形成した。ここで、ITOの膜厚は5〜15nm、成膜圧力は0.52〜1.32Pa、スパッタ電力は75W、そして、基板温度は300℃としてチャネル層1を形成した。さらに、図6(d)に示されるように、チャネル層1上に、例えば、E−gun蒸着装置を使用してPt(30nm)/Ti(30nm)を真空蒸着してソース電極4およびドレイン電極5を形成し、そして、図6(e)に示されるように、RIE法およびウェットエッチング(HF:HCl混合液)により素子領域を分離して固体電子装置(トランジスタ)を試作した。
【0041】
以上において、チャネル層1として使用するITOの成膜温度は200〜300℃程度であり、また、ゲート絶縁膜2として使用するSBTおよびBIT等の他強誘電体材料の結晶化温度は550〜750℃程度であるため、処理温度の高いゲート絶縁膜2を形成した後、処理温度の低いチャネル層1を形成して良好な界面を得ることのできるボトムゲート構造として固体電子装置を形成するようになっている。
【0042】
なお、図6(f)は、実験的に製造した固体電子装置を上方から見た概略図であり、ソース電極4およびドレイン電極5は、例えば、120μm×120μmとして形成(チャネル幅Wを120μmとして形成)し、また、チャネル長Lは、例えば、40μm(或いは、80,120μm)として形成した様子を示している。なお、本発明に係る固体電子装置の実際の製造としては、既に知られている様々な製造方法および設計ルールを適用して、微細に且つ集積化して製造することが可能なのはいうまでもない。
【0043】
図7は実験的に試作された固体電子装置におけるPZTおよびBLTのP−Eヒステリシス特性を示す図であり、図7(a)は、上述した図6のようにして試作された固体電子装置におけるゲート絶縁膜をPZTで構成したもののP−Eヒステリシス特性の一例を示す図であり、図7(a)は、同様に図6のようにして試作された固体電子装置におけるゲート絶縁膜をBLTで構成したもののP−Eヒステリシス特性の一例を示す図である。
【0044】
図8は実験的に試作されたPZT/ITO構造の固体電子装置における特性を示す図であり、図8(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図8(b)はドレイン電流IDとドレイン電圧VDとの関係を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)であり、また、図8(a)はドレイン電圧が3V(VD=3V)の場合を示している。
【0045】
図8(a)および図8(b)に示されるように、例えば、ゲート電圧が3V(VG=VD=3V)のときオン電流は約10-4A、オン/オフ比は104、電界効果移動度μFEは1.0cm2/V・s、そして、メモリウィンドウは約2Vである。
【0046】
図9は実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図であり、図9(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図9(b)はドレイン電流IDとドレイン電圧VDとの関係を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)であり、また、図9(a)はドレイン電圧が2V(VD=2V)の場合を示している。
【0047】
図9(a)および図9(b)に示されるように、例えば、動作電圧が8V(VG=VD=8V)のときオン電流は約1mA、オン/オフ比は約103、電界効果移動度μFEは4.0cm2/V・s、メモリウィンドウは約4Vである。この試作したBLT/ITO構造の固体電子装置のチャネル長Lは40μmなので、微細化を行うことにより、従来のMOSFETと比較してはるかに大きなオン電流を得る可能性があることが分かる。
【0048】
さらに、上述したように、ゲート絶縁膜として強誘電体材料(PZT,BLT)を用いることにより、固体電子装置を不揮発性メモリとして使用することも可能である。なお、試作された固体電子装置は単なる試作段階のものであり、ゲート絶縁膜としての誘電体材料(強誘電体材料)およびチャネル層としての酸化物導電性材料等の改良、或いは、固体電子装置の製造行程の改良等により、固体電子装置の様々な特性がさらに向上するものと考えられる。
【0049】
次に、PZT/ITO構造およびBLT/ITO構造の固体電子装置のオン電流について説明する。まず、ITOの単位面積当たりのキャリア濃度をn(VG)、ITOのキャリア濃度(ドナー濃度)をND、ITOの膜厚をd、キャリアの移動度をμ、チャネル幅をW、チャネル長をL、ドレイン電圧をVD、電気素量をe、電界をE、そして、電荷密度をP(VG)とすると、
n(VG)=ND+P(VG)/ed ……[3]
ID(VG)=e・n(VG)・μE・S
=e・n(VG)・μVD/L・W・d
=e(W/L)VDμd{ND+P(VG)/ed} …… [4]
が成立する。
【0050】
ここで、PZTの場合、ND=1×1019cm-3,μ=1.0cm2/V・s,d=10nm、そして、ドレイン電圧が3V(VD=3V)のときドレイン電流が〜0.1mA(ID=0.1mA)なので、P=20μC/cm2となる。
【0051】
また、BLTの場合、ND=1×1019cm-3,μ=4.0cm2/V・s,d=10nm、そして、ドレイン電圧が8V(VD=8V)のときドレイン電流が〜1mA(ID=1mA)なので、P=10μC/cm2となる。
【0052】
従って、本発明の固体電子装置のように、ゲート絶縁膜に強誘電体材料(PZT,BLT)を使用した場合、従来のMOSFETのゲート絶縁膜として使用されているSi02に誘起できる最大の電荷密度(3.5μC/cm2)よりもはるかに大きい電荷密度(P(VG)=10〜20μC/cm2)を得ることができ、その結果、大きなオン電流を制御することができることが分かる。
【0053】
図10は実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図であり、ITOより成るチャネル層を形成した後のポストアニール処理による向上したドレイン電流−ドレイン電圧(ID−VD)特性を示すものである。
【0054】
図10に示すID−VD特性を示す固体電子装置は、まず、Si02/Si基板上にPt/Tiのボトムゲートを形成し、ゾルゲル法で強誘電体層(BLT)を200nm堆積し、さらに、チャネル層となるITOをRFスパッタ法で10nm程度堆積し、そして、ITO層の上にPt/Tiを蒸着してソース電極,ドレイン電極を形成したものである。ここで、上記固体電子装置は、ITOを室温成膜した後、300℃で15分間のポストアニールを行っている。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)である。
【0055】
図10に示されるように、このようにして作成された固体電子装置のID−VD特性は、ドレイン電圧VDの印加によりドレイン電流IDの飽和が見られる良好なトランジスタ特性を示している。なお、図10中の点線は図9(b)に示すID−VD特性であり、ITOより成るチャネル層を形成した後のポストアニール処理により大幅な特性向上がなされたことが分かる。具体的に、動作電圧8V(ゲート電圧VG=8V)のとき、約2.5mAといった非常に大きなオン電流が得られることが分かる。
【0056】
図11は実験的に試作されたBLT/ITO構造の固体電子装置のデータ保持機能を説明するための図であり、図11(a)はドレイン電流IDとゲート電圧VGとの関係を示す図であり、図11(b)はドレイン電流IDと経過時間との関係であるデータ保持特性を示す図である。なお、チャネル幅は120μm(W=120μm)、且つ、チャネル長は40μm(L=40μm)である。図11(b)は、保持電圧(ゲート電圧)を0V(VG=0V)、ドレイン電圧を4V(VD=4V)とした場合のデータ保持特性を示している。
【0057】
図11(a)に示されるように、BLT/ITO構造の固体電子装置は、ゲート絶縁膜として強誘電体材料(BLT)を使用することにより、例えば、ゲート電圧VGとして4V程度の電圧を印加してオン状態とした後、ゲート電圧VGを0Vとした場合でも、図11(b)に示されるように、ゲート絶縁膜におけるBLTの残留分極により、例えば、103sec.以上の時間に渡ってそのままオン状態が保持(データの保持)されることが分かる。このデータ保持特性を利用することにより、本実施例の固体電子装置を不揮発性メモリとして構成することができる。
【0058】
図12は本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
図12に示されるように、本実施例の固体電子装置は、ゲート電極3,ソース電極4およびドレイン電極5を固体電子装置(素子)の表面部に設けたトップゲート構造として構成するものである。
【0059】
すなわち、本実施例の固体電子装置は、例えば、SiO2/Si基板6上に形成したITOより成るチャネル層1の上に、実質的にソース電極として機能する電極40およびドレイン電極として機能する電極50が設けられ、これらチャネル層1および電極40および50の上に、例えば、BLTより成るゲート絶縁膜2が設けられ、さらに、ゲート絶縁膜2上に、ゲート電極3,ソース電極4およびドレイン電極5が設けられている。そして、電極40および50に対しては、ゲート絶縁膜2にビア41および51が形成され、このビア41および51により、電極40および50とソース電極4およびドレイン電極5との導通が取られるようになっている。
【0060】
このように、本実施例の固体電子装置は、ゲート電極3,ソース電極4およびドレイン電極5の全てが固体電子装置の表面部に設けられているため、従来のMOSFETと同様の手法を適用して配線等を行うことが可能になる。
【0061】
なお、本発明に係る固体電子装置は、前述した図2或いは上述の図12の構成に限定されるものではない。さらに、例えば、BLTより成るゲート絶縁膜を形成した後、或いは、ITOより成るチャネル層を形成した後に、所定の温度でアニール処理を行うことによって、強誘電体としての特性(例えば、P−Eヒステリシス特性)或いは固体電子装置の特性(例えば、ID−VD特性)をより向上させることも可能である。
【0062】
図13は本発明に係る固体電子装置の一実施例における第1例を説明するための図であり、図13(a)は、前述した図6(f)において、チャネル幅Wを25μmとし、且つ、チャネル長Lを5μmとして形成した固体電子装置のドレイン電流−ドレイン電圧(ID−VD)特性を示し、また、図13(b)は、チャネル幅Wで規格化したオン電流をチャネル長Lに対してプロットしたものを示している。なお、図13(b)において、PP1〜PP3は全てチャネル幅Wが120μmで、PP1はチャネル長Lが120μm,PP2はチャネル長Lが80μm,PP3はチャネル長Lが40μmの場合を示し、また、PP4はチャネル幅Wが25μmでチャネル長Lが5μmの場合を示している。
【0063】
本第1例の固体電子装置は、図6(a)〜図6(f)を参照して説明したように、強誘電体とITOの結晶化温度の違いから強誘電体を先に成膜するボトムゲート構造により形成した。すなわち、まず、SiO2/Si基板6上にPt/Tiのボトムゲート3を形成し、ゾルゲル法にて強誘電体層(ゲート絶縁膜)2を230nm堆積した。強誘電体は、BLT(Bi/La=3.35/0.75)を用い、750℃の温度で30分の結晶化を施した。次に、チャネル層1となるITOをRFスパッタ法にて10nm程度堆積した。なお、成膜温度は300℃とした。さらに、チャネル層1の上にPt/Tiより成るソース電極4およびドレイン電極5を形成し、トランジスタ(固体電子装置)を作製した。なお、上述したように、チャネル幅Wは25μmとし、チャネル長Lは5μmとした。
【0064】
図13(a)に示されるように、チャネル長Lが5μmでチャネル幅Wが25μmの微細化された固体電子装置のID−VD特性は、典型的なトランジスタ特性を示している。動作電圧8Vでは、2.3mA程度のオン電流が得られており、これは、図13(b)に示されるように、規格化(オン電流I/チャネル幅W)すると、2.3mA/25μm=92μA/μm(≒0.1mA/μm:PP4)に相当する。
【0065】
すなわち、図13(b)に示されるように、これまでに作製した固体電子装置のオン電流のチャネル長L依存性(PP1,PP2,PP3)に対して、微細化した固体電子装置によるオン電流の増加(PP4)が確認された。この0.1mA/μmという値は、動作電圧は8Vと高いものの同じチャネル長のSi−MOSFETに匹敵する値であり、より一層の微細化により、オン電流の増大等の特性向上の効果も期待できる。
【0066】
図14は本発明に係る固体電子装置の一実施例における第2例を説明するための図であり、図14(a)は概略構成図を示し、図14(b)は基板を含めた光透過率の測定結果を示している。
【0067】
本第2例の固体電子装置は、図14(a)において、基板6としてSiO2/Si基板ではなく透明な合成石英基板を使用し、さらに、各電極(ゲート電極3、ソース電極4およびドレイン電極5)としてPt/Tiではなく、チャネル層1と同じ透明なITOを使用することで、透明な固体電子装置を形成するようになっている。
【0068】
まず、合成石英基板6上にITOをRFスパッタにて堆積し、パターニングにてゲート電極3を形成し、さらに、ゾルゲル法にて強誘電体層(ゲート絶縁膜)2を230nm堆積した。強誘電体はBLT(Bi/La=3.35/0.75)を用い、750℃の温度で30分の結晶化を施した。次に、チャネル層1となるITOをRFスパッタ法にて10nm程度堆積した。なお、成膜温度は300℃、成膜圧力は0.52Paとした。そして、チャネル層1の上に、さらに、ITOより成るソース電極4およびドレイン電極5を形成して固体電子装置を作製した。
【0069】
図14(b)に示されるように、本第2例の固体電子装置は、例えば、400nm〜800nmといった可視光に対して50%を超える光透過率を有していることが分かる。なお、図14(b)は、合成石英基板6を含めた光透過率を示しており、この基板6の改良によってもさらに光透過率は向上するものと考えられる。
【0070】
図15は本発明に係る固体電子装置の一実施例における第2例のデータ保持機能を説明するための図であり、図15(a)はID−VG特性を示し、図15(b)はデータ保持特性を示している。なお、図15(a)のID−VG特性は、チャネル幅Wが25μmでチャネル長Lが5μm、そして、ドレイン電圧が2Vのときの固体電子装置のものであり、また、図15(b)のデータ保持特性は、書き込み電圧が±7Vで保持電圧が0Vのときのものである。
【0071】
図15(a)に示されるように、本第2例の固体電子装置は、強誘電体の分極反転に伴うドレイン電流のヒステリシス特性を有しており、また、5桁以上のオン・オフ比が得られることが分かる。なお、ID−VD特性も良好であり、透明なトランジスタとして、例えば、液晶表示パネルの薄膜トランジスタ(TFT)として、或いは、様々なシステムオンパネルへの応用も可能である。
【0072】
さらに、図15(b)に示されるように、本第2例の固体電子装置は、例えば、1時間後においてもデータを保持するデータ保持特性を有している。なお、このデータの保持特性も様々な改良によって一層長期間にすることが可能であると考えられる。
【0073】
ところで、前述したように、ゲート絶縁膜2として強誘電体材料を使用した場合、その強誘電体材料のヒステリシス特性によりデータ保持機能を有する。すなわち、固体電子装置のID−VG特性にヒステリシスが現れる。これは、例えば、固体電子装置をスイッチング素子として使用する場合、設計の自由度を制限することになって好ましくないこともある。
【0074】
図16は本発明に係る固体電子装置の一実施例における第3例を説明するための図であり、BST[Ba0.7Sr0.3TiO3]キャパシタのP−E特性を示すものである。ここで、BSTキャパシタの焼成方法としては、仮焼成を400℃の温度で10分間行い、さらに、本焼成を700℃の温度で60分間行った。なお、BST[Ba0.7Sr0.3TiO3]の比誘電率εrは約240である。
【0075】
すなわち、本第3例の固体電子装置は、ITOをチャネル層1として使用すると共に、比誘電率が大きい(εr≒240)常誘電体材料であるBST[Ba0.7Sr0.3TiO3]をゲート絶縁膜2として使用するBST/ITO構造のトランジスタである。
【0076】
図17は本発明に係る固体電子装置の一実施例における第3例の特性を示す図であり、図17(a)および図17(b)はドレイン電圧が4V(VD=4V)におけるID−VG特性およびID−VD特性を示している。なお、本第3例の固体電子装置も、上述した図14(a)と同様の構成となっている。
【0077】
まず、SiO2/Si基板6上にPt/Tiのボトムゲート3を形成し、ゾルゲル法にて約230nmのBST(ゲート絶縁膜)2を形成した。なお、結晶化は、700℃の温度で60分間、O2雰囲気で行った。また、ITO(チャネル層)1は、RFスパッタ法を用いて、300℃の成膜温度で0.5Paの成膜圧力で形成した。さらに、チャネル層1の上にPt/Tiを蒸着し、ソース電極4およびドレイン電極5を形成して固体電子装置を作製した。
【0078】
図17(a)に示されるように、本第3例の固体電子装置は、ID−VG特性に若干のヒステリシス(強誘電体ゲートの場合とは逆向きであり、電荷注入によるヒステリシス)が観測されるものの、スイッチング素子としての使用には問題ないものと考えられる。また、図17(b)に示されるように、本第3例の固体電子装置は、比較的低電圧においてのトランジスタ動作を実現することができ、さらに、4桁以上のオン・オフ比が得られることが分かる。なお、本第3例のBST/ITOトランジスタでは、使用している電荷量が10μC/cm2とSiO2の最大誘起電荷量よりも大きくなっている。
【0079】
このように、本発明に係る固体電子装置は、例えば、チャネル幅やチャネル長といった素子のサイズを変化させたり、或いは、基板,ゲート絶縁膜およびチャネル層の材料や組成を変化させることにより、必要とする様々な特性をもたせることが可能である。
【産業上の利用可能性】
【0080】
本発明は、固体電子装置(トランジスタ)として幅広く適用することができるが、特に、低い駆動電圧で大きな電流を制御する固体電子装置に適したものである。また、本発明の固体電子装置は、ゲート絶縁膜として強誘電体材料を使用した固体電子装置は、データ保持機能を有することになるため、例えば、不揮発性メモリとして適用することもできる。さらに、本発明の固体電子装置は、大電流を制御するパワーデバイスとしても適用することが可能である。
【図面の簡単な説明】
【0081】
【図1】従来の固体電子装置の一例を概略的に示す図である。
【図2】本発明に係る固体電子装置の一実施例の構成を概略的に示す図である。
【図3】図2に示す固体電子装置を従来の固体電子装置と比較して説明するためのP−E特性(P−Eヒステリシス特性)を示す図である。
【図4】図2に示す固体電子装置の動作原理を説明するための図である。
【図5】図2に示す固体電子装置に必要とされる条件を説明するための図である。
【図6】図2に示す固体電子装置を実験的に試作した工程を概略的に説明するための図である。
【図7】実験的に試作された固体電子装置におけるPZTおよびBLTのP−Eヒステリシス特性を示す図である。
【図8】実験的に試作されたPZT/ITO構造の固体電子装置における特性を示す図である。
【図9】実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図である。
【図10】実験的に試作されたBLT/ITO構造の固体電子装置における特性を示す図である。
【図11】実験的に試作されたBLT/ITO構造の固体電子装置のデータ保持機能を説明するための図である。
【図12】本発明に係る固体電子装置の他の実施例の構成を概略的に示す図である。
【図13】本発明に係る固体電子装置の一実施例における第1例を説明するための図である。
【図14】本発明に係る固体電子装置の一実施例における第2例を説明するための図である。
【図15】本発明に係る固体電子装置の一実施例における第2例のデータ保持機能を説明するための図である。
【図16】本発明に係る固体電子装置の一実施例における第3例を説明するための図である。
【図17】本発明に係る固体電子装置の一実施例における第3例の特性を示す図である。
【符号の説明】
【0082】
1,101 チャネル層
2,102 ゲート絶縁膜
3,103 ゲート電極
4,104 ソース電極
5,105 ドレイン電極
6 基板
40,50 電極
41,51 ビア
【特許請求の範囲】
【請求項1】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項2】
請求項1に記載の固体電子装置において、前記チャネル層は、キャリア濃度が高い酸化物導電性材料で構成されることを特徴とする固体電子装置。
【請求項3】
請求項2に記載の固体電子装置において、前記チャネル層は、インジウム錫酸化物[ITO],LSCO[LaXSr1-XCuO4],酸化錫[SnO2],酸化亜鉛[ZnO]または酸化インジウム[In2O3]であることを特徴とする固体電子装置。
【請求項4】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物[ITO]で形成されたチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項5】
請求項1または4に記載の固体電子装置において、素電荷量をq,前記ゲート電極に印加される電圧をVG,前記誘電体材料による電荷密度をP(VG)とすると共に、前記チャネル層の厚さをd,キャリア濃度をND,真空の誘電率をε0,前記誘電体材料の比誘電率をεS,チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφBとしたとき、前記チャネル層のキャリア濃度NDは、次の条件式[1]および[2]を満足するように決められる、
ND<{P(VG)}/(qd) …… [1]
ND<(4ε0εSφB)/qd2 …… [2]
ことを特徴とする固体電子装置。
【請求項6】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜の電荷密度は10μC/cm2よりも大きく、且つ、前記チャネル層のキャリア濃度は1×1018cm-3よりも高いことを特徴とする固体電子装置。
【請求項7】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜は、強誘電体材料で構成されることを特徴とする固体電子装置。
【請求項8】
請求項7に記載の固体電子装置において、前記ゲート絶縁膜は、PZT(Pb(ZrX,Ti1-X)O3],BLT[Bi4-XLaXTi3O12],SBT[SrBi2Ta2O9]またはBIT[Bi4Ti3O12]であることを特徴とする固体電子装置。
【請求項9】
請求項7に記載の固体電子装置において、該固体電子装置は、データ保持機能を有するトランジスタであることを特徴とする固体電子装置。
【請求項10】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜は、常誘電体材料で構成されることを特徴とする固体電子装置。
【請求項11】
請求項10に記載の固体電子装置において、前記ゲート絶縁膜は、BST[BaXSr1-XTiO3]であることを特徴とする固体電子装置。
【請求項1】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項2】
請求項1に記載の固体電子装置において、前記チャネル層は、キャリア濃度が高い酸化物導電性材料で構成されることを特徴とする固体電子装置。
【請求項3】
請求項2に記載の固体電子装置において、前記チャネル層は、インジウム錫酸化物[ITO],LSCO[LaXSr1-XCuO4],酸化錫[SnO2],酸化亜鉛[ZnO]または酸化インジウム[In2O3]であることを特徴とする固体電子装置。
【請求項4】
制御電圧が印加されるゲート電極と、該制御電圧によって導通状態が制御されるソース電極およびドレイン電極とを有する固体電子装置であって、
前記ソース電極および前記ドレイン電極間にチャネルを生成するインジウム錫酸化物[ITO]で形成されたチャネル層と、
前記ゲート電極および前記チャネル層の間に設けられ、等価的な比誘電率が大きい誘電体材料で構成されたゲート絶縁膜と、を備えることを特徴とする固体電子装置。
【請求項5】
請求項1または4に記載の固体電子装置において、素電荷量をq,前記ゲート電極に印加される電圧をVG,前記誘電体材料による電荷密度をP(VG)とすると共に、前記チャネル層の厚さをd,キャリア濃度をND,真空の誘電率をε0,前記誘電体材料の比誘電率をεS,チャネルのフェルミレベルと真性フェルミレベルとのポテンシャル差をφBとしたとき、前記チャネル層のキャリア濃度NDは、次の条件式[1]および[2]を満足するように決められる、
ND<{P(VG)}/(qd) …… [1]
ND<(4ε0εSφB)/qd2 …… [2]
ことを特徴とする固体電子装置。
【請求項6】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜の電荷密度は10μC/cm2よりも大きく、且つ、前記チャネル層のキャリア濃度は1×1018cm-3よりも高いことを特徴とする固体電子装置。
【請求項7】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜は、強誘電体材料で構成されることを特徴とする固体電子装置。
【請求項8】
請求項7に記載の固体電子装置において、前記ゲート絶縁膜は、PZT(Pb(ZrX,Ti1-X)O3],BLT[Bi4-XLaXTi3O12],SBT[SrBi2Ta2O9]またはBIT[Bi4Ti3O12]であることを特徴とする固体電子装置。
【請求項9】
請求項7に記載の固体電子装置において、該固体電子装置は、データ保持機能を有するトランジスタであることを特徴とする固体電子装置。
【請求項10】
請求項1または4に記載の固体電子装置において、前記ゲート絶縁膜は、常誘電体材料で構成されることを特徴とする固体電子装置。
【請求項11】
請求項10に記載の固体電子装置において、前記ゲート絶縁膜は、BST[BaXSr1-XTiO3]であることを特徴とする固体電子装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2006−121029(P2006−121029A)
【公開日】平成18年5月11日(2006.5.11)
【国際特許分類】
【出願番号】特願2005−39208(P2005−39208)
【出願日】平成17年2月16日(2005.2.16)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 2004年3月28日 社団法人応用物理学会発行の「2004年(平成16年)春季 第51回 応用物理学関係連合講演会講演予稿集 第2分冊」に発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成16年6月30日 社団法人電子情報通信学会主催の「先端デバイスの基礎と応用に関するアジア−太平洋ワークショップ(2004Asia−Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices)」において文書をもって発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成16年8月24日から8月27日 独立行政法人物質・材料研究機構物質研究所主催の「国際シンポジウム「ISFD−8」The 8th International Symposium on Ferroic Domains and Micro−to Nanoscopic Structures」において文書をもって発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 2004年9月1日 社団法人応用物理学会発行の「2004年(平成16年)秋季 第65回 応用物理学会学術講演会講演予稿集 第2分冊」に発表
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
【公開日】平成18年5月11日(2006.5.11)
【国際特許分類】
【出願日】平成17年2月16日(2005.2.16)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 2004年3月28日 社団法人応用物理学会発行の「2004年(平成16年)春季 第51回 応用物理学関係連合講演会講演予稿集 第2分冊」に発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成16年6月30日 社団法人電子情報通信学会主催の「先端デバイスの基礎と応用に関するアジア−太平洋ワークショップ(2004Asia−Pacific Workshop on Fundamentals and Application of Advanced Semiconductor Devices)」において文書をもって発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 平成16年8月24日から8月27日 独立行政法人物質・材料研究機構物質研究所主催の「国際シンポジウム「ISFD−8」The 8th International Symposium on Ferroic Domains and Micro−to Nanoscopic Structures」において文書をもって発表
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り 2004年9月1日 社団法人応用物理学会発行の「2004年(平成16年)秋季 第65回 応用物理学会学術講演会講演予稿集 第2分冊」に発表
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
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