【課題】 反転層が形成される半導体装置において、反転層の抵抗が高くなるのを抑制し、書き込み速度の低下を抑制する。
【解決手段】 半導体装置は、ＡＧ（Ａｓｓｉｓｔ Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリであって、主表面を有する半導体基板１１と、半導体基板１１の主表面上に第１ゲート絶縁膜３１Ａを介して形成された複数の第１ゲート電極２１と、半導体基板１１の主表面上で第１ゲート電極２１と隣り合う位置において、相対的に低い基板主表面上に形成され、半導体基板１１および第１ゲート電極２１と電気的に絶縁された第２ゲート電極２２と、第１ゲート電極２１と第２ゲート電極２２との間に形成されたサイドウォール絶縁膜４３と、第１ゲート電極２１が延在する方向と直交する方向に延在する第３ゲート電極２３と、第１ゲート電極２１、第１ゲート電極２１下に形成される反転層および第３ゲート電極２３にそれぞれ電位を与える給電回路とを備える。 （もっと読む）

【課題】コンタクト間のショートが効果的に防止され、微細化に対応可能な半導体装置およびその製造方法を得る。
【解決手段】半導体基板上に絶縁膜を介して複数の積層ゲート電極を形成するゲート電極形成工程と、前記積層ゲート電極の伸長方向の側面にサイドウォールを形成するサイドウォール形成工程と、前記半導体基板上に前記積層ゲート電極およびサイドウォールを覆う絶縁層を形成する絶縁層形成工程と、前記複数の積層ゲート電極間の前記絶縁層を選択的にエッチング除去してライン状のコンタクト用溝を形成するコンタクト用溝形成工程と、 前記コンタクト用溝に導電性材料を埋め込むことによりライン状のコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグをその長手方向で分断して、互いに電気的に分離されたコンタクトを形成するコンタクト形成工程と、を含む。 （もっと読む）

シャロートレンチアイソレーション構造（図４）を形成するための方法（図３Ａ〜３Ｉ）が説明され、底部のパッド酸化物層（６２）、中間の窒化シリコン層（６４）、中間の酸化物層（６６）および上部の窒化シリコン層（６８）がシリコン基板（６０）上に順番に形成される。次に、フォトリソグラフィックマスキングおよび異方性エッチングが行なわれて基板にトレンチ（７０）が形成される。次に、酸化物材料（８０）が上部の窒化シリコン層の上部に堆積され、同時にトレンチを充填する（図３Ｅ）。次に、上部の窒化シリコン層は除去され、続いて下方の酸化物層の等方性エッチングが行なわれる。中間の窒化物層が天然のエッチストップとして働くため、酸化物材料は望ましい形状に作ることができる。中間の窒化物層およびパッド酸化物層は後に除去され、シャロートレンチアイソレーション構造の製造が完了する。
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【課題】 本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。
【解決手段】 本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。 （もっと読む）

【課題】 本発明は、シャロートレンチアイソレーション(shallow trench isolation：ＳＴＩ)工程が適用されるフラッシュメモリ素子の信頼性を向上させ且つ縮小化を図ることが可能なフラッシュメモリ素子の製造方法を提供することを目的としている。
【解決手段】 半導体基板に突出構造の素子隔離膜を形成する段階と、傾斜イオン注入工程を行い、突出構造の素子隔離膜を含んだ全体構造上にイオン注入層を形成する段階と、前記イオン注入層を除去して前記突出構造の素子隔離膜をニップル構造の素子隔離膜に作る段階と、酸化工程でトンネル酸化膜を形成する段階と、前記ニップル構造の素子隔離膜の間に孤立形態のフローティングゲートを形成する段階とを含む構成としたことを特徴とする。 （もっと読む）

【課題】 本発明では、工程、装置を複雑化することなく、要求される特性を有する薄膜トランジスタを作製することを目的とする。また、薄膜トランジスタの特性を精密に自由に制御することで、高い信頼性や優れた電気特性を有する半導体装置を低いコストで歩留まり良く製造することができる技術を提供することを目的とする。
【解決手段】 本発明は、薄膜トランジスタにおいて、ゲート電極層で覆われている半導体層のソース領域側かドレイン領域側の一方に、低濃度不純物領域を作製する。低濃度不純物領域は、ゲート電極層をマスクとして、半導体層表面に対し、斜めにドーピングすることによって形成される。よって、薄膜トランジスタの微細な特性の制御を行うことができる。 （もっと読む）

【課題】 半導体基板に異なる深さの溝を形成する工程において、１回のエッチング処理で同時に異なる深さで所望の深さ寸法の溝を形成する。
【解決手段】 シリコン基板１にシリコン酸化膜５、多結晶シリコン膜６、シリコン窒化膜７、塗布型カーボン膜８を成膜するとともに、この上面に塗布型酸化膜およびレジストを塗布し、メモリセル領域２および周辺回路部３に対応して溝形成用のパターニングをする。シリコン基板１のエッチング処理では、塗布型カーボン膜８のカーボンの作用で、メモリセル領域２の狭い開口幅Ａ１の部分は浅い溝４ａが形成され、周辺回路領域３の広い開口幅Ａ２の部分は深い溝４ｂが形成される。 （もっと読む）

【課題】 素子動作特性に変動を与えることのない、微細に分離された電極を備えた半導体記憶装置の製造方法を提供する。
【解決手段】 半導体基板１に溝１２が形成されている。素子分離領域１６は、溝の側壁部分で溝の上部と一致された第１の部分及び前記溝の残りの部分で前記溝より突出し、第１の部分と同一材料により形成された第２の部分を有している。第１のゲート絶縁膜２２上の電荷蓄積層７は、一部分が素子分離領域の前記第１の部分上にオーバーラップして第２の部分と自己整合的に形成され、第２の部分の上面と一致された平坦な上面を有している。第２のゲート絶縁膜８は、電荷蓄積層の上面、及び第２の部分の上面に形成され、制御ゲート電極９は、第２のゲート絶縁膜８上に形成されている。 （もっと読む）

【課題】 使用中の電荷の不要な移動に伴う閾値電圧の変動を抑制することができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。次に、層間絶縁膜１９中に、夫々、不揮発性メモリセルのコントロールゲート１１、ｎＭＯＳトランジスタのソース又はドレイン１７、ｐＭＯＳトランジスタのソース又はドレイン１８に接続される複数個のコンタクトプラグ２０を形成する。そして、複数個のコンタクトプラグ２０を介して、コントロールゲート１１とｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレイン１７、１８とを接続する単層の配線２１を形成する。 （もっと読む）

【課題】 不揮発性メモリ素子のトンネリング絶縁膜を形成する方法を提供する。
【解決手段】 フォトリソグラフィ工程の現状の解像度を凌駕してトンネリング絶縁膜を形成する方法であって、基板上に第１の絶縁膜及び第２の絶縁膜を形成する工程と、リフロー可能な物質膜パターンを形成した後、これをリフローさせる工程と、第２の絶縁膜及び第１の絶縁膜を除去して基板を露出させる工程と、トンネリング絶縁膜を形成する工程と、を含む。これにより、フォトリソグラフィ工程の解像度による寸法よりもさらに狭い寸法を有するトンネリング絶縁膜を形成することができ、これによるプログラム及び消去効率を低減させることなくメモリ素子の高集積度を達成することができる。 （もっと読む）

【課題】微細化が容易な半導体記憶装置を提供する。
【解決手段】半導体基板２１１上には、ゲート絶縁膜２１４を介して単一のゲート電極２１７を形成している。ゲート電極２１７の両側には、第１，第２のメモリ機能体２６１，２６２を形成している。半導体基板２１１のゲート電極２１７側の表面部にはＰ型のチャネル領域４７２を形成し、チャネル領域４７２の両側にＮ型の第１，第２の拡散領域２１２，２１３を形成している。チャネル領域４７２は、第１，第２のメモリ機能体２６１，２６２下に位置するオフセット領域４０１と、ゲート電極２１７下に位置するゲート電極下領域４０２とで構成されている。オフセット領域４０１にＰ型の導電型を与える不純物の濃度は、ゲート電極下領域４０２にＰ型の導電型を与える不純物の濃度に比べて実効的に薄くなっている。 （もっと読む）

ナノクラスタ（２４）の上の中間の二重ポリシリコン−窒化膜制御電極スタックを用いることによって、複数のメモリセルデバイスが形成される。このスタックは第１に形成されるポリシリコン−窒化膜層（１２６）及び第２に形成されるポリシリコン含有層（２８）を備える。第２に形成されるポリシリコン含有層は複数のメモリセルを含む領域から除去される。一形態では、第２に形成されるポリシリコン含有層は、やはり除去される窒化膜部分を含むことによって、最初に形成されるポリシリコン−窒化膜層がメモリセルデバイスのために残される。別の形態では、第２に形成されるポリシリコン含有層は窒化膜を含まず、最初に形成されるポリシリコン−窒化膜層の窒化膜部分はやはり除去される。後者の形態では、残りのポリシリコン層（２８）の上に続いて窒化膜層が形成される。デバイスの上側部分は酸化から保護される。また、メモリセルデバイスの周辺のデバイスのゲート電極は、第２に形成されるポリシリコン含有層を用いる。
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【課題】半導体記憶装置およびその製造方法。
【解決手段】トンネル効果を利用するトランジスタ１００Ｃを含む半導体記憶装置の製造方法であって、半導体層１０に、トレンチ素子分離法により、トランジスタ１００Ｃの形成領域１０Ｃを画定する素子分離絶縁層２０を形成する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおいて、少なくとも素子分離絶縁層２０に隣接した半導体層１０の上部のコーナー部１１に、酸化抑制物質を注入する工程と、トランジスタ１００Ｃの形成領域１０Ｃにおける半導体層１０の上方に、熱酸化によりトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、少なくともトランジスタ１００Ｃの形成領域１０Ｃに、ソースおよびドレイン領域を形成する工程と、を含む。 （もっと読む）

【課題】 ＦＮトンネル電流を利用して動作する不揮発性記憶装置において、トンネル絶縁膜の膜厚を制御することで、動作特性が向上した不揮発性記憶装置の製造方法を提供する。
【解決手段】 本発明の不揮発性記憶装置は、半導体層１０と、
前記半導体層１０に設けられた第１トレンチ２２ａと、該第１トレンチ２２ａと比してトレンチの側面の傾斜角が小さい第２トレンチ２０ａと、
前記第１トレンチ２２ａに絶縁層が埋め込まれて形成された第１分離絶縁層２２により画定された第１の領域１０Ｃと、
前記第２トレンチ２０ａに絶縁層が埋め込まれて形成された第２分離絶縁層２０により画定された第２の領域１０Ａ，Ｃと、
前記第１の領域１０Ｃおよび前記第２の領域１０Ａ，Ｂの半導体層１０の上方に設けられた絶縁層３０と、
少なくとも前記絶縁層３０の上方に設けられたフローティングゲート電極３２と、
前記フローティングゲート電極３２に印加する電圧を制御するためのコントロールゲート４２と、を含む。 （もっと読む）

【課題】 シリコンゲルマニウム犠牲層を使用して半導体素子の微細パターンを形成する方法、及びそれを用いた自己整列コンタクトを形成する方法を提供する。
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム（Ｓｉ_１−ＸＧｅ_Ｘ）犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第１層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。 （もっと読む）

【課題】半導体記憶装置の製造方法。
【解決手段】領域１０Ｃを画定する素子分離溝を形成する工程と、半導体層１０の上部コーナー部１１を熱酸化によりラウンディング形状にする第１ラウンド酸化工程と、半導体層１０の上方に、耐酸化膜５０を形成する工程と、領域１０Ａ，１０Ｂにおいて、素子分離溝に隣接した半導体層１０の上部のコーナー部１１を熱酸化によりラウンディングする第２ラウンド酸化工程と、素子分離溝に分離絶縁層２０を形成する工程と、半導体層１０の上方にトンネル絶縁層３１を形成する工程と、トンネル絶縁層３１の上方にフローティングゲート電極３２を形成する工程と、フローティングゲート電極３２に印加する電圧を制御するコントロールゲート４２を形成する工程と、半導体層１０にソースおよびドレイン領域を形成する工程とを含み、第１ラウンド酸化工程における熱酸化温度は、第２ラウンド酸化工程に熱酸化温度より高い。 （もっと読む）

【課題】 膜厚の異なるゲート酸化膜を有する構成でも、段差を解消できるようにする。
【解決手段】 シリコン基板２１にあらかじめ深さＤの凹部をＲＩＥ法で形成しておき、凹部を形成した部分に厚い膜厚ｄ１のゲート酸化膜２２を形成し、高い部分に薄い膜厚ｄ２のゲート酸化膜２３を形成する。これらのゲート酸化膜２２、２３の上面の高さは同じとなる。この上にゲート電極となる多結晶シリコン膜２４、２８、ＯＮＯ膜２９、多結晶シリコン膜３０、ＷＳｉ膜３１、シリコン窒化膜３２を形成した構成としている。トレンチ２５に埋め込むシリコン酸化膜２７の平坦化をＣＭＰ処理で行う際に、段差がないので加工精度を高めることができる。 （もっと読む）

【課題】 マスクの枚数を増加することなく、かつ、汚染することなく膜厚の異なるゲート絶縁膜を備えた半導体装置の製造方法を提供する。
【解決手段】 メモリセル領域Ｍに複数のアシストゲート電極部２１が互いに間隔を隔てて形成される。周辺回路領域Ｐでは平坦な半導体基板１の表面が露出する。次に、所定の条件のもとで、露出している半導体基板１の表面に酸化処理が施される。平坦な周辺回路領域Ｐに露出する半導体基板１の表面に供給される酸素ラジカルの量と比べると、メモリセル領域Ｍでは、アシストゲート電極部２１によって挟まれていることで、露出している半導体基板１の表面にまで供給される酸素ラジカルの量は少なくなる。その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 （もっと読む）

【課題】シリコン基板にダメージを与えることなく、ウェットエッチングにより剥離することなく、小さい径のトンネル窓を形成できる不揮発性半導体記憶装置の製造方法の提供。
【解決手段】第１に反射防止膜７を介してＫｒＦ線レジスト８を塗布する。これによりレジストの開口寸法自体を小さくすると共に密着性を向上させてウェットエッチング中の剥離を防止する。第２に反射防止膜７のドライエッチングの際に第１の絶縁膜２の途中でエッチングを止める。これにより反射防止膜７を除去すると共に第１の絶縁膜２をドライエッチングにより薄膜化することによってその後のウェットエッチングの時間を短くして基板面方向への広がりを抑制する。第３に第１の絶縁膜２をウェットエッチングにより除去する。これによりシリコン基板１にプラズマダメージが入ることがなくなり、トンネル絶縁膜の信頼性を向上させる。 （もっと読む）

バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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