【課題】耐圧を向上させることができる半導体装置を提供する。
【解決手段】半導体装置１０は、ソース領域１２ａ、複数の帯状のドレイン領域１２ｂ、チャネル領域、ソース電極１６、ドレイン電極１５、およびゲート電極１７を具備する。ソース領域１２ａは、化合物半導体層１１上に形成された平面状の領域である。複数の帯状のドレイン領域１２ｂは、化合物半導体層１１上に、互いに電気的に分離されるように形成される。チャネル領域は、ソース領域１２ａの一辺に接し、かつソース領域１２ａと複数のドレイン領域１２ｂとの間に、互いに電気的に分離されるように形成される。ソース電極１６は、ソース領域１２ａ上の少なくとも一部に形成される。ドレイン電極１５は、複数のドレイン領域１２ｂに電気的に接続されるように形成される。ゲート電極１７は、複数のチャネル領域に電気的に接続されるように形成される。 （もっと読む）

【課題】チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようにする。
【解決手段】被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して下部ゲート電極１２２に重なる上部ゲート電極１２４を形成する。上部ゲート電極１２４の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア１０３が下部ゲート電極１２２と交差して配置されている基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極１２４が形成できる。 （もっと読む）

【課題】オフ特性が優れ、ゲート順方向電圧の範囲が広く、かつ、逆方向ブレークダウン電圧を高くすることができる構造の接合型ＦＥＴを有する半導体装置を提供する。
【解決手段】第一のアンドープ層３上に、第一のアンドープ層３と接して、第一のアンドープ層３のバンドギャップより小さいバンドギャップを有するバンドギャップの小さい半導体層４が設けられ、その両端部と電気的に接続して一対の第一導電型コンタクト層６が設けられ、第一のアンドープ層３の下側に第二導電型コンタクト層２が設けられている。そして、一対の第一導電型コンタクト層６のそれぞれにオーミックコンタクトしてソース電極／ドレイン電極７が、また、第二導電型コンタクト層２にオーミックコンタクトしてゲート電極８がそれぞれ設けられることにより、接合型ＦＥＴが構成されている。 （もっと読む）

【課題】電気回路中にて静電気放電保護を確実化しながら小型化を実現する。
【解決手段】電気回路において静電気放電保護素子として使用するためのゲート制御されたフィン型抵抗素子は、第１端子領域、第２端子領域、および、第１端子領域と第２端子領域との間に形成されたチャネル領域を有するフィン構造体を備えている。さらに、フィン型抵抗素子は、チャネル領域の上面の一部上に少なくとも形成されたゲート領域を備えている。ゲート領域は、ゲート制御部に電気的に結合されており、ゲート制御部は、ゲート領域に印加される電気的な電位を制御することにより、電気回路が第１動作状態である間は、ゲート制御されたフィン型抵抗素子の電気抵抗を高くし、静電気放電現象の開始によって特徴付けられている第２動作状態では、電気抵抗をより低くする。 （もっと読む）

【課題】 炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性を得ることができる、半導体装置等を提供する。
【解決手段】 炭化珪素１４，１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。 （もっと読む）

【課題】優れた特性を有し、ＩＣ化に適した起動回路を提供する。
【解決手段】Ｎ型エピタキシャル層１２に形成され、ドレイン領域１２１を規定するＰ型素子分離領域１３が形成される。ドレイン領域１２１内にボディ領域１５が形成され、ボディ領域１５内にＮ型ソース領域１６が形成される。ドレイン領域１２１とソース領域１６間のチャネル領域上にゲート電極２０が配置され、ＬＤＭＯＳが形成される。ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】デバイスの性能や信頼性を低下させることなく、注入した不純物を熱処理することができる半導体装置の製造方法を提供する。
【解決手段】下地層であるｐＧａＮ層１０３に形成された注入領域１０４’上に、ＧａＮのバンドギャップエネルギーよりも小さいバンドギャップエネルギーを有する物質よりなる光吸収膜Ｔ１を形成し、この状態で基板１０１上面から赤外光や赤色光など、ｐＧａＮ層１０３のバンドギャップエネルギーよりも小さいエネルギーの所定光を用いてアニールを行う。ｐＧａＮ層１０３と比較して光吸収膜Ｔ１の方がアニールで使用される光の吸収係数が大きいため、光吸収膜Ｔ１直下もしくは近傍の領域（注入領域１０４’）を選択的に熱処理することが可能となる。 （もっと読む）

【課題】ＲＦデュアルバンドデバイスとして用いられ、微細化と高性能化をともに実現することが可能な電界効果型トランジスタを提供する。
【解決手段】基板ｗ上に形成され、ソース領域１２、ドレイン領域１３およびこれらの間に形成されるフィン状領域１４を有する化合物半導体層１１と、フィン状領域１４の第１の側面に形成され、第１の信号が入力される第１のゲート電極１６と、フィン状領域１４の第２の側面に形成され、第２の信号が入力される第２のゲート電極１７を備える。 （もっと読む）

【課題】本発明は、ＲＦデバイスの高耐圧化、高効率化を実現することが可能な電界効果型トランジスタおよびその製造方法を提供する。
【解決手段】基板ｗ上に形成され、ソース領域１２、ドレイン領域１３およびこれらの間に形成されるフィン状領域１４を有する化合物半導体層１１と、フィン状領域１４表面に形成されるゲート電極１７と、フィン状領域１４側面に形成される２段以上のリセス１８、１９を備える。 （もっと読む）

【課題】チャネル領域を一定の厚さに形成することができる、接合型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】接合型電界効果トランジスタ１では、半導体基板２上に、ｐ型下エピタキシャル層３、ｎ型エピタキシャル層４およびｐ型上エピタキシャル層５が、半導体基板２側からこの順に積層されている。ｐ型上エピタキシャル層５には、ソース領域７およびドレイン領域９がｐ型上エピタキシャル層５を層厚方向に貫通して形成されている。ソース領域７およびドレイン領域９は、ｎ型エピタキシャル層４に接続されている。そして、ゲート電極１１が、ｐ型下エピタキシャル層３およびｐ^＋型領域６を介して、ｐ型上エピタキシャル層５と電気的に接続されることにより、ソース領域７とドレイン領域９との間のｐ型上エピタキシャル層５は、ゲート領域となっている。 （もっと読む）

【課題】 電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することを目的とする。
【解決手段】 第１の導電型の半導体基板１０を介して第１の導電型のドリフト領域２０と接続する第１のドレイン領域１１０と第２の導電型の半導体領域に挟まれた第１の導電型のドリフト領域２０に形成された第２のドレイン領域３３１とを備える高耐圧接合型ＦＥＴ２８４を介して高耐圧縦型ＭＯＳトランジスタと電圧制御回路とを接続することにより、高耐圧縦型ＭＯＳトランジスタから電圧制御回路に印加される電圧を高耐圧接合型ＦＥＴ２８４のピンチオフ電圧以下に制御することができるため、電圧制御回路へ電力を供給するための高耐圧で高電力型の抵抗を用いずに、交流電源の投入時に必要な起動用のバイアス電圧を供給することができる。 （もっと読む）

電子デバイスは、移動電荷キャリアを支持する基板と、該基板面上に形成されてその両側に第１および第２の基板領域を定義し、該第１および第２の基板領域は該絶縁体によって定義される細長いチャネルによって接続され、該チャネルは該第１の領域から該第２の領域への基板内の電荷キャリア流路を提供し、該第１および該第２の基板領域間の伝導度は、この２つの領域間の電位差に依存する。移動電荷キャリアは、基板内の該３つの領域のそれぞれで、少なくとも２つのモード内に存在できる。該基板は有機材料とすることができる。移動電荷キャリアは、０．０１ｃｍ^２／Ｖｓ〜１００ｃｍ^２／Ｖｓの範囲の移動度を有することができ、該電子デバイスはＲＦデバイスであってもよい。それぞれのデバイスの製造方法も開示される。 （もっと読む）

【課題】 ナノチューブとナノチューブとがＳＰ^３結合で接合されるようにして、チャネルとゲートの双方をナノチューブとするトランジスタを実現できるようにする。
【解決手段】 一対のソース・ドレイン電極２７とゲート端子２８が形成された基板を用意し〔（ａ）図〕、ソース・ドレイン電極２７の一方に触媒層２０を形成する〔（ｂ）図〕。触媒層２０を書くとしてＣＮＴを成長させ〔（ｃ）図〕、一対のソース・ドレイン電極２７間に第１のＣＮＴ２３を形成する〔（ｄ）図〕。把持手段２５により第２のＣＮＴ２４を採取し、必要に応じて電子ビームなどを用いてキャップを除去し開口部を清浄化した後、その開口部を第１のＣＮＴ２３の側面に接触させ、二つのＣＮＴを結合する〔（ｅ）図〕。第２のＣＮＴ２４の他端をゲート端子２８上に位置づける〔（ｆ）図〕。金属イオンを選択的に照射して、ＣＮＴの端部を電極、端子上に固定する。 （もっと読む）

【課題】 ノーマリオフで動作するヘテロ接合半導体装置を得ること。
【解決手段】 ｐ型の窒化ガリウムの半導体下層２６と、その半導体下層２６の表面にヘテロ接合されており、半導体下層２６のバンドギャップより大きなバンドギャップを有するｎ型のＡｌＧａＮの半導体上層２８と、半導体上層２８の表面の一部に形成されているドレイン電極３２と、半導体上層２８の表面の他の一部に形成されているソース電極３４と、半導体下層２６に電気的に接しているゲート電極３６を備えている。 （もっと読む）

エミッタ・アウト拡散、又は縦型バイポーラ装置を形成するために用いられるのと同じ工程で形成されるソース領域及びドレイン領域（１７、１８）を備えたＢｉＣＭＯＳと互換性があるＪＦＥＴ装置であって、バイポーラ装置内にエミッタ・キャップを形成する半導体層がＪＦＥＴ装置のチャネル（１６）を形成し、バイポーラ装置の真性ベース領域を形成する材料層（すなわちベース・エピ・スタック）がＪＦＥＴ装置の真性ゲート領域（１４）を形成するＪＦＥＴ装置。その結果、如何なる更なるマスキング又は他の処理ステップの必要なしに、ＪＦＥＴ装置の標準的なＢｉＣＭＯＳプロセスへの組み込みが達成される。
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【課題】 従来よりもオン電流値を上昇させ、精度の高い回路動作を行なえるようにした、優れた電界効果トランジスタを提供する。
【解決手段】 ゲート絶縁部２に、強誘電体物質を含有するコア部と、常誘電体物質を含有するシェル部とからなるコア・シェル構造粒子を含有させる。 （もっと読む）