半導体装置およびその製造方法
【課題】 炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性を得ることができる、半導体装置等を提供する。
【解決手段】 炭化珪素１４，１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。
【解決手段】 炭化珪素１４，１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より具体的には、半導体に炭化珪素を用い、長期間、低い電気抵抗を安定して維持できる、電極および配線を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、炭化珪素（ＳｉＣ）の半導体装置の開発が進められている。とくに大電流のスイッチング素子には、高耐圧性および低損失性が求められるので、炭化珪素を用いた縦型スイッチング素子、なかでも縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) やＪＦＥＴ（Junction Field Effect Transistor）の開発が進められている。
縦型ＳｉＣ・ＭＯＳＦＥＴでは、半導体、ゲート酸化膜等を含む基板材料の表面と裏面とに電極配線構造が形成される。電極の形成において、これまで膨大な使用実績のあるシリコンに比べて、ＳｉＣは、電極金属との接触抵抗を小さくできる材料を充分な種類見出せていない。この状況のなかで、ｎ型ＳｉＣについては、Ｎｉ（ニッケル）系の電極材料を用い、合金化熱処理（約１０００℃での熱処理）を行うことでシリサイド化したニッケルシリサイドとの接合によりオーミック接触を得ている。また、ｐ型ＳｉＣについては、Ｔｉ（チタン）／Ａｌ（アルミニウム）、またはＡｌＳｉ合金を用いることで接触抵抗を低く抑えることが可能とされている（非特許文献１）。
大電流の制御に用いられる縦型ＳｉＣ・ＭＯＳＦＥＴは、ｎ型ＳｉＣのソース領域に配置されるソース電極は、Ｎｉ系またはＮｉＳｉ系材料を用いることで、オーミックコンタクトを実現する場合が多い。これは、上述の非特許文献に開示されていることと合致する。１個のチップには、ＭＯＳＦＥＴを形成する１ユニットが、多数、並列に配置され、内部配線によって、所定の電気回路が形成されている。従来のシリコン半導体装置では、たとえばＡｌをオーミック電極材料として用いると同時に内部配線としても共通に用いることが可能である。しかしながら、ＳｉＣの場合は、Ａｌをオーミック電極と内部配線を共通に用いることは、Ａｌの融点以下での良好なオーミック接触を得ることは困難であるため難しい。また、上記のＮｉ系またはＮｉＳｉ系材料は、電気抵抗がそれほど低いものではなく、また、Ｎｉ系またはＮｉＳｉ系材料の適切な線材を得ることが困難である等の理由により、内部配線に用いられない。また、Ｎｉ系材料は、上記のように、ｐ型ＳｉＣとは良好なオーミック接触が得られにくい。ＳｉＣ半導体装置の場合、内部配線には、Ａｌ系（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕなど）材料を用いることが多い。この場合、長期間の使用において、内部配線に用いられる当該Ａｌ系材料と、電極に用いられるＮｉ系またはＮｉＳｉ系材料とで、電気抵抗の高い金属間化合物、たとえばＮｉＡｌ３などを生じる可能性がある（非特許文献２）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】谷本智、他４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７
【非特許文献２】谷本智、他４名「Ａｌ配線を備えた半導体ＳｉＣ高温高信頼コンタクトの実現」、応用物理学会秋季講演大会概要集５ａ−ＺＮ−１０、２００７年９月、ｐ．４２０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のように、電極材料と、内部配線の材料とが異種金属である場合、異種金属材料が接触する界面抵抗、接触部の長期間使用の耐久性などについて問題を生じる可能性がある。本発明は、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触部における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置である。この半導体装置は、接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、炭化珪素に接触し、配線は、アルミニウムまたはアルミニウム合金で形成され、接触電極と接触することで当該接触電極と導通をとることを特徴とする。
【０００６】
上記の構成によれば、チタン、アルミニウムおよび珪素を含む合金（以下、ＴｉＡｌＳｉ合金と記す）と、アルミニウムまたはアルミニウム合金（ＡｌＳｉ、ＡｌＳｉＣｕなど）とが、直接接触することで、接触電極と配線とが導通状態となる。ＴｉＡｌＳｉ合金と、Ａｌ、ＡｌＳｉまたはＡｌＳｉＣｕとは、電気抵抗を増大させる金属間化合物を形成しにくい。炭化珪素は、耐熱性に富むことから大電流を対象にして、自己の発熱によりまたは他の要因により、高温環境下で使用される場合が多い。このため、電極材料と配線材料との組み合わせによっては、電気抵抗を増大させる金属間化合物が生じる場合があった。上記の電極材料と配線材料との組み合わせによれば、高温下で長期間使用しても、電気抵抗を増大させる金属間化合物の生成のおそれがなく、低い電気抵抗を維持し、安定して使用を続けることができる。
ここで、ＴｉＡｌＳｉ合金は、その他にＣなど、製造途中に混入する元素を含むことができる。
【０００７】
接触電極と配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、配線および接触電極は、該バリア層に接触することで導通をとることができる。上記のように、上記の電極材料と、配線材料とは、電気抵抗を増大させる金属間化合物は生じにくいが、接触電極と配線との間に導電性のバリア層を介在させることで、不安定要因をさらに減少させることができる。また、密着性を向上させるＴｉ等の数ｎｍ程度の薄いバリア層を形成することで、接触電極と配線との密着性を向上させることもできる。換言すれば、密着性向上のために設けられる極薄層についても、バリア層に含めることとする。
【０００８】
上記のバリア層を、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかとすることができる。これらの材料をバリア層に用いることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックする作用の他に、次の（１）〜（４）のいずれかの作用を得ることができる。
（１）接触電極と配線との密着性の向上（この場合、バリア層は数ｎｍ〜数十ｎｍという薄い膜厚とすることが多い）
（２）異方性エッチングの選択性の向上による加工性の向上
（３）熱膨張率の相違に起因する歪みの緩和
（４）耐エレクトロマイグレーション性の向上
【０００９】
上記の接触電極は、炭化珪素にオーミック接触することができる。これによって、所定の炭化珪素領域に接触電極を、低い接触抵抗のもとで配置することができる。
【００１０】
接触電極は、炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することができる。これによって、導電型の相違する領域に応じてレジストパターンを複数回形成する工数を、１回のレジストパターンの形成で済ますことができる。このため、複数回のレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１１】
上記の半導体装置が、ＭＯＳＦＥＴであり、接触電極がソース電極またはドレイン電極であり、該接触電極がソース電極の場合、ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、配線がソース内部配線またはドレイン配線である構成とすることができる。これによって、長期間にわたって高い信頼性を維持することができ、かつレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１２】
半導体装置がＪＦＥＴであり、接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、配線が、ソース配線、ゲート配線、およびドレイン配線である構成をとることができる。これによって、ソース、ゲートおよびドレインのすべてに、共通の接触電極材料および配線材料を用いることができる。この結果、レジストパターンを形成する工数を削減して製造コストを低減することができる。また、複数回のレジストパターン形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１３】
本発明の半導体装置の製造方法は、基板を準備する工程と、基板上に、炭化珪素エピタキシャル層を形成する工程と、炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、電極に接触して、アルミニウムまたはアルミニウム合金で形成された配線を設けることを特徴とする。
【００１４】
上記の方法によれば、配線と、低い接触抵抗の電極との接合部を、低い電気抵抗のまま長期間にわたって、維持することができる。すなわち、電極材料と配線材料とが反応して電気抵抗を増大させる金属間化合物の生成を防止することができる。
【００１５】
電極を形成する工程では、炭化珪素エピタキシャル層上に、チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、チタン、アルミニウムおよび珪素の積層体、または、チタン、アルミニウムおよび珪素の混合層、を形成した上で、熱処理をして合金化することができる。これによって、炭化珪素との接触抵抗が低い電極を確実に得ることができる。
【００１６】
上記の合金電極の形成の後、配線を設ける前に、合金電極に接触して、バリア層を形成する工程を備え、配線はバリア層に接触するように設けることができる。バリア層が無くても、（電極／配線）の界面抵抗を長期間にわたって充分低くすることができるが、上記のようにバリア層を設けることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックすることができる。バリア層に、チタン、チタン窒化物等の特定の材料を用いることで、（１）電極と配線との密着性の向上（この場合、バリア層は数ｎｍ〜数十ｎｍという薄い膜厚とすることが多い）、（２）異方性エッチングの選択性の向上による加工性の向上、（３）熱膨張率の相違に起因する歪みの緩和、（４）耐エレクトロマイグレーション性の向上、のうちの少なくとも一つの作用を向上させることができる。
【００１７】
炭化珪素エピタキシャル層の形成時に、または該炭化珪素エピタキシャル層の形成後で、合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、合金電極を、ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することができる。これによって、製造工程数を削減しながら、レジストパターン形成に付随する寸法精度の劣化を回避することができる。この結果、製造コスト低減、寸法精度の向上、製造歩留まり向上などを得ることができる。
【００１８】
合金電極が２つ以上あり、炭化珪素エピタキシャル層の形成後で、合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成し、ｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することができる。これによって、上記したように、製造コストを低減しながら、寸歩精度の向上、製造歩留まり向上などを得ることができる。
【発明の効果】
【００１９】
本発明によれば、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、半導体装置等を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。
【図２】図１のＭＯＳＦＥＴの製造方法のフローチャートである。
【図３】炭化珪素にオーミック接触する接触電極および配線の製造方法のフローチャートである。
【図４】図１のＭＯＳＦＥＴの製造において、ゲート酸化膜となる熱酸化膜上にゲート電極を形成した状態を示す図である。
【図５】層間絶縁膜を堆積した状態を示す図である。
【図６】レジストパターンを形成したあと、選択エッチングによってソース接触電極が形成される領域の層間絶縁膜および熱酸化膜を除去し、そのあとソース接触電極を形成した状態を示す図である。
【図７】レジストパターンを除去した後、ＳｉＣ基板の裏面にドレイン電極を形成し、そのあと、合金化処理を行った状態を示す図である。
【図８】ソース接触電極に接してソース内部配線を形成した状態を示す図である。
【図９】本発明の実施の形態２における半導体装置のＭＯＳＦＥＴを示す断面図である。
【図１０】本発明の実施の形態３における半導体装置のＪＦＥＴを示す断面図である。
【発明を実施するための形態】
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。本実施の形態におけるＭＯＳＦＥＴは、半導体に炭化珪素（ＳｉＣ）を用いており、ｎ＋型ＳｉＣ基板１１と、その上にエピタキシャル成長されたｎ型ＳｉＣ層（ドリフト層）１２とを備える。ｎ型ＳｉＣ層（ドリフト層）１２の厚みは、たとえば１０μｍ、ｎ型不純物濃度は１×１０１６ｃｍ−３程度とするのがよい。ＳｉＣエピタキシャル層１２の表面１２ａの側に、ｐボディ１３、ｎ＋ＳｉＣのソース領域１４と、そのソース領域１４に接して設けられたｐ＋ＳｉＣ領域１８とが位置する。ｐボディ１３は、（ｎ＋ソース領域１４／ｐ＋領域１８）と、ドリフト領域１２との間に介在する。
【００２２】
ソース領域１４およびｐ＋領域１８の両方に接触するように、ソース接触電極１６が設けられる。このソース接触電極１６に接してソース内部配線１９が設けられる。ソース領域１４／ｐボディ１３を含むＳｉＣエピタキシャル層の表面１２ａの上に、ゲート酸化膜１５が位置している。このゲート酸化膜１５の上に、不純物添加された導電性を持つポリシリコンのゲート電極１７が位置し、そのゲート電極１７を層間絶縁膜２１が覆って、絶縁している。層間絶縁膜２１の上には、ソース接触電極１６と導通するソース内部配線１９が設けられている。ソース内部配線１９をパッシベーション保護膜２９が覆って、全体を保護している。後で説明するが、ゲート酸化膜１５の直下のｐボディ１３内にｎ型の反転層Ｒを形成し、または消滅して、（ソース接触電極１６−反転層Ｒ−ドリフト領域１２−ドレイン電極２０）を経路とする大電流のオンオフを制御する。ｐボディ１３への電圧印加は、ｐ＋領域１８を通して行われる。ｐ＋領域１８は、反転層形成領域１３へのコンタクト領域とみることができる。
ｎ＋ＳｉＣ基板１１はドレイン領域を形成しており、ｎ＋ＳｉＣ基板１１の裏面１１ｂには、ドレイン電極２０が設けられている。
【００２３】
ソース接触電極１４は、ＴｉとＡｌとＳｉとを含む合金（ＴｉＡｌＳｉ合金）によって形成される。また、ソース内部配線１９は、ＡｌまたはＡｌ合金（ＡｌＳｉ合金、ＡｌＳｉＣｕ合金など）によって形成される。従来のように、ソース接触電極１６にニッケル（Ｎｉ）を用いた場合、長時間の使用により、内部配線に通常用いられるＡｌまたはＡｌ合金中のＡｌと反応してＮｉＡｌ３などの高電気抵抗の金属間化合物を生成する危険性があった。本実施の形態におけるように、ソース接触電極１６にＴｉＡｌＳｉ合金を用いることで、ソース内部配線１９にＡｌまたはＡｌ合金を用いても、電気抵抗の高い金属間化合物を生成するおそれはない。このため、長期間、高い信頼性を維持することができる。
【００２４】
ＤＭＯＳ構造のＭＯＳＦＥＴでは、ｎ＋ソース領域１４と、ｐボディ１３とは同電位に保つ必要がある。そのため、ソース接触電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐ＋領域１８の両方に電気的に接続することが求められる。さらに、ＭＯＳＦＥＴ１０においては、オン抵抗を低減するために、ｎ＋ソース領域１４とソース接触電極１６との接触抵抗をできるだけ低くする要請がある。本実施の形態では、ソース接触電極１６に上述のＴｉＡｌＳｉ合金を用いて、ｎ＋ソース領域１４およびｐ＋領域１８の両方に対してオーミック接触することで、この要請を満たしている。この結果、ＭＯＳＦＥＴ１０は、レジストパターン形成回数を減らすことができ、寸法精度を向上させることができる。この結果、製造工程の簡単化、歩留まり向上、集積度の向上等を得ることができる。
【００２５】
ＭＯＳＦＥＴ１０は、次のように大電流をオンオフ制御する。ゲート電極１７に閾値以下の電圧を印加した状態では、ゲート酸化膜１５の直下のｐボディ１３に反転電子は誘起されず、非導通（オフ）状態である。ゲート電極１７に閾値を超える電圧を印加してゆくと、ｐボディ１３のゲート酸化膜１５に接する部分（薄層）にｎ型の反転層Ｒが形成される。このｎ型反転層Ｒを通って、ｎ＋ソース領域１４と、ｎ型ＳｉＣドリフト領域１２とを結ぶ電子流路が形成される。この結果、ソース−ドレイン間に大電流を流すことができる。
【００２６】
図２は、本実施の形態における半導体装置のＭＯＳＦＥＴ１０の製造方法を示すフローチャートである。また、図３は、ソース接触電極１６およびソース内部配線１９の製造方法を示すフローチャートである。ｎ＋型ＳｉＣ基板１１基板の準備（工程Ｓ１）からゲート絶縁膜１５の形成にいたる工程は、周知の製造方法を用いて行うことができる。ｎ＋型ＳｉＣ基板１１の準備（工程Ｓ１）→ｎ＋型ＳｉＣ基板１１上へのドリフト層となるｎ型ＳｉＣエピタキシャル層１２の成膜（工程Ｓ２）→ｎ型ＳｉＣエピタキシャル層１２が形成されていた領域へのｐボディ１３の形成（工程Ｓ３）→ソース領域となるｎ＋型領域１４の形成（工程Ｓ４）→ｐ＋型領域１８の形成（工程Ｓ５）→アルゴン（Ａｒ）雰囲気で１７００℃程度に加熱し、３０分間程度保持する活性化アニール処理（工程Ｓ６）→ゲート絶縁膜（熱酸化膜）１５ａの形成（工程Ｓ７）
上記の熱酸化膜１５ａの形成（工程Ｓ７）の際にｎ＋型ＳｉＣ基板１１の裏面１１ｂ上に熱酸化膜２３が形成される。この熱酸化膜２３は、ｎ＋型ＳｉＣ基板１１の保護膜として機能する。
【００２７】
このあと、図４に示すように、ゲート電極１７を形成する（工程Ｓ８）。ゲート電極１７は、ポリシリコン、Ａｌなどからなり、ゲート酸化膜となる熱酸化膜１５ａを介在させて一方のソース領域１４から他方のソース領域１４上にわたって延在する。ゲート電極の素材としてポリシリコンを用いる場合、電子導電性を確保するため、Ｐなどの不純物が１×１０２０ｃｍ−３を超える高い濃度となるようにする。堆積するポリシリコン膜の厚みは５０ｎｍ程度とするのがよい。
このあと、図５に示すように、層間絶縁膜２１を形成する（工程Ｓ９）。層間絶縁膜２１は、ゲート電極１７および酸化膜１５ａを覆うように、たとえばＣＶＤ法によって、厚み約１μｍのＳｉＯ２膜によって形成される。次いで、図６に示すように、ソース接触電極１６を形成する領域に開口部を有するレジストパターン９１を形成する。そのレジストパターン９１をマスクとして用いて、たとえばＲＩＥによって、ソース接触電極を形成する領域の層間絶縁膜２１およびゲート酸化膜１５ａを部分的に除去して、ソース接触電極を形成する部分のエピタキシャル層の表面領域１６，１８を露出させる。
【００２８】
このあと、図６に示すように、ソース接触電極１６を形成する（工程Ｓ１０）。次いで、レジストパターン９１を除去すると、ソース接触電極形成時に堆積されたレジスト膜上の層はリフトオフされる。次いで、ｎ＋型ＳｉＣ基板１１の裏面１１ｂを露出させて清浄化した後、図７に示すように、ドレイン電極２０を、ソース接触電極１６と同じ材料によって形成する（工程Ｓ１１）。
上記の両方の電極１６，２０ともに、ＴｉＡｌＳｉ合金の電極を形成する。図３は、このＴｉＡｌＳｉ合金の電極を製造するためのより詳しいフローチャートである。図３のＳ１０ａまたはＳ１１ａ〜Ｓ１０ｃまたはＳ１１ｃに示すように、Ｔｉ膜、Ａｌ膜、およびＳｉ膜を、ＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂの両方の面に、上記３種類の層を上記順序で積層する。積層方法は、スパッタリング法などを用いるのがよい。次いで、たとえばソース接触電極１６を形成するときは、上述のように、レジスト膜９１を除去することで、レジスト膜上に積層されていた、Ｔｉ膜、Ａｌ膜，Ｓｉ膜を除去（リフトオフ）する。これによって、図７に示すように、ゲート酸化膜１５から露出するＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂ、の面上に、Ｔｉ膜、Ａｌ膜、Ｓｉ膜からなる３層膜が残る。
次に、Ａｒなどの不活性雰囲気中で、５５０℃〜１２００℃の温度域、好ましくは９００℃〜１１００℃の温度域に、１０分間以下の時間保持する。たとえば１０００℃程度に２分間程度保持する（合金化処理）。この合金化処理によって、ソース接触電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜およびＳｉＣエピタキシャル層１２が合金化され、当該ソース接触電極１６が形成される（工程Ｓ１０ｄ）。また、ドレイン電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜、およびＳｉＣ基板１１が合金化され、当該ドレイン電極２０が形成される（工程Ｓ１１ｄ）。図７は、合金化処理を行って、ソース接触電極１４およびドレイン電極２０を形成する材料をＴｉＡｌＳｉ合金としたあとの状態を示す。
【００２９】
次いで、図８に示すように、ソース内部配線１９を形成する（工程Ｓ１２）。この場合、たとえば蒸着法によって、導電金属の、ＡｌまたはＡｌ合金のソース内部配線１９を、ＴｉＡｌＳｉ合金のソース接触電極１６上に形成する。合金化処理によってＴｉＡｌＳｉ合金は良好な導電性を有する導電体とされており、良好な導電性のＡｌまたはＡｌ合金との接触によって、低い接触抵抗の電気的接続を得ることができる。すなわち、（ＴｉＡｌＳｉ合金／ＡｌまたはＡｌ合金）の接触は、低い電気抵抗の接触を実現することができる。しかも、従来のように、ｎ型ＳｉＣ領域とオーミック接触するＮｉを、ソース接触電極の材料に用いていない。このため、Ｎｉ／ＡｌまたはＮｉ／Ａｌ合金、の接触のように、使用中にＮｉＡｌ３等の高い電気抵抗を有する金属間化合物を生成しない。この結果、長期間にわたって、低い接触抵抗を維持することができるソース接触電極１６とソース内部配線１９との組み合わせを得ることができる。
図８の状態のウエハにパッシベーション保護膜２９を堆積すると、図１の半導体装置１０を得ることができる。
【００３０】
上述のように、本実施の形態におけるＳｉＣ・ＭＯＳＦＥＴ１０は、次の利点を有する。
（１）ＴｉＡｌＳｉ合金によるソース接触電極１６と、そのソース接触電極１６に導通をとる、ＡｌまたはＡｌ合金のソース内部配線１９との組み合わせによって、長期間使用しても、電気抵抗の増大をもたらす金属間化合物は生じない。この結果、低い電気抵抗のソース電極２２を長期間、安定して維持することができる。
（２）ＴｉＡｌＳｉ合金という１種類のソース接触電極１６によって、ソースｎ＋ＳｉＣ領域１４およびｐ＋型領域１８の両方にオーミック接触することができるので、製造工程を簡単化することができ、さらにレジスト膜の形成回数の減少による寸法精度の向上による利点（集積度の向上、歩留まり向上、品質向上）を得ることができる。
ｎ型ドレイン電極２０についても、ソース接触電極１６と、同じ機会に並行して、ＴｉＡｌＳｉ合金によって形成することができる。これによる製造工程の簡単化も得ることができる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように導電型を上述した内容と逆に定めてもよい。また、ＭＯＳＦＥＴ１０におけるｎ＋ＳｉＣ基板１１の導電性をｐ＋としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００３１】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置であるＳｉＣ・ＭＯＳＦＥＴを示す図である。実施の形態１との相違は、ソース接触電極１６と、ソース内部配線１９との間に、バリア層２５を介在させた点にある。その他の構成は、実施の形態１と同じである。本発明においては、ソース接触電極１６はＴｉＡｌＳｉ合金で形成され、ソース内部配線１９はＡｌまたはＡｌ合金で形成されるので、両者の金属が反応して電気抵抗が高い金属間化合物を生成することはないので、バリア層２５は、両者の元素の拡散をブロックする必要度は小さい。このため、バリア層２５を、ソース接触電極１６およびソース内部配線１９の密着性向上を主目的として、数ｎｍ程度の厚みのＴｉ層としてもよい。また、使用環境の高温化などに対処するために、ソース接触電極１６とソース内部配線１９との反応を、より確実に防止することを目的に、数十ｎｍ〜数千ｎｍの厚みの次の材料の層であってもよい。すなわち、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝の少なくとも一種の層であってもよい。
【００３２】
製造方法は、実施の形態１のＭＯＳＦＥＴの製造工程において、次の変形をする。ゲート電極１７の形成（工程Ｓ８）→層間絶縁膜２１の形成（工程Ｓ９）→ソース接触電極１６（およびドレイン電極２０）の形成（工程Ｓ１０、Ｓ１１）のあと、レジストパターンを形成して、バリア層２５をソース接触電極１６上に形成する。成膜法は、材料にもよるが、金属の場合はスパッタリングで成膜するのがよい。また、窒化物または珪化物の場合は、ＣＶＤ法によるのがよい。このバリア層２５の上、および層間絶縁膜２１を覆うように、ソース内部配線１９を設けることができる。
【００３３】
上記したように、バリア層２５を、ソース接触電極１６とソース内部配線１９との間に介在させることで、次の利点を得ることができる。
（１）薄いＴｉ膜等を用いることで、密着性の向上
（２）ＲＩＥ等におけるエッチング選択性の向上による加工性向上
（３）ソース接触電極１６とソース内部配線１９の熱膨張差の緩和
【００３４】
（実施の形態３）
図１０は、本発明の実施の形態３における半導体装置である接合型電界効果トランジスタＪＦＥＴ(Junction Field Effect Transistor)３０を示す断面図である。ＳｉＣ・ＪＦＥＴ３０は、次のエピタキシャル積層構造を持つ。（ｎ型基板３１／第１のｐ型層３２／ｎ型層３３／第２のｐ型層３４）
第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物濃度は７．５×１０１５ｃｍ−３程度とするのがよい。ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物濃度２×１０１７ｃｍ−３程度とするのがよい。第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物濃度２×１０１７ｃｍ−３程度とするのがよい。
第２のｐ型層３４の表面３４ａから、当該第２のｐ型層を貫通して、ｎ型層３３に突き出る領域３５，３６，３７を備える。突き出た領域３５，３６，３７の底部先端と、第１のｐ型層３２との間には、十分な厚みのｎ型層３３が介在するようにする。
中央部において下方に（ＳｉＣ基板３１に向かって）突き出る領域は、ｐ＋型ゲート領域３６であり、ゲート接触電極４１／ゲート内部配線４６と電気的に接続されている。ゲート接触電極４１／ゲート内部配線４６によってゲート電極６２が形成される。また、ｎ＋ドレイン領域３７は、ドレイン接触電極／ドレイン内部配線４７に電気的に接続されている。ドレイン接触電極／ドレイン内部配線４７によって、ドレイン電極６３が形成される。ｎ＋ソース領域３５は、ソース接触電極３９／ソース内部配線４５と電気的に接続される。
ｎ＋ソース領域３５およびｎ＋ドレイン領域３７においては、たとえばｎ型不純物濃度１×１０２０ｃｍ−３であり、ｎ型層３３のｎ型不純物濃度よりも数オーダー高い。ｐ＋ゲート領域３６においては、たとえばｐ型不純物濃度１×１０１８ｃｍ−３であり、第１のｐ型層３２および第２のｐ型層３４のｐ型不純物濃度よりも数オーダー高い。
【００３５】
また、ＪＦＥＴ３０は、ｎ＋ソース領域３５の端側に溝部７１が設けられ、溝部７１の底部７１ａからｎ型層３３を貫通して第１のｐ型層３２の突き出るｐ＋電位保持領域４３を備える。ｐ＋電位保持領域４３の底部先端とｎ型基板３１との間には、充分な厚みの第１のｐ型層３２が介在するものとする。ｐ＋電位保持領域４３は、電位保持接触電極４４／ソース内部配線４５と電気的に接続されている。ｐ＋電位保持領域４３では、たとえばｐ型不純物濃度は、１×１０１８ｃｍ−３である。ソース接触電極３９と、電位保持接触電極４４と、ソース内部配線４５とによって、ソース電極６１が形成される。このソース電極６１の構造によれば、ｎ＋型ソース領域３５と、ｐ＋型電位保持領域４３とは、同電位に保たれる。
接触電極４４，３９，４１，４２の間は、酸化膜３８によって被覆され、接触電極間の絶縁性が確保されている。内部配線４５，４６，４７の間は、パッシベーション膜６４、たとえばＳｉＯ２膜によって被覆、充填され、絶縁性が確保されている。パッシベーション膜６４は、内部配線４５，４６，４７の間の絶縁だけでなく、外部との絶縁をし、かつＪＦＥＴ３０を外部環境から保護する。
【００３６】
上記の接触電極、すなわちソース接触電極３９、電位保持領域の接触電極４４、ゲート接触電極４１、およびドレイン接触電極４２は、すべて、上述の、ＴｉＡｌＳｉ合金で形成されている。ｐ＋ドレイン領域３６はｐ導電型であり、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、ｎ導電型であるので、従来のように、ｎ型領域とｐ型領域とを異なる材料の電極で形成する場合、非常に多くの工数を要する。たとえば、ソース接触電極３９およびドレイン接触電極４２を、Ｎｉで形成し、ゲート接触電極４１をＴｉ／Ａｌで形成する場合、以下のような問題が生じる。すなわち、ソース接触電極３９およびドレイン接触電極４２を形成するためのマスクを形成した後、これらの接触電極３９，４２を蒸着等によって形成する。その後、そのマスクを除去した上で、ゲート接触電極４１を形成するためのマスクを形成し、この接触電極４１を蒸着等によって形成する必要がある。このような製造プロセスを採用した場合、工程数が増大するとともに、二回にわたるマスク形成における位置合わせの誤差が生じる。これによって、歩留まり低下、集積度の劣化等が生じる。これに対して、上記のように、すべての接触電極３９，４１，４２，４４を同じＴｉＡｌＳｉ合金により形成することができる。このため１回のマスク形成によって一括して接触電極３９，４１，４２，４４を形成することができる。これによって、寸法精度の向上、歩留まり向上、集積度の向上などを得ることができる。
また、ソース内部配線４５、ゲート内部配線４６、およびドレイン内部配線４７は、すべて、同一のＡｌまたはＡｌ合金で形成されている。これによって、すべての接触電極３９，４１，４２，４４と、内部配線４５，４６，４７との組み合わせにおいて、長期間使用しても、電気抵抗を増大させる金属間化合物などを生じない。
【００３７】
図１０において、ｐ＋型ゲート領域３６と、ｎ＋型ドレイン領域３７とに挟まれた領域には、第１のｐ型層３２との間のｎ型層３３内に、ドリフト領域が形成される。また、ｐ＋ゲート領域３６と、第１のｐ型層３２との間は、チャネル領域となる。ゲート接触電極６２の電圧が０Ｖのとき、ｐｎ接合に逆バイアス電圧が充分かからず、ドリフト領域およびチャネル領域は空乏化されず、ｎ＋ソース領域３５と、ｎ＋ドレイン領域３７とは、電気的に接続した状態である（オン状態）。したがってｎ＋ソース領域３５からｎ＋ドレイン領域３７に向かって電子が移動する。
ゲート接触電極４１に負電圧を印加してゆくと、ｐ＋ゲート領域３６とｎ型層３３との界面であるｐｎ接合に逆バイアス電圧が充分かかり、空乏層が、不純物濃度が低いほうのｎ型層３３に広がってゆく。この結果、チャネル領域およびドリフト領域は空乏化され、ｎ＋ソース領域３５とｎ＋ドレイン領域３７とは電気的に遮断され、電流は流れない（オフ状態）。
ＪＦＥＴ３０は、上記の機構によって、電流のオンオフ制御を行う。
【００３８】
図１０のＪＦＥＴ３０は、周知の半導体装置の製造工程を経て製造される。
溝部７１は、実施の形態１のＭＯＳＦＥＴ１０にはなかった構造であるが、たとえば溝部７１に対応する部分に開口を有するマスク層を、第２のｐ型層３４の表面３４ａに設けて、ＳＦ６ガスを用いたドライエッチングによって形成することができる。
このあとｎ＋ソース領域等のイオン注入による形成を行う。たとえば、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、実施の形態１で説明したように、酸化膜パターンの形成→ｎ型不純物のイオン注入、により形成される。ｐ＋ゲート領域３６およびｐ＋電位保持領域４３についても、不純物の種類が異なるだけで、酸化膜パターンをマスクとして用いてイオン注入する点では同じである。ただし、溝部に形成されるｐ＋電位保持領域４３の深さがｐ＋ゲート領域３６よりも浅い場合には、機会を分けてイオン注入することになる。このあと、アルゴンなどの不活性ガス雰囲気中で１７００℃×３０分間程度の活性化アニール処理を行うことは、実施の形態１，２と同様である。
酸化膜３８は、活性化アニール処理後に、酸素雰囲気中で１３００℃×３０分間の処理により、フィールド酸化膜として形成される。
【００３９】
このあと、４つの接触電極３９，４１，４２，４４に対応する部分に開口を有するレジストパターンを酸化膜３８の上に形成して、レジストパターンをマスクとして用いて、ＲＩＥ等によって開口位置の酸化膜３８を除去する。その後、Ｔｉと、Ａｌと、Ｓｉとを同時にスパッタリングする混合スパッタリングによってＴｉＡｌＳｉ混合膜を形成する。実施の形態１、２では、Ｔｉ膜／Ａｌ膜／Ｓｉ膜を積層した。レジスト膜の除去によって、レジスト膜上のＴｉＡｌＳｉ混合膜をリフトオフし、次いで、ＴｉＡｌＳｉ混合膜をＴｉＡｌＳｉ合金とするための合金化処理を行う。合金化処理では、アルゴンなどの不活性雰囲気中で、５５０℃〜１２００℃の温度域、好ましくは９００℃〜１１００℃の温度域に加熱する。たとえば１０００℃に加熱して、１０分間以下、たとえば２分間保持する。上記の処理によって、１回のレジストパターンの形成によって、下地の半導体層とすべてオーミック接触する、４つの接触電極３９，４１，４２，４４が形成される。
次いで、ソース配線６１、ゲート配線４６、ドレイン配線４７を形成する。これらの配線は、各配線を形成する部分に開口を有するレジストパターンを形成し、ＡｌまたはＡｌ合金を蒸着することで、形成する。ＡｌまたはＡｌ合金を蒸着後に、レジストパターンを除去することで、レジストパターン上のＡｌまたはＡｌ合金をリフトオフする。
上記の製造方法によれば、４種類の接触電極３９，４１，４２，４４は、すべてＴｉＡｌＳｉ合金で形成し、配線４５，４６，４７はＡｌまたはＡｌ合金で形成する。このため、ＮｉＡｌ３のような電気抵抗が高い金属間化合物が生じることがない。
【００４０】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４１】
本発明によれば、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（接触部での当初の低い電気抵抗の維持）を得ることができる、半導体装置等を得ることができる。また、接触電極に用いるＴｉＡｌＳｉ合金は、ｐ型ＳｉＣにもｎ型ＳｉＣにもオーミック接触することができるので、導電型別に接触電極材料を変える場合に比べて、レジストパターンの形成回数を減ずることができる。この結果、レジストパターンの形成に付随する寸法精度の劣化を抑制することができ、寸法精度の向上、製造歩留まりの向上等を得ることができる。
【符号の説明】
【００４２】
１０ ＭＯＳＦＥＴ、１１ ｎ＋型ＳｉＣ基板、１１ｂ ＳｉＣ基板裏面、１２ ｎ型ＳｉＣエピタキシャル層、１２ａ ｎ型ＳｉＣエピタキシャル層の表面、１３ ｐボディ、１４ ｎ＋型ソース領域、１５ ゲート酸化膜、１６ ソース接触電極、１７ ゲート電極、１８ ｐ＋反転層コンタクト領域、１９ ソース内部配線、２０ ドレイン電極、２１ 層間絶縁膜、２３ ＳｉＣ基板裏面の熱酸化膜、２９ パッシベーション保護膜、３０ ＪＦＥＴ、３１ ＳｉＣ基板、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３５ ｎ＋ソース領域、３６ ｐ＋ゲート領域、３７ ｎ＋ドレイン領域、３８ 酸化膜、３９ ソース接触電極、４１ ゲート接触電極、４２ ドレイン接触電極、４３ ｐ＋電位保持領域、４４ 電位保持領域への接触電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、６１ ソース電極、６２ ゲート電極、６３ ドレイン電極、６４ パッシベーション膜、７１ 溝部、７１ａ 溝部底壁、７１ｂ 溝部側壁、９１ レジストパターン、Ｒ 反転層。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より具体的には、半導体に炭化珪素を用い、長期間、低い電気抵抗を安定して維持できる、電極および配線を備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、炭化珪素（ＳｉＣ）の半導体装置の開発が進められている。とくに大電流のスイッチング素子には、高耐圧性および低損失性が求められるので、炭化珪素を用いた縦型スイッチング素子、なかでも縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) やＪＦＥＴ（Junction Field Effect Transistor）の開発が進められている。
縦型ＳｉＣ・ＭＯＳＦＥＴでは、半導体、ゲート酸化膜等を含む基板材料の表面と裏面とに電極配線構造が形成される。電極の形成において、これまで膨大な使用実績のあるシリコンに比べて、ＳｉＣは、電極金属との接触抵抗を小さくできる材料を充分な種類見出せていない。この状況のなかで、ｎ型ＳｉＣについては、Ｎｉ（ニッケル）系の電極材料を用い、合金化熱処理（約１０００℃での熱処理）を行うことでシリサイド化したニッケルシリサイドとの接合によりオーミック接触を得ている。また、ｐ型ＳｉＣについては、Ｔｉ（チタン）／Ａｌ（アルミニウム）、またはＡｌＳｉ合金を用いることで接触抵抗を低く抑えることが可能とされている（非特許文献１）。
大電流の制御に用いられる縦型ＳｉＣ・ＭＯＳＦＥＴは、ｎ型ＳｉＣのソース領域に配置されるソース電極は、Ｎｉ系またはＮｉＳｉ系材料を用いることで、オーミックコンタクトを実現する場合が多い。これは、上述の非特許文献に開示されていることと合致する。１個のチップには、ＭＯＳＦＥＴを形成する１ユニットが、多数、並列に配置され、内部配線によって、所定の電気回路が形成されている。従来のシリコン半導体装置では、たとえばＡｌをオーミック電極材料として用いると同時に内部配線としても共通に用いることが可能である。しかしながら、ＳｉＣの場合は、Ａｌをオーミック電極と内部配線を共通に用いることは、Ａｌの融点以下での良好なオーミック接触を得ることは困難であるため難しい。また、上記のＮｉ系またはＮｉＳｉ系材料は、電気抵抗がそれほど低いものではなく、また、Ｎｉ系またはＮｉＳｉ系材料の適切な線材を得ることが困難である等の理由により、内部配線に用いられない。また、Ｎｉ系材料は、上記のように、ｐ型ＳｉＣとは良好なオーミック接触が得られにくい。ＳｉＣ半導体装置の場合、内部配線には、Ａｌ系（Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕなど）材料を用いることが多い。この場合、長期間の使用において、内部配線に用いられる当該Ａｌ系材料と、電極に用いられるＮｉ系またはＮｉＳｉ系材料とで、電気抵抗の高い金属間化合物、たとえばＮｉＡｌ３などを生じる可能性がある（非特許文献２）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】谷本智、他４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．４、ｐ３５９−３６７
【非特許文献２】谷本智、他４名「Ａｌ配線を備えた半導体ＳｉＣ高温高信頼コンタクトの実現」、応用物理学会秋季講演大会概要集５ａ−ＺＮ−１０、２００７年９月、ｐ．４２０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のように、電極材料と、内部配線の材料とが異種金属である場合、異種金属材料が接触する界面抵抗、接触部の長期間使用の耐久性などについて問題を生じる可能性がある。本発明は、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触部における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置である。この半導体装置は、接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、炭化珪素に接触し、配線は、アルミニウムまたはアルミニウム合金で形成され、接触電極と接触することで当該接触電極と導通をとることを特徴とする。
【０００６】
上記の構成によれば、チタン、アルミニウムおよび珪素を含む合金（以下、ＴｉＡｌＳｉ合金と記す）と、アルミニウムまたはアルミニウム合金（ＡｌＳｉ、ＡｌＳｉＣｕなど）とが、直接接触することで、接触電極と配線とが導通状態となる。ＴｉＡｌＳｉ合金と、Ａｌ、ＡｌＳｉまたはＡｌＳｉＣｕとは、電気抵抗を増大させる金属間化合物を形成しにくい。炭化珪素は、耐熱性に富むことから大電流を対象にして、自己の発熱によりまたは他の要因により、高温環境下で使用される場合が多い。このため、電極材料と配線材料との組み合わせによっては、電気抵抗を増大させる金属間化合物が生じる場合があった。上記の電極材料と配線材料との組み合わせによれば、高温下で長期間使用しても、電気抵抗を増大させる金属間化合物の生成のおそれがなく、低い電気抵抗を維持し、安定して使用を続けることができる。
ここで、ＴｉＡｌＳｉ合金は、その他にＣなど、製造途中に混入する元素を含むことができる。
【０００７】
接触電極と配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、配線および接触電極は、該バリア層に接触することで導通をとることができる。上記のように、上記の電極材料と、配線材料とは、電気抵抗を増大させる金属間化合物は生じにくいが、接触電極と配線との間に導電性のバリア層を介在させることで、不安定要因をさらに減少させることができる。また、密着性を向上させるＴｉ等の数ｎｍ程度の薄いバリア層を形成することで、接触電極と配線との密着性を向上させることもできる。換言すれば、密着性向上のために設けられる極薄層についても、バリア層に含めることとする。
【０００８】
上記のバリア層を、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかとすることができる。これらの材料をバリア層に用いることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックする作用の他に、次の（１）〜（４）のいずれかの作用を得ることができる。
（１）接触電極と配線との密着性の向上（この場合、バリア層は数ｎｍ〜数十ｎｍという薄い膜厚とすることが多い）
（２）異方性エッチングの選択性の向上による加工性の向上
（３）熱膨張率の相違に起因する歪みの緩和
（４）耐エレクトロマイグレーション性の向上
【０００９】
上記の接触電極は、炭化珪素にオーミック接触することができる。これによって、所定の炭化珪素領域に接触電極を、低い接触抵抗のもとで配置することができる。
【００１０】
接触電極は、炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することができる。これによって、導電型の相違する領域に応じてレジストパターンを複数回形成する工数を、１回のレジストパターンの形成で済ますことができる。このため、複数回のレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１１】
上記の半導体装置が、ＭＯＳＦＥＴであり、接触電極がソース電極またはドレイン電極であり、該接触電極がソース電極の場合、ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、配線がソース内部配線またはドレイン配線である構成とすることができる。これによって、長期間にわたって高い信頼性を維持することができ、かつレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１２】
半導体装置がＪＦＥＴであり、接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、配線が、ソース配線、ゲート配線、およびドレイン配線である構成をとることができる。これによって、ソース、ゲートおよびドレインのすべてに、共通の接触電極材料および配線材料を用いることができる。この結果、レジストパターンを形成する工数を削減して製造コストを低減することができる。また、複数回のレジストパターン形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
【００１３】
本発明の半導体装置の製造方法は、基板を準備する工程と、基板上に、炭化珪素エピタキシャル層を形成する工程と、炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、電極に接触して、アルミニウムまたはアルミニウム合金で形成された配線を設けることを特徴とする。
【００１４】
上記の方法によれば、配線と、低い接触抵抗の電極との接合部を、低い電気抵抗のまま長期間にわたって、維持することができる。すなわち、電極材料と配線材料とが反応して電気抵抗を増大させる金属間化合物の生成を防止することができる。
【００１５】
電極を形成する工程では、炭化珪素エピタキシャル層上に、チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、チタン、アルミニウムおよび珪素の積層体、または、チタン、アルミニウムおよび珪素の混合層、を形成した上で、熱処理をして合金化することができる。これによって、炭化珪素との接触抵抗が低い電極を確実に得ることができる。
【００１６】
上記の合金電極の形成の後、配線を設ける前に、合金電極に接触して、バリア層を形成する工程を備え、配線はバリア層に接触するように設けることができる。バリア層が無くても、（電極／配線）の界面抵抗を長期間にわたって充分低くすることができるが、上記のようにバリア層を設けることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックすることができる。バリア層に、チタン、チタン窒化物等の特定の材料を用いることで、（１）電極と配線との密着性の向上（この場合、バリア層は数ｎｍ〜数十ｎｍという薄い膜厚とすることが多い）、（２）異方性エッチングの選択性の向上による加工性の向上、（３）熱膨張率の相違に起因する歪みの緩和、（４）耐エレクトロマイグレーション性の向上、のうちの少なくとも一つの作用を向上させることができる。
【００１７】
炭化珪素エピタキシャル層の形成時に、または該炭化珪素エピタキシャル層の形成後で、合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、合金電極を、ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することができる。これによって、製造工程数を削減しながら、レジストパターン形成に付随する寸法精度の劣化を回避することができる。この結果、製造コスト低減、寸法精度の向上、製造歩留まり向上などを得ることができる。
【００１８】
合金電極が２つ以上あり、炭化珪素エピタキシャル層の形成後で、合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成し、ｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することができる。これによって、上記したように、製造コストを低減しながら、寸歩精度の向上、製造歩留まり向上などを得ることができる。
【発明の効果】
【００１９】
本発明によれば、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、半導体装置等を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。
【図２】図１のＭＯＳＦＥＴの製造方法のフローチャートである。
【図３】炭化珪素にオーミック接触する接触電極および配線の製造方法のフローチャートである。
【図４】図１のＭＯＳＦＥＴの製造において、ゲート酸化膜となる熱酸化膜上にゲート電極を形成した状態を示す図である。
【図５】層間絶縁膜を堆積した状態を示す図である。
【図６】レジストパターンを形成したあと、選択エッチングによってソース接触電極が形成される領域の層間絶縁膜および熱酸化膜を除去し、そのあとソース接触電極を形成した状態を示す図である。
【図７】レジストパターンを除去した後、ＳｉＣ基板の裏面にドレイン電極を形成し、そのあと、合金化処理を行った状態を示す図である。
【図８】ソース接触電極に接してソース内部配線を形成した状態を示す図である。
【図９】本発明の実施の形態２における半導体装置のＭＯＳＦＥＴを示す断面図である。
【図１０】本発明の実施の形態３における半導体装置のＪＦＥＴを示す断面図である。
【発明を実施するための形態】
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。本実施の形態におけるＭＯＳＦＥＴは、半導体に炭化珪素（ＳｉＣ）を用いており、ｎ＋型ＳｉＣ基板１１と、その上にエピタキシャル成長されたｎ型ＳｉＣ層（ドリフト層）１２とを備える。ｎ型ＳｉＣ層（ドリフト層）１２の厚みは、たとえば１０μｍ、ｎ型不純物濃度は１×１０１６ｃｍ−３程度とするのがよい。ＳｉＣエピタキシャル層１２の表面１２ａの側に、ｐボディ１３、ｎ＋ＳｉＣのソース領域１４と、そのソース領域１４に接して設けられたｐ＋ＳｉＣ領域１８とが位置する。ｐボディ１３は、（ｎ＋ソース領域１４／ｐ＋領域１８）と、ドリフト領域１２との間に介在する。
【００２２】
ソース領域１４およびｐ＋領域１８の両方に接触するように、ソース接触電極１６が設けられる。このソース接触電極１６に接してソース内部配線１９が設けられる。ソース領域１４／ｐボディ１３を含むＳｉＣエピタキシャル層の表面１２ａの上に、ゲート酸化膜１５が位置している。このゲート酸化膜１５の上に、不純物添加された導電性を持つポリシリコンのゲート電極１７が位置し、そのゲート電極１７を層間絶縁膜２１が覆って、絶縁している。層間絶縁膜２１の上には、ソース接触電極１６と導通するソース内部配線１９が設けられている。ソース内部配線１９をパッシベーション保護膜２９が覆って、全体を保護している。後で説明するが、ゲート酸化膜１５の直下のｐボディ１３内にｎ型の反転層Ｒを形成し、または消滅して、（ソース接触電極１６−反転層Ｒ−ドリフト領域１２−ドレイン電極２０）を経路とする大電流のオンオフを制御する。ｐボディ１３への電圧印加は、ｐ＋領域１８を通して行われる。ｐ＋領域１８は、反転層形成領域１３へのコンタクト領域とみることができる。
ｎ＋ＳｉＣ基板１１はドレイン領域を形成しており、ｎ＋ＳｉＣ基板１１の裏面１１ｂには、ドレイン電極２０が設けられている。
【００２３】
ソース接触電極１４は、ＴｉとＡｌとＳｉとを含む合金（ＴｉＡｌＳｉ合金）によって形成される。また、ソース内部配線１９は、ＡｌまたはＡｌ合金（ＡｌＳｉ合金、ＡｌＳｉＣｕ合金など）によって形成される。従来のように、ソース接触電極１６にニッケル（Ｎｉ）を用いた場合、長時間の使用により、内部配線に通常用いられるＡｌまたはＡｌ合金中のＡｌと反応してＮｉＡｌ３などの高電気抵抗の金属間化合物を生成する危険性があった。本実施の形態におけるように、ソース接触電極１６にＴｉＡｌＳｉ合金を用いることで、ソース内部配線１９にＡｌまたはＡｌ合金を用いても、電気抵抗の高い金属間化合物を生成するおそれはない。このため、長期間、高い信頼性を維持することができる。
【００２４】
ＤＭＯＳ構造のＭＯＳＦＥＴでは、ｎ＋ソース領域１４と、ｐボディ１３とは同電位に保つ必要がある。そのため、ソース接触電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐ＋領域１８の両方に電気的に接続することが求められる。さらに、ＭＯＳＦＥＴ１０においては、オン抵抗を低減するために、ｎ＋ソース領域１４とソース接触電極１６との接触抵抗をできるだけ低くする要請がある。本実施の形態では、ソース接触電極１６に上述のＴｉＡｌＳｉ合金を用いて、ｎ＋ソース領域１４およびｐ＋領域１８の両方に対してオーミック接触することで、この要請を満たしている。この結果、ＭＯＳＦＥＴ１０は、レジストパターン形成回数を減らすことができ、寸法精度を向上させることができる。この結果、製造工程の簡単化、歩留まり向上、集積度の向上等を得ることができる。
【００２５】
ＭＯＳＦＥＴ１０は、次のように大電流をオンオフ制御する。ゲート電極１７に閾値以下の電圧を印加した状態では、ゲート酸化膜１５の直下のｐボディ１３に反転電子は誘起されず、非導通（オフ）状態である。ゲート電極１７に閾値を超える電圧を印加してゆくと、ｐボディ１３のゲート酸化膜１５に接する部分（薄層）にｎ型の反転層Ｒが形成される。このｎ型反転層Ｒを通って、ｎ＋ソース領域１４と、ｎ型ＳｉＣドリフト領域１２とを結ぶ電子流路が形成される。この結果、ソース−ドレイン間に大電流を流すことができる。
【００２６】
図２は、本実施の形態における半導体装置のＭＯＳＦＥＴ１０の製造方法を示すフローチャートである。また、図３は、ソース接触電極１６およびソース内部配線１９の製造方法を示すフローチャートである。ｎ＋型ＳｉＣ基板１１基板の準備（工程Ｓ１）からゲート絶縁膜１５の形成にいたる工程は、周知の製造方法を用いて行うことができる。ｎ＋型ＳｉＣ基板１１の準備（工程Ｓ１）→ｎ＋型ＳｉＣ基板１１上へのドリフト層となるｎ型ＳｉＣエピタキシャル層１２の成膜（工程Ｓ２）→ｎ型ＳｉＣエピタキシャル層１２が形成されていた領域へのｐボディ１３の形成（工程Ｓ３）→ソース領域となるｎ＋型領域１４の形成（工程Ｓ４）→ｐ＋型領域１８の形成（工程Ｓ５）→アルゴン（Ａｒ）雰囲気で１７００℃程度に加熱し、３０分間程度保持する活性化アニール処理（工程Ｓ６）→ゲート絶縁膜（熱酸化膜）１５ａの形成（工程Ｓ７）
上記の熱酸化膜１５ａの形成（工程Ｓ７）の際にｎ＋型ＳｉＣ基板１１の裏面１１ｂ上に熱酸化膜２３が形成される。この熱酸化膜２３は、ｎ＋型ＳｉＣ基板１１の保護膜として機能する。
【００２７】
このあと、図４に示すように、ゲート電極１７を形成する（工程Ｓ８）。ゲート電極１７は、ポリシリコン、Ａｌなどからなり、ゲート酸化膜となる熱酸化膜１５ａを介在させて一方のソース領域１４から他方のソース領域１４上にわたって延在する。ゲート電極の素材としてポリシリコンを用いる場合、電子導電性を確保するため、Ｐなどの不純物が１×１０２０ｃｍ−３を超える高い濃度となるようにする。堆積するポリシリコン膜の厚みは５０ｎｍ程度とするのがよい。
このあと、図５に示すように、層間絶縁膜２１を形成する（工程Ｓ９）。層間絶縁膜２１は、ゲート電極１７および酸化膜１５ａを覆うように、たとえばＣＶＤ法によって、厚み約１μｍのＳｉＯ２膜によって形成される。次いで、図６に示すように、ソース接触電極１６を形成する領域に開口部を有するレジストパターン９１を形成する。そのレジストパターン９１をマスクとして用いて、たとえばＲＩＥによって、ソース接触電極を形成する領域の層間絶縁膜２１およびゲート酸化膜１５ａを部分的に除去して、ソース接触電極を形成する部分のエピタキシャル層の表面領域１６，１８を露出させる。
【００２８】
このあと、図６に示すように、ソース接触電極１６を形成する（工程Ｓ１０）。次いで、レジストパターン９１を除去すると、ソース接触電極形成時に堆積されたレジスト膜上の層はリフトオフされる。次いで、ｎ＋型ＳｉＣ基板１１の裏面１１ｂを露出させて清浄化した後、図７に示すように、ドレイン電極２０を、ソース接触電極１６と同じ材料によって形成する（工程Ｓ１１）。
上記の両方の電極１６，２０ともに、ＴｉＡｌＳｉ合金の電極を形成する。図３は、このＴｉＡｌＳｉ合金の電極を製造するためのより詳しいフローチャートである。図３のＳ１０ａまたはＳ１１ａ〜Ｓ１０ｃまたはＳ１１ｃに示すように、Ｔｉ膜、Ａｌ膜、およびＳｉ膜を、ＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂの両方の面に、上記３種類の層を上記順序で積層する。積層方法は、スパッタリング法などを用いるのがよい。次いで、たとえばソース接触電極１６を形成するときは、上述のように、レジスト膜９１を除去することで、レジスト膜上に積層されていた、Ｔｉ膜、Ａｌ膜，Ｓｉ膜を除去（リフトオフ）する。これによって、図７に示すように、ゲート酸化膜１５から露出するＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂ、の面上に、Ｔｉ膜、Ａｌ膜、Ｓｉ膜からなる３層膜が残る。
次に、Ａｒなどの不活性雰囲気中で、５５０℃〜１２００℃の温度域、好ましくは９００℃〜１１００℃の温度域に、１０分間以下の時間保持する。たとえば１０００℃程度に２分間程度保持する（合金化処理）。この合金化処理によって、ソース接触電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜およびＳｉＣエピタキシャル層１２が合金化され、当該ソース接触電極１６が形成される（工程Ｓ１０ｄ）。また、ドレイン電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜、およびＳｉＣ基板１１が合金化され、当該ドレイン電極２０が形成される（工程Ｓ１１ｄ）。図７は、合金化処理を行って、ソース接触電極１４およびドレイン電極２０を形成する材料をＴｉＡｌＳｉ合金としたあとの状態を示す。
【００２９】
次いで、図８に示すように、ソース内部配線１９を形成する（工程Ｓ１２）。この場合、たとえば蒸着法によって、導電金属の、ＡｌまたはＡｌ合金のソース内部配線１９を、ＴｉＡｌＳｉ合金のソース接触電極１６上に形成する。合金化処理によってＴｉＡｌＳｉ合金は良好な導電性を有する導電体とされており、良好な導電性のＡｌまたはＡｌ合金との接触によって、低い接触抵抗の電気的接続を得ることができる。すなわち、（ＴｉＡｌＳｉ合金／ＡｌまたはＡｌ合金）の接触は、低い電気抵抗の接触を実現することができる。しかも、従来のように、ｎ型ＳｉＣ領域とオーミック接触するＮｉを、ソース接触電極の材料に用いていない。このため、Ｎｉ／ＡｌまたはＮｉ／Ａｌ合金、の接触のように、使用中にＮｉＡｌ３等の高い電気抵抗を有する金属間化合物を生成しない。この結果、長期間にわたって、低い接触抵抗を維持することができるソース接触電極１６とソース内部配線１９との組み合わせを得ることができる。
図８の状態のウエハにパッシベーション保護膜２９を堆積すると、図１の半導体装置１０を得ることができる。
【００３０】
上述のように、本実施の形態におけるＳｉＣ・ＭＯＳＦＥＴ１０は、次の利点を有する。
（１）ＴｉＡｌＳｉ合金によるソース接触電極１６と、そのソース接触電極１６に導通をとる、ＡｌまたはＡｌ合金のソース内部配線１９との組み合わせによって、長期間使用しても、電気抵抗の増大をもたらす金属間化合物は生じない。この結果、低い電気抵抗のソース電極２２を長期間、安定して維持することができる。
（２）ＴｉＡｌＳｉ合金という１種類のソース接触電極１６によって、ソースｎ＋ＳｉＣ領域１４およびｐ＋型領域１８の両方にオーミック接触することができるので、製造工程を簡単化することができ、さらにレジスト膜の形成回数の減少による寸法精度の向上による利点（集積度の向上、歩留まり向上、品質向上）を得ることができる。
ｎ型ドレイン電極２０についても、ソース接触電極１６と、同じ機会に並行して、ＴｉＡｌＳｉ合金によって形成することができる。これによる製造工程の簡単化も得ることができる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように導電型を上述した内容と逆に定めてもよい。また、ＭＯＳＦＥＴ１０におけるｎ＋ＳｉＣ基板１１の導電性をｐ＋としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００３１】
（実施の形態２）
図９は、本発明の実施の形態２における半導体装置であるＳｉＣ・ＭＯＳＦＥＴを示す図である。実施の形態１との相違は、ソース接触電極１６と、ソース内部配線１９との間に、バリア層２５を介在させた点にある。その他の構成は、実施の形態１と同じである。本発明においては、ソース接触電極１６はＴｉＡｌＳｉ合金で形成され、ソース内部配線１９はＡｌまたはＡｌ合金で形成されるので、両者の金属が反応して電気抵抗が高い金属間化合物を生成することはないので、バリア層２５は、両者の元素の拡散をブロックする必要度は小さい。このため、バリア層２５を、ソース接触電極１６およびソース内部配線１９の密着性向上を主目的として、数ｎｍ程度の厚みのＴｉ層としてもよい。また、使用環境の高温化などに対処するために、ソース接触電極１６とソース内部配線１９との反応を、より確実に防止することを目的に、数十ｎｍ〜数千ｎｍの厚みの次の材料の層であってもよい。すなわち、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝の少なくとも一種の層であってもよい。
【００３２】
製造方法は、実施の形態１のＭＯＳＦＥＴの製造工程において、次の変形をする。ゲート電極１７の形成（工程Ｓ８）→層間絶縁膜２１の形成（工程Ｓ９）→ソース接触電極１６（およびドレイン電極２０）の形成（工程Ｓ１０、Ｓ１１）のあと、レジストパターンを形成して、バリア層２５をソース接触電極１６上に形成する。成膜法は、材料にもよるが、金属の場合はスパッタリングで成膜するのがよい。また、窒化物または珪化物の場合は、ＣＶＤ法によるのがよい。このバリア層２５の上、および層間絶縁膜２１を覆うように、ソース内部配線１９を設けることができる。
【００３３】
上記したように、バリア層２５を、ソース接触電極１６とソース内部配線１９との間に介在させることで、次の利点を得ることができる。
（１）薄いＴｉ膜等を用いることで、密着性の向上
（２）ＲＩＥ等におけるエッチング選択性の向上による加工性向上
（３）ソース接触電極１６とソース内部配線１９の熱膨張差の緩和
【００３４】
（実施の形態３）
図１０は、本発明の実施の形態３における半導体装置である接合型電界効果トランジスタＪＦＥＴ(Junction Field Effect Transistor)３０を示す断面図である。ＳｉＣ・ＪＦＥＴ３０は、次のエピタキシャル積層構造を持つ。（ｎ型基板３１／第１のｐ型層３２／ｎ型層３３／第２のｐ型層３４）
第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物濃度は７．５×１０１５ｃｍ−３程度とするのがよい。ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物濃度２×１０１７ｃｍ−３程度とするのがよい。第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物濃度２×１０１７ｃｍ−３程度とするのがよい。
第２のｐ型層３４の表面３４ａから、当該第２のｐ型層を貫通して、ｎ型層３３に突き出る領域３５，３６，３７を備える。突き出た領域３５，３６，３７の底部先端と、第１のｐ型層３２との間には、十分な厚みのｎ型層３３が介在するようにする。
中央部において下方に（ＳｉＣ基板３１に向かって）突き出る領域は、ｐ＋型ゲート領域３６であり、ゲート接触電極４１／ゲート内部配線４６と電気的に接続されている。ゲート接触電極４１／ゲート内部配線４６によってゲート電極６２が形成される。また、ｎ＋ドレイン領域３７は、ドレイン接触電極／ドレイン内部配線４７に電気的に接続されている。ドレイン接触電極／ドレイン内部配線４７によって、ドレイン電極６３が形成される。ｎ＋ソース領域３５は、ソース接触電極３９／ソース内部配線４５と電気的に接続される。
ｎ＋ソース領域３５およびｎ＋ドレイン領域３７においては、たとえばｎ型不純物濃度１×１０２０ｃｍ−３であり、ｎ型層３３のｎ型不純物濃度よりも数オーダー高い。ｐ＋ゲート領域３６においては、たとえばｐ型不純物濃度１×１０１８ｃｍ−３であり、第１のｐ型層３２および第２のｐ型層３４のｐ型不純物濃度よりも数オーダー高い。
【００３５】
また、ＪＦＥＴ３０は、ｎ＋ソース領域３５の端側に溝部７１が設けられ、溝部７１の底部７１ａからｎ型層３３を貫通して第１のｐ型層３２の突き出るｐ＋電位保持領域４３を備える。ｐ＋電位保持領域４３の底部先端とｎ型基板３１との間には、充分な厚みの第１のｐ型層３２が介在するものとする。ｐ＋電位保持領域４３は、電位保持接触電極４４／ソース内部配線４５と電気的に接続されている。ｐ＋電位保持領域４３では、たとえばｐ型不純物濃度は、１×１０１８ｃｍ−３である。ソース接触電極３９と、電位保持接触電極４４と、ソース内部配線４５とによって、ソース電極６１が形成される。このソース電極６１の構造によれば、ｎ＋型ソース領域３５と、ｐ＋型電位保持領域４３とは、同電位に保たれる。
接触電極４４，３９，４１，４２の間は、酸化膜３８によって被覆され、接触電極間の絶縁性が確保されている。内部配線４５，４６，４７の間は、パッシベーション膜６４、たとえばＳｉＯ２膜によって被覆、充填され、絶縁性が確保されている。パッシベーション膜６４は、内部配線４５，４６，４７の間の絶縁だけでなく、外部との絶縁をし、かつＪＦＥＴ３０を外部環境から保護する。
【００３６】
上記の接触電極、すなわちソース接触電極３９、電位保持領域の接触電極４４、ゲート接触電極４１、およびドレイン接触電極４２は、すべて、上述の、ＴｉＡｌＳｉ合金で形成されている。ｐ＋ドレイン領域３６はｐ導電型であり、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、ｎ導電型であるので、従来のように、ｎ型領域とｐ型領域とを異なる材料の電極で形成する場合、非常に多くの工数を要する。たとえば、ソース接触電極３９およびドレイン接触電極４２を、Ｎｉで形成し、ゲート接触電極４１をＴｉ／Ａｌで形成する場合、以下のような問題が生じる。すなわち、ソース接触電極３９およびドレイン接触電極４２を形成するためのマスクを形成した後、これらの接触電極３９，４２を蒸着等によって形成する。その後、そのマスクを除去した上で、ゲート接触電極４１を形成するためのマスクを形成し、この接触電極４１を蒸着等によって形成する必要がある。このような製造プロセスを採用した場合、工程数が増大するとともに、二回にわたるマスク形成における位置合わせの誤差が生じる。これによって、歩留まり低下、集積度の劣化等が生じる。これに対して、上記のように、すべての接触電極３９，４１，４２，４４を同じＴｉＡｌＳｉ合金により形成することができる。このため１回のマスク形成によって一括して接触電極３９，４１，４２，４４を形成することができる。これによって、寸法精度の向上、歩留まり向上、集積度の向上などを得ることができる。
また、ソース内部配線４５、ゲート内部配線４６、およびドレイン内部配線４７は、すべて、同一のＡｌまたはＡｌ合金で形成されている。これによって、すべての接触電極３９，４１，４２，４４と、内部配線４５，４６，４７との組み合わせにおいて、長期間使用しても、電気抵抗を増大させる金属間化合物などを生じない。
【００３７】
図１０において、ｐ＋型ゲート領域３６と、ｎ＋型ドレイン領域３７とに挟まれた領域には、第１のｐ型層３２との間のｎ型層３３内に、ドリフト領域が形成される。また、ｐ＋ゲート領域３６と、第１のｐ型層３２との間は、チャネル領域となる。ゲート接触電極６２の電圧が０Ｖのとき、ｐｎ接合に逆バイアス電圧が充分かからず、ドリフト領域およびチャネル領域は空乏化されず、ｎ＋ソース領域３５と、ｎ＋ドレイン領域３７とは、電気的に接続した状態である（オン状態）。したがってｎ＋ソース領域３５からｎ＋ドレイン領域３７に向かって電子が移動する。
ゲート接触電極４１に負電圧を印加してゆくと、ｐ＋ゲート領域３６とｎ型層３３との界面であるｐｎ接合に逆バイアス電圧が充分かかり、空乏層が、不純物濃度が低いほうのｎ型層３３に広がってゆく。この結果、チャネル領域およびドリフト領域は空乏化され、ｎ＋ソース領域３５とｎ＋ドレイン領域３７とは電気的に遮断され、電流は流れない（オフ状態）。
ＪＦＥＴ３０は、上記の機構によって、電流のオンオフ制御を行う。
【００３８】
図１０のＪＦＥＴ３０は、周知の半導体装置の製造工程を経て製造される。
溝部７１は、実施の形態１のＭＯＳＦＥＴ１０にはなかった構造であるが、たとえば溝部７１に対応する部分に開口を有するマスク層を、第２のｐ型層３４の表面３４ａに設けて、ＳＦ６ガスを用いたドライエッチングによって形成することができる。
このあとｎ＋ソース領域等のイオン注入による形成を行う。たとえば、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、実施の形態１で説明したように、酸化膜パターンの形成→ｎ型不純物のイオン注入、により形成される。ｐ＋ゲート領域３６およびｐ＋電位保持領域４３についても、不純物の種類が異なるだけで、酸化膜パターンをマスクとして用いてイオン注入する点では同じである。ただし、溝部に形成されるｐ＋電位保持領域４３の深さがｐ＋ゲート領域３６よりも浅い場合には、機会を分けてイオン注入することになる。このあと、アルゴンなどの不活性ガス雰囲気中で１７００℃×３０分間程度の活性化アニール処理を行うことは、実施の形態１，２と同様である。
酸化膜３８は、活性化アニール処理後に、酸素雰囲気中で１３００℃×３０分間の処理により、フィールド酸化膜として形成される。
【００３９】
このあと、４つの接触電極３９，４１，４２，４４に対応する部分に開口を有するレジストパターンを酸化膜３８の上に形成して、レジストパターンをマスクとして用いて、ＲＩＥ等によって開口位置の酸化膜３８を除去する。その後、Ｔｉと、Ａｌと、Ｓｉとを同時にスパッタリングする混合スパッタリングによってＴｉＡｌＳｉ混合膜を形成する。実施の形態１、２では、Ｔｉ膜／Ａｌ膜／Ｓｉ膜を積層した。レジスト膜の除去によって、レジスト膜上のＴｉＡｌＳｉ混合膜をリフトオフし、次いで、ＴｉＡｌＳｉ混合膜をＴｉＡｌＳｉ合金とするための合金化処理を行う。合金化処理では、アルゴンなどの不活性雰囲気中で、５５０℃〜１２００℃の温度域、好ましくは９００℃〜１１００℃の温度域に加熱する。たとえば１０００℃に加熱して、１０分間以下、たとえば２分間保持する。上記の処理によって、１回のレジストパターンの形成によって、下地の半導体層とすべてオーミック接触する、４つの接触電極３９，４１，４２，４４が形成される。
次いで、ソース配線６１、ゲート配線４６、ドレイン配線４７を形成する。これらの配線は、各配線を形成する部分に開口を有するレジストパターンを形成し、ＡｌまたはＡｌ合金を蒸着することで、形成する。ＡｌまたはＡｌ合金を蒸着後に、レジストパターンを除去することで、レジストパターン上のＡｌまたはＡｌ合金をリフトオフする。
上記の製造方法によれば、４種類の接触電極３９，４１，４２，４４は、すべてＴｉＡｌＳｉ合金で形成し、配線４５，４６，４７はＡｌまたはＡｌ合金で形成する。このため、ＮｉＡｌ３のような電気抵抗が高い金属間化合物が生じることがない。
【００４０】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４１】
本発明によれば、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（接触部での当初の低い電気抵抗の維持）を得ることができる、半導体装置等を得ることができる。また、接触電極に用いるＴｉＡｌＳｉ合金は、ｐ型ＳｉＣにもｎ型ＳｉＣにもオーミック接触することができるので、導電型別に接触電極材料を変える場合に比べて、レジストパターンの形成回数を減ずることができる。この結果、レジストパターンの形成に付随する寸法精度の劣化を抑制することができ、寸法精度の向上、製造歩留まりの向上等を得ることができる。
【符号の説明】
【００４２】
１０ ＭＯＳＦＥＴ、１１ ｎ＋型ＳｉＣ基板、１１ｂ ＳｉＣ基板裏面、１２ ｎ型ＳｉＣエピタキシャル層、１２ａ ｎ型ＳｉＣエピタキシャル層の表面、１３ ｐボディ、１４ ｎ＋型ソース領域、１５ ゲート酸化膜、１６ ソース接触電極、１７ ゲート電極、１８ ｐ＋反転層コンタクト領域、１９ ソース内部配線、２０ ドレイン電極、２１ 層間絶縁膜、２３ ＳｉＣ基板裏面の熱酸化膜、２９ パッシベーション保護膜、３０ ＪＦＥＴ、３１ ＳｉＣ基板、３２ 第１のｐ型層、３３ ｎ型層、３４ 第２のｐ型層、３５ ｎ＋ソース領域、３６ ｐ＋ゲート領域、３７ ｎ＋ドレイン領域、３８ 酸化膜、３９ ソース接触電極、４１ ゲート接触電極、４２ ドレイン接触電極、４３ ｐ＋電位保持領域、４４ 電位保持領域への接触電極、４５ ソース配線、４６ ゲート配線、４７ ドレイン配線、６１ ソース電極、６２ ゲート電極、６３ ドレイン電極、６４ パッシベーション膜、７１ 溝部、７１ａ 溝部底壁、７１ｂ 溝部側壁、９１ レジストパターン、Ｒ 反転層。
【特許請求の範囲】
【請求項１】
接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置であって、
前記接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、前記炭化珪素に接触し、
前記配線は、アルミニウムまたはアルミニウム合金で形成され、前記接触電極と接触することで該接触電極と前記導通をとることを特徴とする、半導体装置。
【請求項２】
前記接触電極と前記配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、前記配線および接触電極は、該バリア層に接触することで前記導通をとることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記バリア層が、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記接触電極は、前記炭化珪素にオーミック接触することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記接触電極は、前記炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置が、ＭＯＳＦＥＴであり、前記接触電極が、ソース電極またはドレイン電極であり、該接触電極がソース電極の場合、該ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、前記配線が、ソース内部配線またはドレイン配線であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置が、ＪＦＥＴであり、前記接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、前記配線が、ソース配線、ゲート配線、およびドレイン配線であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
基板を準備する工程と、
前記基板上に、炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、
前記電極に接触して、アルミニウムまたはアルミニウム合金の配線を設けることを特徴とする、半導体装置の製造方法。
【請求項９】
前記電極を形成する工程では、前記炭化珪素エピタキシャル層上に、（１）チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、（２）チタン、アルミニウムおよび珪素の混合層を形成した上で、熱処理をして合金化することを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記合金電極の形成の後、前記配線を設ける前に、前記合金電極に接触して、バリア層を形成する工程を備え、前記配線は前記バリア層に接触するように設けることを特徴とする、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、前記合金電極を、前記ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記合金電極が２つ以上あり、前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成し、前記ｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置であって、
前記接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、前記炭化珪素に接触し、
前記配線は、アルミニウムまたはアルミニウム合金で形成され、前記接触電極と接触することで該接触電極と前記導通をとることを特徴とする、半導体装置。
【請求項２】
前記接触電極と前記配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、前記配線および接触電極は、該バリア層に接触することで前記導通をとることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記バリア層が、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記接触電極は、前記炭化珪素にオーミック接触することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記接触電極は、前記炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置が、ＭＯＳＦＥＴであり、前記接触電極が、ソース電極またはドレイン電極であり、該接触電極がソース電極の場合、該ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、前記配線が、ソース内部配線またはドレイン配線であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置が、ＪＦＥＴであり、前記接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、前記配線が、ソース配線、ゲート配線、およびドレイン配線であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
基板を準備する工程と、
前記基板上に、炭化珪素エピタキシャル層を形成する工程と、
前記炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、
前記電極に接触して、アルミニウムまたはアルミニウム合金の配線を設けることを特徴とする、半導体装置の製造方法。
【請求項９】
前記電極を形成する工程では、前記炭化珪素エピタキシャル層上に、（１）チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、（２）チタン、アルミニウムおよび珪素の混合層を形成した上で、熱処理をして合金化することを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記合金電極の形成の後、前記配線を設ける前に、前記合金電極に接触して、バリア層を形成する工程を備え、前記配線は前記バリア層に接触するように設けることを特徴とする、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、前記合金電極を、前記ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記合金電極が２つ以上あり、前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成し、前記ｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２７２７６６（Ｐ２０１０−２７２７６６Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２４６１７（Ｐ２００９−１２４６１７）
【出願日】平成２１年５月２２日（２００９．５．２２）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２２日（２００９．５．２２）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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