【課題】埋め込みゲートを有する半導体素子に関し、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【解決手段】ビットラインコンタクト１３６が活性領域１２０の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。 （もっと読む）

【課題】層間絶縁膜のコンタクトホールの内部にコンタクト用導電膜および埋め込み膜を設けた場合でも、コンタクトホールの外部で画素電極とコンタクト用導電膜とを確実に導通させることができる電気光学装置の製造方法を提供すること。
【解決手段】電気光学装置１００を製造するにあたって、層間絶縁膜４５上にコンタクトホール４５ａの底部４５ｅおよび内壁４５ｆに重なるコンタクト用導電膜９０をＩＴＯ膜により形成した後、コンタクトホール４５ａの内部を埋める埋め込み膜４８をシリコン酸化膜により形成し、その後、埋め込み膜４８に対して反応性イオンエッチングを行い、コンタクト用導電膜９０を露出させる。また、コンタクトホール４５ａの内部には埋め込み膜４８を残す。その際、埋め込み膜４８とコンタクト用導電膜９０とのエッチング選択比を利用して埋め込み膜４８を選択的に除去してコンタクト用導電膜９０を露出させる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置の提供。
【解決手段】酸化物半導体材料を用いたトランジスタ１６２と、酸化物半導体以外の半導体材料を用いたトランジスタ１６０を組み合わせて用いることにより、書き込み回数にも制限が無く、長期間にわたる情報の保持ができる、新たな構造の半導体装置を実現することができる。さらに、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極１３０ｂを、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極１２９より小さくすることにより、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】半導体装置の小型化、特に、狭ピッチ化に対する技術を提供する。
【解決手段】半導体チップ１Ｃ上に設けられたパッド２と、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有し、半導体チップ１Ｃ上に設けられたパッシベーション膜３と、接続領域１０Ｂのパッド２上に開口部１２を有し、パッド２上およびパッシベーション膜３上に設けられたパッシベーション膜５と、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上に設けられた再配線７とを備える。接続領域１０Ｂより半導体チップ１Ｃの外周部側に設けられたプローブ領域１０Ａのパッド２にプローブ痕１００が存在し、接続領域１０Ｂから半導体チップ１Ｃの中央部側に延びて再配線７が存在している。 （もっと読む）

【課題】表示パネルに設けられるパッド部として適した構造を提供することを目的の一と
する。酸化物半導体の他、絶縁膜及び導電膜を積層して作製される各種用途の表示装置に
おいて、薄膜の剥がれに起因する不良を防止することを目的の一とする。
【解決手段】走査線と信号線が交差し、マトリクス状に配列する画素電極層と、該画素電
極層に対応して設けられた画素部を有し、該画素部に酸素の含有量が異なる少なくとも二
種類の酸化物半導体層とを組み合わせて構成される逆スタガ型薄膜トランジスタが設けら
れた表示装置である。この表示装置において画素部の外側領域には、走査線、信号線を構
成する同じ材質の導電層によって、画素電極層と対向する共通電極層と電気的に接続する
パッド部が設けられている。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置を提供する。
【解決手段】半導体層１に凹溝１１が形成され、その凹溝１１内にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域１０を有している。そして、金属膜からなるゲート配線９とコンタクトするため、ゲート電極５と連続してゲートパッド部５ａが設けられるが、そのゲートパッド部５ａが凹溝１１と同時に設けられる凹部１２内に形成されている。 （もっと読む）

【課題】シリコンデバイスの飽和移動度特性を向上する。
【解決手段】シリコン半導体膜上に、Ｐドープｎ^＋型アモルファスシリコン膜と、該Ｐドープｎ^＋型アモルファスシリコン膜上に形成された配線とを有するシリコンデバイス構造において、前記配線が、前記Ｐドープｎ^＋型アモルファスシリコン膜の表面に形成されたシリコン酸化膜と、銅合金膜とからなり、前記銅合金膜は、１原子％以上５原子％以下のＭｎ及び０．０５原子％以上１．０原子％以下のＰを含む銅合金をスパッタリングにより形成した膜である。 （もっと読む）

【課題】活性層の上に電極パッドを形成する場合に生じる問題を解決し、オン抵抗の上昇を抑えた窒化物半導体装置を実現できるようにする。
【解決手段】窒化物半導体装置は、活性領域１０２Ａを有する窒化物半導体層積層体１０２と、活性領域の上に互いに間隔をおいて形成されたフィンガー状の第１の電極１３１及び第２の電極１３２とを備えている。第１の電極の上に接して第１の電極配線１５１が形成され、第２の電極の上に第２の電極配線１５２が接して形成されている。第１の電極配線及び第２の電極配線を覆うように第２の絶縁膜が形成され、第２の絶縁膜の上に第１の金属層１６１が形成されている。第１の金属層は、第２の絶縁膜を介して活性領域の上に形成され、第１の電極配線と接続されている。 （もっと読む）

【課題】配線間の実効的な容量の増加を抑制する。
【解決手段】半導体装置１００は、６員環構造の環状シロキサンを原料とする絶縁膜１１と、絶縁膜１１に形成された配線溝１２と、配線溝１２に金属膜（配線メタル）１５が埋め込まれて構成される配線１０と、を有する。半導体装置１００では、配線溝１２の底面において、絶縁膜１１の内部よりも単位体積あたりの炭素原子数、又は／及び、窒素原子数が多い改質層１３が形成されている。 （もっと読む）

【課題】メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去する。
【解決手段】導電層（１０２）を設け、その導電層（１０２）を覆うように誘電体（１００）を設け、その誘電体（１００）を貫通する第１および第２の開口（１０４，１０６）を設け、第１および第２の開口（１０４，１０６）内にそれぞれ第１および第２の導電体（１０８，１１０）を設けかつ第１および第２の導電体（１０８，１１０）を導電層（１０２）に接触させ、その第１の導電体（１０８）を覆うようにメモリ構造（１２６）を設け、そのメモリ構造（１２６）を覆うように保護要素（１３４）を設け、その第２の導電体（１１０）上に処理を施すことによる電子構造の製造方法。 （もっと読む）

電子デバイス製造プロセスは、下部電極層を堆積する段階を含む。次いで、電子デバイスが下部電極層上に製造される。下部電極層をパターニングする段階は電子デバイスを製造する段階後に、上部電極をパターニングする段階とは個別のプロセスで実施される。第１誘電体層は次いで、電子デバイスおよび下部電極層上に堆積され、上部電極層がそれに続く。上部電極は次いで、下部電極とは別のプロセスでパターン化される。上部および下部電極の別々のパターニングにより、電子デバイス間の誘電体材料におけるボイドが減少することによって収率が向上する。その製造プロセスが適切な１つの電子デバイスが、磁気トンネル接合（MTJ）である。
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【課題】基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造であって、ＴｉやＭｏなどのバリアメタル層を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかもＣｕ系材料の特徴である低電気抵抗、並びに酸化物半導体層および／または画素電極を構成する透明導電膜との低いコンタクト抵抗を実現できる新規な表示装置用Ｃｕ合金膜を有する配線構造を提供する。
【解決手段】本発明の配線構造において、Ｃｕ合金膜は、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有している。上記Ｃｕ合金膜は、基板および／または絶縁性、並びに半導体層と直接接続されている。 （もっと読む）

【課題】電極層と配線層との合金化による接合安定性が得られつつ、合金化の進みすぎによる空孔の発生が抑制された半導体素子の配線構造を提供する。
【解決手段】半導体素子１０の配線構造は、半導体素子１０を構成する半導体層１４上に設けられ、金属により形成された電極層１１と、電極層１１上に設けられ、電極層１１の金属と合金化し得る金属により形成された配線層１２と、電極層１１と配線層１２との間に設けられ、配線層１２と同じ種類の金属を主成分とする、電極層１１の膜厚以下の膜厚を有する中間層１３であって、電極層１１の金属の配線層１２への拡散を防止する、中間層１３の金属の金属化合物膜１３ｂが、配線層１２側の表面に形成されている中間層１３と、を含む。 （もっと読む）

【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。 （もっと読む）

【課題】表面電極にはんだ接合層を有する半導体装置において、その製造工程でウェハの反りやはんだ接合層のクラックが発生することを抑制する。
【解決手段】表面電極は、半導体基板に接する第１層として２５０℃以下の基板温度でスパッタ法によってＡｌ−Ｓｉ層またはＡｌ−Ｓｉ−Ｃｕ層を形成し、その表面に積層する第２層として４００℃以上の基板温度でスパッタ法によってＡｌ層またはＡｌ−Ｃｕ層を形成し、その表面側に、はんだ接合層、はんだ層を形成することによって、製造する。
２５０℃以下の基板温度で第１層を形成するため、シリコンノジュールの発生を防止することができ、第２層を４００℃以上の基板温度で形成するため、第２層の平坦性を確保でき、ウェハの反りやはんだ接合層のクラック発生を防止することができる。 （もっと読む）

【課題】 炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性を得ることができる、半導体装置等を提供する。
【解決手段】 炭化珪素１４，１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。 （もっと読む）

【課題】製造コストが低い配線構造の製造方法、及び配線構造を提供する。
【解決手段】本発明に係る配線構造の製造方法は、基板１０を準備する基板準備工程と、基板１０上に半導体層を形成する半導体層形成工程と、半導体層上にドーパントを含むドーパント含有半導体層を形成するドーパント含有半導体層形成工程と、ドーパント含有半導体層の表面を、水分子を含ませた酸化性ガス雰囲気中で加熱することにより、ドーパント含有半導体層の表面に酸化層を形成する酸化層形成工程と、酸化層上に合金層を形成する合金層形成工程と、合金層上に配線層を形成する配線層形成工程とを備える。 （もっと読む）