半導体装置の洗浄方法
【課題】ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供する。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。
【解決手段】半導体装置の洗浄方法は、以下の工程を備えている。シリコンを含み、かつ主表面ＭＳを有する半導体基板ＳＢが準備される。主表面ＭＳの上にメタル層ＧＭとシリコン層ＧＰとを下から順に積層した積層ゲートＧＥ２が形成される。主表面ＭＳとシリコン層ＧＰ表面との各々にシリサイド層ＳＣＬが形成される。主表面ＭＳと積層ゲートＧＥ２表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。半導体基板ＳＢの主表面ＭＳと積層ゲートＧＥ２の表面との各々のシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が絶縁層ＩＬに形成される。シェアードコンタクトホールＳＣ２に硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことによりシェアードコンタクトホールＳＣ２に形成された変質層ＡＬが除去される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の洗浄方法に関し、特に、シェアードコンタクトホールが形成された半導体装置の洗浄方法に関するものである。
【背景技術】
【０００２】
半導体装置のコンタクトホール形成工程においては、良好なコンタクト抵抗を得るために、コンタクトホール形成のためのドライエッチング後の変質層の除去が必要である。この変質層は、ドライエッチング後の残渣物（残留ガスの生成物とレジスト起因の有機物とを含有するポリマー）およびコンタクトホールの底のシリサイドの酸化層を含んでいる。従来、この変質層は、ＳＰＭ（Sulfuric Acid/Hydrogen Peroxide/Water Mixture；硫酸と過酸化水素水と水との混合液）およびＡＰＭ（Ammonium Hydroxide/Hydrogen Peroxide/Water mixture；アンモニア水と過酸化水素水と水との混合液）を用いた洗浄により除去される。
【０００３】
より具体的には、たとえばＣＦ（fluorocarbon；フロロカーボン）系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーがＳＰＭにより分解除去される。また、たとえばコンタクトホールの底のシリサイド（ＮｉＰｔＳｉ；ニッケルプラチナシリサイド）の酸化層であるＮｉＰｔＳｉＯｘがＡＰＭによりエッチングによって除去される。
【０００４】
一般的な半導体装置の基板洗浄の技術は、たとえば特開２０００−３３１９７８号公報（特許文献１）、特開２００８−８５１２４号公報（特許文献２）などに記載されている。特開２０００−３３１９７８号公報にはポリメタルゲート電極の形成において、レジスト残さ、パーティクルまたはドライエッチングにより生じたポリマーなどを除去するため、ＳＰＭ溶液とＡＰＭ溶液とを順次用いてシリコン基板を洗浄することが記載されている。また、特開２００８−８５１２４号公報には、コンタクトホール下面の半導体基板表面およびコンタクトホール下面のコンタクトプラグ表面にコバルトシリサイド層が形成された後に、未反応コバルトを硫酸などを用いて除去することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３３１９７８号公報
【特許文献２】特開２００８−８５１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
３２ｎｍノード以降のＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造の採用が検討されている。Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造では、ゲート電極層にゲートメタルが用いられる。Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造において、ＳＲＡＭ（Static Random Access Memory）部では、活性領域とゲート電極層との両方に達する１つのコンタクトホールからなるシェアードコンタクトが採用され得る。シェアードコンタクトの洗浄では、ゲートメタル材料（たとえば、窒化チタン）とシェアードコンタクトホールの底のシリサイド（たとえば、ＮｉＰｔＳｉ）とが同時にシェアードコンタクトホールから露出した状態で、ホールエッチング後の変質層（ドライエッチング後の残渣物、シリサイドの酸化層）の除去が必要とされる。
【０００７】
従来のｐｏｌｙ−Ｓｉ（多結晶シリコン）／ＳｉＯＮ（シリコン酸窒化物）ゲート構造で用いられるＳＰＭの洗浄液はゲートメタル材料（たとえば、窒化チタン）を溶解する。これにより、トランジスタ特性が劣化し、不良が発生する。そのためＳＰＭの洗浄液を変質層の除去に使用することは困難である。
【０００８】
一方、フッ素系の洗浄液はゲートメタル材料（たとえば、窒化チタン）を溶解しない。しかし、フッ素系の洗浄液でドライエッチング後のシェアードコンタクトホールを洗浄する場合、ドライエッチングによってダメージを受けたシェアードコンタクトホールの底のシリサイド（たとえば、ＮｉＰｔＳｉ）が粒界に沿って塊状で欠落する現象が起きる。これにより、コンタクト抵抗が増大する不良が発生するため、変質層の除去と良好なコンタクト抵抗の取得の両立は困難である。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置の洗浄方法は、以下の工程を備えている。
シリコンを含み、かつ主表面を有する半導体基板が準備される。主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートが形成される。主表面とシリコン層表面との各々にシリサイドが形成される。主表面と積層ゲート表面との各々のシリサイドの上に絶縁層が形成される。半導体基板の主表面と積層ゲートの表面との各々のシリサイドが絶縁層から露出するようにシェアードコンタクトホールが絶縁層に形成される。シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行なうことによりシェアードコンタクトホールに形成された変質層が除去される。
【発明の効果】
【００１１】
本実施例の半導体装置の洗浄方法によれば、シェアードコンタクトホールに硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行なわれるため、硫酸と過酸化水素水との混合液であるＳＰＭで洗浄する場合よりもメタル層の溶解を抑制することができる。メタル層の溶解を抑制できるため、トランジスタ特性が劣化しない。
【００１２】
また、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なってもポリマーよりなる変質層を除去することができる。また、ＡＰＭ洗浄を行なうためシリサイドの酸化層よりなる変質層を除去することもできる。
【００１３】
また、メタル層の溶解を抑制することができるためフッ素系の洗浄液を用いる必要がない。したがって、シリサイドが欠落しないので良好なコンタクト抵抗を得ることができる。以上より、変質層を除去しつつ、ゲートメタル（メタル層）の溶解の抑制と良好なコンタクト抵抗の取得とを両立することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における半導体装置の製造方法のソース／ドレイン領域が形成された状態を示す概略断面図であり、図１１の一点鎖線で囲まれたシェアードコンタクトホール付近を示す図である。
【図２】本発明の実施の形態１における図１の次工程を示す概略断面図である。
【図３】本発明の実施の形態１における図２の次工程を示す概略断面図である。
【図４】本発明の実施の形態１における図３の次工程を示す概略断面図である。
【図５】本発明の実施の形態１における図４の次工程を示す概略断面図である。
【図６】本発明の実施の形態１における図５の次工程を示す概略断面図である。
【図７】ＳＲＡＭのメモリセルの等価回路図である。
【図８】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第１層目を示す概略平面図である。
【図９】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第２層目を示す概略平面図である。
【図１０】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第３層目を示す概略平面図である。
【図１１】図８〜図１０のＶ−Ｖ線に沿う概略断面図である。
【図１２】本発明の実施の形態１における硫酸洗浄および過酸化水素水洗浄ならびに比較例１のＳＰＭ洗浄によるゲートメタルに対するエッチングレートを示す図である。
【図１３】ＡＰＭでのエッチングレートの温度依存性を示す図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の酸化層が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図１５】本発明の実施の形態２における図１４の次工程を示す概略断面図である。
【図１６】本発明の実施の形態３における半導体装置の製造方法の第３の絶縁膜が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図１７】本発明の実施の形態３における図１６の次工程を示す概略断面図である。
【図１８】本発明の実施の形態４における図１７の次工程を示す概略断面図である。
【図１９】本発明の実施の形態５〜７における半導体装置の製造方法の犠牲層が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図２０】本発明の実施の形態５〜７における図１９の次工程を示す概略断面図である。
【図２１】本発明の実施の形態５〜７における図２０の次工程を示す概略断面図である。
【図２２】本発明の実施の形態５〜７における図２１の次工程を示す概略断面図である。
【図２３】比較例１におけるシェアードコンタクトホール付近を示す概略断面図である。
【図２４】比較例２におけるシェアードコンタクトホール付近を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態の半導体装置の洗浄方法を含む製造方法について図１〜図６を用いて説明する。
【００１６】
図１を参照して、たとえばシリコンよりなる半導体基板ＳＢに充填物ＴＩが埋め込まれることによりＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造が形成される。充填物ＴＩは、たとえばシリコン酸化膜からなる分離酸化膜で形成される。半導体基板ＳＢの主表面ＭＳ上にゲート絶縁層ＧＩとゲート電極用導電層とが形成される。ゲート絶縁層ＧＩは、たとえばＨｉｇｈ−ｋゲート酸化膜で形成される。
【００１７】
ゲート電極用導電層上にたとえばフォトレジスト（図示しない）が塗布される。続いてフォトレジストがパターニングされる。このフォトレジストのパターンをマスクとしてゲート電極用導電層にエッチングが施される。これにより、ゲート電極用導電層がパターニングされて積層ゲートであるゲート電極層ＧＥ２などが形成される。ゲート電極層ＧＥ２は、メタル層であるゲートメタルＧＭとシリコン層であるゲート多結晶シリコン（以下、多結晶シリコンをポリシリコンと称する。）ＧＰとで形成される。ゲートメタルＧＭは、たとえばＴｉＮ（窒化チタン）で形成される。この後、フォトレジストのパターンがアッシングなどにより除去される。
【００１８】
続いてゲート電極層ＧＥ２などをマスクとして不純物をイオン注入することなどにより、半導体基板ＳＢの主表面ＭＳにソース／ドレイン領域の低濃度領域が形成される。
【００１９】
この後、ゲート電極層ＧＥ２などの上を覆うようにサイドウォールスペーサ用の絶縁層が形成される。この絶縁層は、たとえばシリコン酸化膜で形成される。この絶縁層上に、たとえばＳｉＮ（窒化シリコン）膜が形成される。その後、半導体基板ＳＢの主表面ＭＳが露出するまで全面エッチバックが施される。この際、ＳｉＮ膜が除去されることによりゲート電極層ＧＥ２などの側壁にサイドウォールスペーサ用の絶縁層が残存して、サイドウォールスペーサＳＷが形成される。
【００２０】
このサイドウォールスペーサＳＷとゲート電極層ＧＥ２などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主表面ＭＳにソース／ドレイン領域の高濃度領域が形成される。このようにして、たとえばｐ型の低濃度領域と高濃度領域とによりＬＤＤ（Lightly Doped Drain）構造を有するｐ型のソース／ドレイン領域ＰＩＲが形成される。
【００２１】
図２を参照して、半導体基板ＳＢの主表面ＭＳ全面に高融点金属層が形成され、熱処理が施されることによりゲート電極層ＧＥ２および半導体基板ＳＢの主表面ＭＳ上にシリサイド層（シリサイド）ＳＣＬが形成される。たとえば、高融点金属層は、ＮｉＰｔ（ニッケルプラチナ）膜、ＴｉＮ膜を順次堆積することにより形成される。この後、Ｎ2（窒素）雰囲気にて第１段階のアニールが施されることによりシリコンとの反応が進められる。その後、未反応の余剰なＮｉＰｔ膜、ＴｉＮ膜が薬液洗浄によって除去される。さらにＮ2雰囲気にて第２段階のアニールが施されることによりシリコンとの反応が進められてシリサイド層ＳＣＬが形成される。
【００２２】
図３を参照して、ゲート電極ＧＥ２、サイドウォールスペーサＳＷなどを覆うように半導体基板ＳＢの主表面ＭＳ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成される。ライナー窒化膜ＬＮと層間絶縁層ＩＩ１とが絶縁層ＩＬを形成する。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２の表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。ライナー窒化膜ＬＮは、たとえばＳｉＮ膜で形成される。層間絶縁層ＩＩ１は、たとえばシリコン酸化膜で形成される。その後、層間絶縁層ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）される。
【００２３】
図４を参照して、層間絶縁層ＩＩ１に図示しないレジストがパターニングされる。レジストのパターンをマスクとして層間絶縁層ＩＩ１にエッチングが施される。この後、レジストはアッシングなどにより除去される。これにより、活性領域である半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２の表面との各々のシリサイド層ＳＣＬの上方にシェアードコンタクトのための孔が形成される。なお、半導体基板ＳＢの主表面ＭＳおよびゲート電極層のそれぞれにのみコンタクトホールを形成するパターンも存在する。
【００２４】
図５を参照して、ライナー窒化膜ＬＮがマスク無しでエッチングされることによりシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が形成される。この際、シェアードコンタクトホールＳＣ２内のゲート電極層ＧＥ２の側壁に形成されたライナー窒化膜ＬＮとサイドウォールスペーサＳＷとが除去される。そのため、シェアードコンタクトホールＳＣ２内のゲート電極層ＧＥ２の側壁では、ゲートポリシリコンＧＰ、ゲートメタルＧＭなどが露出する。
【００２５】
また、半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に変質層ＡＬが形成される。変質層ＡＬは、たとえばＣＦ系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーと、シリサイドの酸化層であるＮｉＰｔＳｉＯｘとで形成される。変質層ＡＬは、導電層ＰＬ１との良好な接触を妨げることによりコンタクト抵抗増大の不良要因となる。導電層ＰＬ１は、たとえばタングステン（Ｗ）プラグである。
【００２６】
図６を参照して、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とＡＰＭ洗浄とがそれぞれ別工程で行なれる。これにより変質層ＡＬが除去される。硫酸洗浄では、硫酸の温度は、たとえば８０℃に設定される。洗浄時間は、たとえば１分間に設定される。過酸化水素水洗浄では、過酸化水素水の温度は、たとえば室温（２５℃）に設定される。洗浄時間は、たとえば３０秒間に設定される。
【００２７】
ＡＰＭ洗浄では、ＡＰＭの温度（液温）は、たとえば５０℃以下に設定される。ＡＰＭの温度は５０℃〜室温に設定されることが好ましい。ＡＰＭの混合比は、たとえば２９質量％アンモニア水と３０質量％過酸化水素水と純水とが１：１：５０、または４：１：２００の比率に設定される。２９質量％アンモニア水と純水との混合比は、１：５０以上が好ましい。３０質量％過酸化水素水と純水との混合比は、１：４００〜１：５０の間が好ましい。
【００２８】
硫酸洗浄、過酸化水素水洗浄、ＡＰＭ洗浄の各々の洗浄の順番に制限はない。ＣＦ系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーは、はっ水性を有しているので効果的に洗浄するために、硫酸洗浄、過酸化水素水洗浄、ＡＰＭ洗浄の順に洗浄することが好ましい。
【００２９】
この後、シェアードコンタクト内に導電性のプラグ層が形成される。
次に、上記のシェアードコンタクトが適用されるデバイスとしてＳＲＡＭデバイスについて図７〜図１１を用いて説明する。
【００３０】
図７を参照して、ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭのメモリセルはたとえばフルＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルである。
【００３１】
このＳＲＡＭではマトリックス（行列）状に配置された相補型データ線（ビット線）ＢＬ、／ＢＬとワード線ＷＬとの交差部にメモリセルが配置される。このメモリセルは１対のインバータ回路からなるフリップフロップ回路および２個のアクセストランジスタＡＴ１、ＡＴ２で構成されている。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００３２】
１対のアクセストランジスタＡＴ１、ＡＴ２の各々は、たとえばｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）よりなっている。アクセストランジスタＡＴ１のソース／ドレインの一方が記憶ノードＮ１に電気的に接続されており、ソース／ドレインの他方はビット線／ＢＬに電気的に接続されている。またアクセストランジスタＡＴ２のソース／ドレインの一方は記憶ノードＮ２に電気的に接続されており、ソース／ドレインの他方はビット線ＢＬに電気的に接続されている。またアクセストランジスタＡＴ１、ＡＴ２の各々のゲートはワード線ＷＬに電気的に接続されている。このワード線ＷＬによりアクセストランジスタＡＴ１、ＡＴ２の導通、非導通状態が制御される。
【００３３】
インバータ回路は１個のドライバトランジスタＤＴ１（もしくはＤＴ２）および１個の負荷トランジスタＬＴ１（もしくはＬＴ２）で構成されている。
【００３４】
１対のドライバトランジスタＤＴ１、ＤＴ２の各々は、たとえばｎＭＯＳトランジスタよりなっている。１対のドライバトランジスタＤＴ１、ＤＴ２の各々のソースはＧＮＤ（接地電位）に電気的に接続されている。またドライバトランジスタＤＴ１のドレインは記憶ノードＮ１に電気的に接続されており、ドライバトランジスタＤＴ２のドレインは記憶ノードＮ２に電気的に接続されている。さらにドライバトランジスタＤＴ１のゲートは記憶ノードＮ２に電気的に接続されており、ドライバトランジスタＤＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００３５】
１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称する）よりなっている。１対の負荷トランジスタＬＴ１、ＬＴ２の各々のソースはＶｄｄ電源電圧に電気的に接続されている。また負荷トランジスタＬＴ１のドレインは記憶ノードＮ１に電気的に接続されており、負荷トランジスタＬＴ２のドレインは記憶ノードＮ２に電気的に接続されている。また負荷トランジスタＬＴ１のゲートは記憶ノードＮ２に電気的に接続されており、負荷トランジスタＬＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００３６】
このメモリセルにデータを書込むときは、ワード線ＷＬが選択されてアクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、所望の論理値に応じてビット線対ＢＬ、／ＢＬに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。またこのメモリセルからデータを読出すときは、アクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、記憶ノードＮ１、Ｎ２の電位がビット線ＢＬ、／ＢＬに伝達される。
【００３７】
本実施の形態の半導体装置の構成においては、負荷トランジスタＬＴ１のゲート電極層と負荷トランジスタＬＴ２のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されており、負荷トランジスタＬＴ２のゲート電極層と負荷トランジスタＬＴ１のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。
【００３８】
図８および図１１を参照して、半導体基板ＳＢの主表面には、たとえばＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造が形成されている。このトレンチ分離構造は、半導体基板ＳＢの主表面に形成されたトレンチ分離用の溝ＴＲと、その溝ＴＲ内を充填する充填物ＴＩとを有している。
【００３９】
このトレンチ分離構造により分離された半導体基板ＳＢの主表面に、複数のＳＲＡＭメモリセルが形成されている。１つのＳＲＡＭメモリセル領域ＭＣ（図８中の破線で囲った領域）には、１対のドライバトランジスタＤＴ１、ＤＴ２、１対のアクセストランジスタＡＴ１、ＡＴ２および１対の負荷トランジスタＬＴ１、ＬＴ２が形成されている。
【００４０】
１対のドライバトランジスタＤＴ１、ＤＴ２と１対のアクセストランジスタＡＴ１、ＡＴ２との各々は、たとえばｎＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｐ型ウエル領域ＰＷ１、ＰＷ２に形成されている。また１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｎ型ウエル領域ＮＷ内に形成されている。
【００４１】
ドライバトランジスタＤＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ１とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４２】
ドライバトランジスタＤＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ２とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔を
あけて形成されている。ゲート電極層ＧＥ２は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４３】
アクセストランジスタＡＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ３とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ３は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４４】
アクセストランジスタＡＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ４とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ４は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４５】
負荷トランジスタＬＴ１は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ１とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｎ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ１上にゲート絶縁層ＧＩを挟んで形成されている。
【００４６】
負荷トランジスタＬＴ２は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ２とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ２は、１対のｐ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ２上にゲート絶縁層ＧＩを挟んで形成されている。
【００４７】
ドライバトランジスタＤＴ１のドレイン領域とアクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とは、同一のｎ型不純物領域ＮＩＲにより形成されている。またドライバトランジスタＤＴ２のドレイン領域とアクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とは、互いに同一のｎ型不純物領域ＮＩＲにより形成されている。
【００４８】
ドライバトランジスタＤＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ１のゲート電極層ＧＥ１とは、互いに同一の導電層により形成されている。またドライバトランジスタＤＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ２のゲート電極層ＧＥ２とは、互いに同一の導電層により形成されている。
【００４９】
主に図１１を参照して、これらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域に接するようにシリサイド層ＳＣＬが形成されている。またこれらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域などを覆うように半導体基板ＳＢ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成されている。ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、複数のコンタクトホールＣＨ１〜ＣＨ８および複数のシェアードコンタクトホールＳＣ１、ＳＣ２が形成されている。
【００５０】
主に図８を参照して、具体的には、ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、ドライバトランジスタＤＴ１、ＤＴ２の各々のソース領域に達するコンタクトホールＣＨ１、ＣＨ２が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の一方（ドラ
イバトランジスタＤＴ１、ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ３、ＣＨ４が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の他方に達するコンタクトホールＣＨ５、ＣＨ６が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１、ＬＴ２の各々のソース領域に達するコンタクトホールＣＨ７、ＣＨ８が形成されている。
【００５１】
またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【００５２】
主に図１１を参照して、上記の複数のコンタクトホールＣＨ１〜ＣＨ８およびシェアードコンタクトホールＳＣ１、ＳＣ２の各々の内部には導電層ＰＬ１（図１１）が充填されている。層間絶縁層ＩＩ１上には、絶縁層ＢＬ１と層間絶縁層ＩＩ２とが順に積層して形成されている。この絶縁層ＢＬ１および層間絶縁層ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電層（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電層ＣＬ１により導電層パターンが構成されている。
【００５３】
主に図８を参照して、この導電層ＣＬ１により、シェアードコンタクトホールＳＣ１内の導電層ＰＬ１とコンタクトホールＣＨ４内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と、負荷トランジスタＬＴ２のドレイン領域と、ドライバトランジスタＤＴ２のドレイン領域と、アクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００５４】
また導電層ＣＬ１により、シェアードコンタクトホールＳＣ２内の導電層ＰＬ１とコンタクトホールＣＨ３内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と、負荷トランジスタＬＴ１のドレイン領域と、ドライバトランジスタＤＴ１のドレイン領域と、アクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００５５】
またコンタクトホールＣＨ１、ＣＨ２、ＣＨ５〜ＣＨ８の各々の内部の導電層ＰＬ１も個別に導電層ＣＬ１と電気的に接続されている。
【００５６】
主に図１１を参照して、層間絶縁層ＩＩ２上には、絶縁層ＢＬ２と層間絶縁層ＩＩ３とが順に積層して形成されている。この絶縁層ＢＬ２および層間絶縁層ＩＩ３には複数のビアホールＶＨ１１〜ＶＨ１８が形成されており、複数のビアホールＶＨ１１〜ＶＨ１８の各々に連通するように層間絶縁層ＩＩ３の表面に導電層埋め込み用の溝が形成されている。
【００５７】
複数のビアホールＶＨ１１〜ＶＨ１８の各々には、導電層ＰＬ２が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第２メタル層）ＣＬ２の各々が埋め込まれている。これら複数の導電層ＣＬ２により導電層パターンが形成されている。
【００５８】
主に図９を参照して、ビアホールＶＨ１３およびコンタクトホールＣＨ５を介してアクセストランジスタＡＴ１の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線／ＢＬとして機能する。またビアホールＶＨ１４およびコンタクトホールＣＨ６を介してアクセストランジスタＡＴ２の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線ＢＬとして機能する。またビアホールＶＨ１
５およびコンタクトホールＣＨ７を介して負荷トランジスタＬＴ１のソース領域に電気的に接続され、かつビアホールＶＨ１６およびコンタクトホールＣＨ８を介して負荷トランジスタＬＴ２のソース領域に電気的に接続される導電層ＣＬ２は電源線Ｖｄｄとして機能する。これらのビット線ＢＬ、／ＢＬおよび電源線Ｖｄｄは、図中縦方向に沿って互いに並走するように延びている。
【００５９】
またビアホールＶＨ１１、ＶＨ１２、ＶＨ１７、ＶＨ１８の各々の内部の導電層ＰＬ２も個別に導電層ＣＬ２と電気的に接続されている。
【００６０】
主に図１１を参照して、層間絶縁層ＩＩ３上には、絶縁層ＢＬ３と層間絶縁層ＩＩ４とが順に積層して形成されている。この絶縁層ＢＬ３および層間絶縁層ＩＩ４には複数のビアホールＶＨ２１〜ＶＨ２４が形成されており、複数のビアホールＶＨ２１〜ＶＨ２４の各々に連通するように層間絶縁層ＩＩ４の表面に導電層埋め込み用の溝が形成されている。
【００６１】
複数のビアホールＶＨ２１〜ＶＨ２４の各々には、導電層（図示せず）が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第３メタル層）ＣＬ３の各々が埋め込まれている。これら複数の導電層ＣＬ３により導電層パターンが形成されている。
【００６２】
主に図１０を参照して、ビアホールＶＨ２１、ビアホールＶＨ１１およびコンタクトホールＣＨ１を介してドライバトランジスタＤＴ１のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２２、ビアホールＶＨ１２およびコンタクトホールＣＨ２を介してドライバトランジスタＤＴ２のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２３、ビアホールＶＨ１７およびコンタクトホールＣＨ９を介してアクセストランジスタＡＴ１のゲート電極層ＧＥ３に電気的に接続され、かつビアホールＶＨ２４、ビアホールＶＨ１８およびコンタクトホールＣＨ１０を介してアクセストランジスタＡＴ２のゲート電極層ＧＥ３に電気的に接続される導電層ＣＬ３はワード線ＷＬとして機能する。これらのＧＮＤ線およびワード線ＷＬは、図中横方向に沿って互いに並走するように延びている。
【００６３】
次に、本実施の形態の作用効果について比較例と比較して説明する。
本実施の形態によれば、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行なわれるため、硫酸と過酸化水素水との混合液であるＳＰＭで洗浄する場合（比較例１）よりもゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制することができる。以下、そのことを説明する。
【００６４】
比較例１では、図５の状態から変質層ＡＬを除去するために、シェアードコンタクトホールＳＣ２にＳＰＭ洗浄とＡＰＭ洗浄とが連続的に行なわれる。図２３を参照して、比較例１ではＳＰＭ洗浄とＡＰＭ洗浄とにより変質層ＡＬが除去されるが、ゲート電極層の側壁が露出しているためゲートメタル（たとえば、ＴｉＮ）が溶解して消失することがわかった。
【００６５】
そこで鋭意検討した結果、図１２を参照して、ゲートメタルＧＭの材料であるＴｉＮに対するエッチングレートは、ＳＰＭでは２０ｎｍ／ｍｉｎであることがわかった。この問題を解決すべく本発明者らがさらに検討した結果、Ｈ2ＳＯ4（硫酸）とＨ2Ｏ2（過酸化水素）とで別工程でエッチングすれば、ＴｉＮに対するエッチングレートは、Ｈ2ＳＯ4（硫酸）では０．２ｎｍ／ｍｉｎであり、Ｈ2Ｏ2（過酸化水素）では１ｎｍ／ｍｉｎとなることがわかった。したがって、ＴｉＮに対する硫酸、過酸化水素水の各々のエッチングレートは、ＳＰＭのエッチングレートより非常に小さい値となる。よって、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なうことによりＳＰＭ洗浄よりゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制できることがわかった。
【００６６】
本実施の形態では、硫酸の酸化還元電位がＳＰＭの酸化還元電位より低いためゲートメタルＧＭ（たとえば、ＴｉＮ）に対するエッチングレートをＳＰＭで洗浄する場合よりも低くすることができる。したがって、ＳＰＭで洗浄する場合よりもゲートメタルＧＭの除去を抑制することができる。ゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制できるため、トランジスタ特性が劣化しない。
【００６７】
また、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なってもポリマーよりなる変質層を除去することができる。比較例１のＳＰＭ洗浄では下記の式（１）で示されるように硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）からカロ酸（Ｈ2ＳＯ5）が生成される。
【００６８】
【化１】
【００６９】
下記の式（２）で示されるようにカロ酸により変質層ＡＬに含まれる有機物Ｒ１が酸化される。このようにして変質層ＡＬに含まれる有機物Ｒ１を含有するポリマーが分解除去される。なお、有機物Ｒ１の一部は、酸化されず有機物Ｒ２として残存し得る。
【００７０】
【化２】
【００７１】
なお、下記の式（３）で示されるようにカロ酸により変質層ＡＬに含まれるシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化される。これによりシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化保護される。
【００７２】
【化３】
【００７３】
本実施の形態では、下記の式（４）および（５）で示されるように硫酸により変質層ＡＬのポリマーに含まれる有機物Ｒ１が酸化される。このようにして変質層ＡＬに含まれる有機物Ｒ１を含有するポリマーが分解除去される。これにより、残留ガスの生成物とレジスト起因の有機物とを含有するポリマーを分解除去することができる。なお、有機物Ｒ１の一部は、酸化されず有機物Ｒ２として残存し得る。
【００７４】
【化４】
【００７５】
【化５】
【００７６】
なお、下記の式（６）で示されるように過酸化水素により変質層ＡＬに含まれるシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化される。これによりシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化保護される。
【００７７】
【化６】
【００７８】
つまり、本実施の形態によれば、硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行われることにより、残留ガスの生成物とレジスト起因の有機物を含有したポリマーの分解効果を損なうことなく、ゲートメタルＧＭの溶解を抑制することができる。
【００７９】
また、本実施の形態によれば、ＡＰＭ洗浄を行なうことによりシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）を除去することができる。
【００８０】
また、本実施の形態によれば、ＡＰＭ洗浄を低温化することにより、シェアードコンタクトホールＳＣ２の底のシリサイド（たとえば、ＮｉＰｔＳｉ）の酸化層（たとえば、ＮｉＰｔＳｉＯｘ）のエッチング量とゲートメタルＧＭ（たとえば、ＴｉＮ）のエッチング量との選択比を向上させることができる。これにより、ゲートメタルＧＭの溶解の抑制と良好なコンタクト抵抗の取得との両立が可能となる。この点について詳細に説明する。
【００８１】
図１３を参照して、ゲートメタルＧＭの材料であるＴｉＮおよびＴｈ．Ｏｘ（熱酸化膜）のＡＰＭでのエッチングレートの温度依存性が示されている。図１３では、測定の便宜のためシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）ではなくＴｈ．Ｏｘ（熱酸化膜）が示されているが、エッチングレートの温度依存性についてシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）とＴｈ．Ｏｘとは同様の傾向を有している。図１３に示されるように、低温の方がＴｉＮに対するＴｈ．Ｏｘの選択比が良くなる。したがって、低温の方がＴｉＮに対するシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）の選択比が良くなる。
【００８２】
ＮｉＰｔＳｉＯｘの除去に必要なエッチング量としてはＴｈ．Ｏｘ換算で１ｎｍ程度である。ＴｉＮのエッチング量は、３２ｎｍノード以降のＳｏＣ（System on a Chip）製品への適用を考慮すると３０ｎｍ以下に抑えることが好ましい。ＴｉＮのエッチング量が３０ｎｍ以下であれば活性層までの距離（図８中矢印Ｌ）より短いためトランジスタ特性が劣化しない。
【００８３】
図１３を参照して、ＡＰＭの温度が５０℃の場合のエッチングレートは、Ｔｈ．Ｏｘが約０．０２ｎｍ／ｍｉｎであり、ＴｉＮが約０．６ｎｍ／ｍｉｎである。したがって、ＡＰＭの温度が５０℃の場合には、ＮｉＰｔＳｉＯｘのエッチング量はＴｈ．Ｏｘ換算で約１ｎｍとなり、ＴｉＮのエッチング量は約３０ｎｍとなる。よって、ＡＰＭの処理温度を５０℃以下にすることによりＴｉＮのエッチング量を３０ｎｍ以下にすることができる。
【００８４】
ただし、処理温度が低すぎるとＴｈ．Ｏｘ換算で１ｎｍ程度のＮｉＰｔＳｉＯｘのエッチング量を得るのに処理時間がかかりすぎ、生産性を低下させる要因となる。したがって、ＡＰＭの処理温度を５０℃以下で生産性を低下させない処理温度とすることによりＴｉＮのエッチング量を抑制しつつ生産性を向上させることができる。
【００８５】
本実施の形態では、ゲートメタルＧＭの除去を抑制することができるためフッ素系の洗浄液を用いる必要がない。したがって、シェアードコンタクトホールＳＣ２内において、ゲート電極層ＧＥ２上のシリサイド層ＳＣＬと半導体基板ＳＢの主表面ＭＳ上のシリサイド層ＳＣＬのシリサイドが欠落しないので良好なコンタクト抵抗を得ることができる。
【００８６】
よって、本実施の形態では、ゲートメタルＧＭの溶解の抑制と良好なコンタクト抵抗の取得とを両立することができる。
【００８７】
（実施の形態２）
本実施の形態は、実施の形態１と比較してシェアードコンタクトホール内の洗浄を行なう前にゲート電極層の側壁に酸化膜が形成されている点とＡＰＭ洗浄のかわりにアンモニア水洗浄を行なう点で主に異なっている。
【００８８】
本実施の形態では、シェアードコンタクトホールＳＣ２が形成される段階（図５参照）までは、実施の形態１と同様の製造方法が適用される。
【００８９】
図１４を参照して、本実施の形態では、シェアードコンタクトホールＳＣ２内において、ゲート電極層ＧＥ２の側壁とゲート電極層ＧＥ２上のシリサイド層ＳＣＬと半導体基板ＳＢの主表面ＭＳ上のシリサイド層ＳＣＬとに酸化性のアッシング処理により犠牲層ＯＬが形成される。犠牲層ＯＬは、たとえば酸化層で形成される。犠牲層ＯＬの上には変質層ＡＬが形成される。
【００９０】
図１５を参照して、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とが別々に行なわれる。実施の形態１のＡＰＭ洗浄のかわりにアンモニア水洗浄が行なわれる。
【００９１】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９２】
次に本実施の形態の作用効果について比較例と比較して説明する。
本実施の形態によれば、硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行われることにより、残留ガスの生成物とレジスト起因の有機物を含有したポリマーの分解効果を損なうことなく、ゲートメタルＧＭの溶解を抑制することができる。
【００９３】
本実施の形態によれば、アンモニア水洗浄では過酸化水素水を含まないためＡＰＭ洗浄と比較してゲートメタルＧＭ（たとえば、ＴｉＮ）のエッチング量をより抑えることができる。これにより、トランジスタ特性の劣化を抑制できる。
【００９４】
比較例１のＡＰＭ洗浄では下記の式（７）で示されるように過酸化水素（Ｈ2Ｏ2）によりシリコン（Ｓｉ）が酸化される。下記の式（８）で示されるようにシリコン酸化物（ＳｉＯ2）がアンモニア水の水酸化物イオン（ＯＨ-）と反応することによりエッチングされる。
【００９５】
【化７】
【００９６】
【化８】
【００９７】
本実施の形態のアンモニア水洗浄では、下記の式（９）で示されるようにシリコン（Ｓｉ）がアンモニア水の水酸化物イオン（ＯＨ-）と反応することによりエッチングされる。
【００９８】
【化９】
【００９９】
シリコン（Ｓｉ）がアンモニア水の水酸化物イオン（ＯＨ-）によりダイレクトにエッチングされる場合は、過酸化水素水による酸化を経る場合よりエッチングの速度が速い。そのためアンモニア水洗浄ではＡＰＭ洗浄よりシリコン（Ｓｉ）がダメージを受けやすい。
【０１００】
本実施の形態によれば、犠牲層ＯＬによりアンモニア水がゲートポリシリコンＧＰに接触することが抑制されるため、アンモニア水洗浄によりゲートポリシリコンＧＰがエッチングされることを抑制することができる。
【０１０１】
また犠牲層ＯＬにより硫酸および過酸化水素水がゲートメタルＧＭに接触することが防止されるため、硫酸洗浄および過酸化水素水洗浄によりゲートメタルＧＭがエッチングされることを防止することができる。
【０１０２】
（実施の形態３）
本実施の形態は、実施の形態１と比較してゲートメタルの側壁部に絶縁層を形成する点とＳＰＭ洗浄する点とＡＰＭ洗浄する点とで主に異なっている。
【０１０３】
本実施の形態では、層間絶縁層ＩＩ１がエッチングされる段階（図４参照）までは、実施の形態１と同様の製造方法が適用される。本実施の形態では、ライナー窒化膜ＬＮが第１の絶縁層に該当し、層間絶縁層ＩＩ１が第２の絶縁層に該当する。半導体基板ＳＢの主表面ＭＳ直上のライナー窒化膜ＬＮの部分とゲード電極層ＧＥ２直上および側壁のライナー窒化膜ＬＮの部分とが層間絶縁層ＩＩ１から露出するようにシェアードコンタクトホールＳＣ２のための孔が形成される。
【０１０４】
図１６を参照して、第３の絶縁層ＩＬ３がシェアードコンタクトホールＳＣ２のための孔と層間絶縁層ＩＩ１との上にデポジションにより形成される。第３の絶縁層ＩＬ３は、少なくともゲートメタルＧＭ（たとえば、ＴｉＮ）の側壁部に形成されていればよい。第３の絶縁層ＩＬ３は、たとえばＳｉＮで形成される。第３の絶縁層ＩＬ３は、たとえばシリコン酸化膜で形成されていてもよい。第３の絶縁層ＩＬ３は、後肯定のエッチングにより取りきれる膜厚とエッチングされた後にサイドウォールスペーサＳＷが残る膜厚との間の厚さに形成されることが好ましい。
【０１０５】
図１７を参照して、第３の絶縁層ＩＬ３とライナー窒化膜ＬＮがマスク無しでエッチングされることによりシェアードコンタクトホールＳＣ２が形成される。ドライエッチングの異方性によりゲート電極層ＧＥ２の側壁部のゲートポリシリコンＧＰとゲートメタルＧＭとが露出しないようにシェアードコンタクトホールＳＣ２のための孔の底の第３の絶縁層ＩＬ３およびライナー窒化膜ＬＮとが除去され得る。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に変質層ＡＬが形成される。
【０１０６】
図１８を参照して、ゲート電極層ＧＥ２の側壁を構成するゲートメタルＧＭの側壁部が第３の絶縁層ＩＬ３で覆われた状態でシェアードコンタクトホールＳＣ２のための孔にＳＰＭ洗浄とＡＰＭ洗浄とが別々に行なれる。
【０１０７】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０８】
本実施の形態によれば、第３の絶縁層ＩＬ３によりゲートメタルＧＭ（たとえば、ＴｉＮ）が露出することが防止されるため、ＳＰＭ洗浄およびＡＰＭ洗浄を行ってもゲートメタルＧＭの溶解を防止することができる。これによりトランジスタ特性の劣化を防ぐことができる。
【０１０９】
また、半導体装置の製造方法では、積層構造の各層の形成時にばらつきが発生するため各層オーバーエッチング量が大きく設定される。本実施の形態では、第３の絶縁層ＩＬ３を後から形成するため、第３の絶縁層ＩＬ３のオーバーエッチング量を制御することにより、第３の絶縁層ＩＬ３を形成しない場合と比較して各層のオーバーエッチング量を小さく設定することができる。
【０１１０】
（実施の形態４）
本実施の形態は、実施の形態１と比較してシリサイド層ＳＣＬの上に犠牲層を形成する点とフッ素系薬液で洗浄する点で主に異なっている。
【０１１１】
本実施の形態では、シリサイド層ＳＣＬが形成される段階（図２参照）までは、実施の形態１と同様の製造方法が適用される。
【０１１２】
図１９を参照して、半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に犠牲層ＯＸが形成される。犠牲層ＯＸは、酸化性のアッシング処理を施すことにより形成される。酸化性のアッシング処理としては、たとえばＯ2（酸素）プラズマにより２分間程度の処理が施される。
【０１１３】
図２０を参照して、犠牲層ＯＸ、サイドウォールスペーサＳＷなどを覆うように半導体基板ＳＢの主表面ＭＳ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層される。その後、層間絶縁層ＩＩ１にＣＭＰが施される。
【０１１４】
図２１を参照して、層間絶縁層ＩＩ１にエッチングが施される。ライナー窒化膜ＬＮがエッチングされることによりシェアードコンタクトホールＳＣ２のための孔が形成される。この際、シェアードコンタクトホールＳＣ２のための孔内のゲート電極層ＧＥ２の側壁に形成されたライナー窒化膜ＬＮとサイドウォールスペーサＳＷとが除去される。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方の犠牲層ＯＸの上に変質層ＡＬが形成される。
【０１１５】
図２２を参照して、シェアードコンタクトホールＳＣ２のための孔にフッ素系薬液による洗浄が行なれる。フッ素系薬液は、たとえばフッ素系化合物と有機溶剤と水からなっている。これにより、変質層ＡＬならびに半導体基板ＳＢの主表面ＭＳ直上およびゲート電極層ＧＥ２直上の犠牲層ＯＸが除去される。フッ素系薬液による洗浄は、犠牲層ＯＸをちょうど取りきる程度の時間で行なわれることが好ましい。
【０１１６】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１７】
次に本実施の形態の作用効果について比較例と比較して説明する。
比較例２では、シェアードコンタクトホールＳＣ２にフッ素系薬液による洗浄が行われる。図２４を参照して、フッ素系薬液による洗浄により変質層ＡＬが除去されるが、ドライエッチングによりダメージを受けたシリサイド（たとえば、ＮｉＰｔＳｉ）が粒界に沿って塊状で落下する現象が起きる。これによりコンタクト抵抗が増大する不良が発生する。
【０１１８】
本実施の形態によれば、犠牲層ＯＸを形成することにより、シリサイドをドライエッチングによるダメージから保護することができる。またシリサイドをフッ素系薬液によるダメージから保護することができる。これにより、良好なコンタクト抵抗を得ることができる。
【０１１９】
本実施の形態によれば、フッ素系薬液による洗浄ではゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解が抑制されるため、トランジスタ特性が劣化しない。
【０１２０】
（実施の形態５）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２１】
図１９を参照して、本実施の形態では、犠牲層ＯＸは、酸化性のウェット処理を施すことにより形成される。酸化性のウェット処理としては、たとえば９８質量％硫酸と３０質量％過酸化水素とを体積比で５：１の割合で混合された硫酸過水水溶液により１０分間程度の処理が施される。硫酸過水水溶液の温度は、たとえば１３０℃に設定される。
【０１２２】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２３】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
（実施の形態６）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２４】
図１９を参照して、本実施の形態では、犠牲層ＯＸは、低温のＳｉＯ2（シリコン酸化膜）を堆積することより形成される。低温のＳｉＯ2膜は、たとえば３００℃のプラズマＴＥＯＳ（Tetraethoxysilane）膜を１〜２ｎｍ程度デポジションして形成される。
【０１２５】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２６】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
（実施の形態７）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２７】
図１９を参照して、半導体基板ＳＢの主表面ＭＳ全面に高融点金属層が形成され、熱処理が施されることによりゲート電極層ＧＥ２および半導体基板ＳＢの主表面ＭＳ上にシリサイド層ＳＣＬが形成される。たとえば、高融点金属層は、ＮｉＰｔ膜、ＴｉＮ膜を順次堆積することにより形成される。この後、Ｎ2（窒素）雰囲気にて第１段階のアニールが施されることによりシリコンとの反応が進められる。その後、未反応の余剰なＮｉＰｔ膜、ＴｉＮ膜が薬液洗浄によって除去される。さらに微量のＯ2（酸素）を含むＮ2雰囲気にて第２段階のアニールが施されることによりシリコンとの反応が進められてシリサイド層ＳＣＬとシリサイドの酸化層が形成される。本実施の形態では、このシリサイドの酸化層が犠牲層ＯＸに該当する。Ｏ2ガスの流量としては、Ｎ2ガスの流量に対して１０％程度に設定される。
【０１２８】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２９】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
また、本実施の形態によれば、犠牲層ＯＸを形成するためシリサイドを酸化させる工程を追加する必要がないので生産性を向上させることができる。
【０１３０】
上記では、シリサイドについて、ＮｉＰｔＳｉを例として説明したが、Ｎｉ、Ｃｏ（コバルト）およびＴｉよりなる群から選ばれる１種以上の元素を含む金属のシリサイドおよび合金のシリサイドの少なくともいずれかが含まれていればよい。たとえば、ＮｉＰｔＳｉ（ニッケルプラチナシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＣｏＳｉ（コバルトシリサイド）、ＴｉＳｉ（チタンシリサイド）などが適用され得る。
【０１３１】
上記では、ゲートメタルＧＭについて、ＴｉＮを例として説明したが、積層ゲートは、Ｔｉ、Ｗ、Ｔａ（タンタル）およびＡｌ（アルミニウム）よりなる群から選ばれる１種以上の元素を含む金属、合金、その金属の窒化物、その合金の窒化物、その金属のシリサイドおよびその合金のシリサイドの少なくともいずれかが含まれていればよい。たとえば、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）、ＴａＳｉＮ（窒化タンタルシリサイド）、ＴｉＡｌＮ（窒化チタンアルミニウム）などが適用され得る。
【０１３２】
なお、ＡＰＭ洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されていることが好ましい。
【０１３３】
なお、アンモニア水洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されていることが好ましい。
【０１３４】
なお、上記のアルカリ薬液は、アンモニア以外にＴＭＡＨ（テトラメチルアンモニウムハイドロキサイド）、アミンなどを含む薬液であってもよい。
【０１３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１３６】
本発明は、シェアードコンタクトホールが形成された半導体装置の洗浄方法に特に有利に適用され得る。
【符号の説明】
【０１３７】
ＡＴ１，ＡＴ２ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＢＬ１〜ＢＬ３ 絶縁層、ＣＨ１〜ＣＨ１０ コンタクトホール、ＣＨＮ１，ＣＨＮ２ チャネル形成領域、ＣＬ１〜ＣＬ３ 導電層、ＤＴ１，ＤＴ２ ドライバトランジスタ、ＧＥ ゲート電極用導電層、ＧＥ１〜ＧＥ４ ゲート電極層、ＧＩ ゲート絶縁層、ＧＭ ゲートメタル、ＧＰ ゲートポリシリコン、ＩＩ１〜ＩＩ４ 層間絶縁層、ＩＬ 絶縁層、ＩＬ３ 第３の絶縁膜、ＬＮ ライナー窒化膜、ＬＴ１，ＬＴ２ 負荷トランジスタ、ＭＣ メモリセル領域、ＭＳ 主表面、Ｎ１，Ｎ２ 記憶ノード、ＮＩＲ ｎ型不純物領域、ＮＷ ｎ型ウエル領域、ＯＬ，ＯＸ 犠牲層、ＰＩＲ ｐ型不純物領域、ＰＬ１，ＰＬ２ 導電層、ＰＷ１，ＰＷ２ ｐ型ウエル領域、ＳＢ 半導体基板、ＳＣ１，ＳＣ２ シェアードコンタクトホール、ＳＣＬ シリサイド層、ＳＷ サイドウォールスペーサ、ＴＩ 充填物、ＶＨ１１〜ＶＨ１８，ＶＨ２１〜ＶＨ２４ ビアホール、ＷＬ ワード線。
【技術分野】
【０００１】
本発明は、半導体装置の洗浄方法に関し、特に、シェアードコンタクトホールが形成された半導体装置の洗浄方法に関するものである。
【背景技術】
【０００２】
半導体装置のコンタクトホール形成工程においては、良好なコンタクト抵抗を得るために、コンタクトホール形成のためのドライエッチング後の変質層の除去が必要である。この変質層は、ドライエッチング後の残渣物（残留ガスの生成物とレジスト起因の有機物とを含有するポリマー）およびコンタクトホールの底のシリサイドの酸化層を含んでいる。従来、この変質層は、ＳＰＭ（Sulfuric Acid/Hydrogen Peroxide/Water Mixture；硫酸と過酸化水素水と水との混合液）およびＡＰＭ（Ammonium Hydroxide/Hydrogen Peroxide/Water mixture；アンモニア水と過酸化水素水と水との混合液）を用いた洗浄により除去される。
【０００３】
より具体的には、たとえばＣＦ（fluorocarbon；フロロカーボン）系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーがＳＰＭにより分解除去される。また、たとえばコンタクトホールの底のシリサイド（ＮｉＰｔＳｉ；ニッケルプラチナシリサイド）の酸化層であるＮｉＰｔＳｉＯｘがＡＰＭによりエッチングによって除去される。
【０００４】
一般的な半導体装置の基板洗浄の技術は、たとえば特開２０００−３３１９７８号公報（特許文献１）、特開２００８−８５１２４号公報（特許文献２）などに記載されている。特開２０００−３３１９７８号公報にはポリメタルゲート電極の形成において、レジスト残さ、パーティクルまたはドライエッチングにより生じたポリマーなどを除去するため、ＳＰＭ溶液とＡＰＭ溶液とを順次用いてシリコン基板を洗浄することが記載されている。また、特開２００８−８５１２４号公報には、コンタクトホール下面の半導体基板表面およびコンタクトホール下面のコンタクトプラグ表面にコバルトシリサイド層が形成された後に、未反応コバルトを硫酸などを用いて除去することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−３３１９７８号公報
【特許文献２】特開２００８−８５１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
３２ｎｍノード以降のＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造の採用が検討されている。Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造では、ゲート電極層にゲートメタルが用いられる。Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ構造において、ＳＲＡＭ（Static Random Access Memory）部では、活性領域とゲート電極層との両方に達する１つのコンタクトホールからなるシェアードコンタクトが採用され得る。シェアードコンタクトの洗浄では、ゲートメタル材料（たとえば、窒化チタン）とシェアードコンタクトホールの底のシリサイド（たとえば、ＮｉＰｔＳｉ）とが同時にシェアードコンタクトホールから露出した状態で、ホールエッチング後の変質層（ドライエッチング後の残渣物、シリサイドの酸化層）の除去が必要とされる。
【０００７】
従来のｐｏｌｙ−Ｓｉ（多結晶シリコン）／ＳｉＯＮ（シリコン酸窒化物）ゲート構造で用いられるＳＰＭの洗浄液はゲートメタル材料（たとえば、窒化チタン）を溶解する。これにより、トランジスタ特性が劣化し、不良が発生する。そのためＳＰＭの洗浄液を変質層の除去に使用することは困難である。
【０００８】
一方、フッ素系の洗浄液はゲートメタル材料（たとえば、窒化チタン）を溶解しない。しかし、フッ素系の洗浄液でドライエッチング後のシェアードコンタクトホールを洗浄する場合、ドライエッチングによってダメージを受けたシェアードコンタクトホールの底のシリサイド（たとえば、ＮｉＰｔＳｉ）が粒界に沿って塊状で欠落する現象が起きる。これにより、コンタクト抵抗が増大する不良が発生するため、変質層の除去と良好なコンタクト抵抗の取得の両立は困難である。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、ゲートメタル材料の溶解抑制と良好なコンタクト抵抗取得とを両立可能な半導体装置の洗浄方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置の洗浄方法は、以下の工程を備えている。
シリコンを含み、かつ主表面を有する半導体基板が準備される。主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートが形成される。主表面とシリコン層表面との各々にシリサイドが形成される。主表面と積層ゲート表面との各々のシリサイドの上に絶縁層が形成される。半導体基板の主表面と積層ゲートの表面との各々のシリサイドが絶縁層から露出するようにシェアードコンタクトホールが絶縁層に形成される。シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行なうことによりシェアードコンタクトホールに形成された変質層が除去される。
【発明の効果】
【００１１】
本実施例の半導体装置の洗浄方法によれば、シェアードコンタクトホールに硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行なわれるため、硫酸と過酸化水素水との混合液であるＳＰＭで洗浄する場合よりもメタル層の溶解を抑制することができる。メタル層の溶解を抑制できるため、トランジスタ特性が劣化しない。
【００１２】
また、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なってもポリマーよりなる変質層を除去することができる。また、ＡＰＭ洗浄を行なうためシリサイドの酸化層よりなる変質層を除去することもできる。
【００１３】
また、メタル層の溶解を抑制することができるためフッ素系の洗浄液を用いる必要がない。したがって、シリサイドが欠落しないので良好なコンタクト抵抗を得ることができる。以上より、変質層を除去しつつ、ゲートメタル（メタル層）の溶解の抑制と良好なコンタクト抵抗の取得とを両立することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における半導体装置の製造方法のソース／ドレイン領域が形成された状態を示す概略断面図であり、図１１の一点鎖線で囲まれたシェアードコンタクトホール付近を示す図である。
【図２】本発明の実施の形態１における図１の次工程を示す概略断面図である。
【図３】本発明の実施の形態１における図２の次工程を示す概略断面図である。
【図４】本発明の実施の形態１における図３の次工程を示す概略断面図である。
【図５】本発明の実施の形態１における図４の次工程を示す概略断面図である。
【図６】本発明の実施の形態１における図５の次工程を示す概略断面図である。
【図７】ＳＲＡＭのメモリセルの等価回路図である。
【図８】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第１層目を示す概略平面図である。
【図９】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第２層目を示す概略平面図である。
【図１０】本発明の実施の形態１における半導体装置の平面レイアウト構成を下から第３層目を示す概略平面図である。
【図１１】図８〜図１０のＶ−Ｖ線に沿う概略断面図である。
【図１２】本発明の実施の形態１における硫酸洗浄および過酸化水素水洗浄ならびに比較例１のＳＰＭ洗浄によるゲートメタルに対するエッチングレートを示す図である。
【図１３】ＡＰＭでのエッチングレートの温度依存性を示す図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の酸化層が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図１５】本発明の実施の形態２における図１４の次工程を示す概略断面図である。
【図１６】本発明の実施の形態３における半導体装置の製造方法の第３の絶縁膜が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図１７】本発明の実施の形態３における図１６の次工程を示す概略断面図である。
【図１８】本発明の実施の形態４における図１７の次工程を示す概略断面図である。
【図１９】本発明の実施の形態５〜７における半導体装置の製造方法の犠牲層が形成された状態を示す概略断面図であり、シェアードコンタクトホール付近を示す図である。
【図２０】本発明の実施の形態５〜７における図１９の次工程を示す概略断面図である。
【図２１】本発明の実施の形態５〜７における図２０の次工程を示す概略断面図である。
【図２２】本発明の実施の形態５〜７における図２１の次工程を示す概略断面図である。
【図２３】比較例１におけるシェアードコンタクトホール付近を示す概略断面図である。
【図２４】比較例２におけるシェアードコンタクトホール付近を示す概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態の半導体装置の洗浄方法を含む製造方法について図１〜図６を用いて説明する。
【００１６】
図１を参照して、たとえばシリコンよりなる半導体基板ＳＢに充填物ＴＩが埋め込まれることによりＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造が形成される。充填物ＴＩは、たとえばシリコン酸化膜からなる分離酸化膜で形成される。半導体基板ＳＢの主表面ＭＳ上にゲート絶縁層ＧＩとゲート電極用導電層とが形成される。ゲート絶縁層ＧＩは、たとえばＨｉｇｈ−ｋゲート酸化膜で形成される。
【００１７】
ゲート電極用導電層上にたとえばフォトレジスト（図示しない）が塗布される。続いてフォトレジストがパターニングされる。このフォトレジストのパターンをマスクとしてゲート電極用導電層にエッチングが施される。これにより、ゲート電極用導電層がパターニングされて積層ゲートであるゲート電極層ＧＥ２などが形成される。ゲート電極層ＧＥ２は、メタル層であるゲートメタルＧＭとシリコン層であるゲート多結晶シリコン（以下、多結晶シリコンをポリシリコンと称する。）ＧＰとで形成される。ゲートメタルＧＭは、たとえばＴｉＮ（窒化チタン）で形成される。この後、フォトレジストのパターンがアッシングなどにより除去される。
【００１８】
続いてゲート電極層ＧＥ２などをマスクとして不純物をイオン注入することなどにより、半導体基板ＳＢの主表面ＭＳにソース／ドレイン領域の低濃度領域が形成される。
【００１９】
この後、ゲート電極層ＧＥ２などの上を覆うようにサイドウォールスペーサ用の絶縁層が形成される。この絶縁層は、たとえばシリコン酸化膜で形成される。この絶縁層上に、たとえばＳｉＮ（窒化シリコン）膜が形成される。その後、半導体基板ＳＢの主表面ＭＳが露出するまで全面エッチバックが施される。この際、ＳｉＮ膜が除去されることによりゲート電極層ＧＥ２などの側壁にサイドウォールスペーサ用の絶縁層が残存して、サイドウォールスペーサＳＷが形成される。
【００２０】
このサイドウォールスペーサＳＷとゲート電極層ＧＥ２などをマスクとして不純物をイオン注入などすることにより、半導体基板ＳＢの主表面ＭＳにソース／ドレイン領域の高濃度領域が形成される。このようにして、たとえばｐ型の低濃度領域と高濃度領域とによりＬＤＤ（Lightly Doped Drain）構造を有するｐ型のソース／ドレイン領域ＰＩＲが形成される。
【００２１】
図２を参照して、半導体基板ＳＢの主表面ＭＳ全面に高融点金属層が形成され、熱処理が施されることによりゲート電極層ＧＥ２および半導体基板ＳＢの主表面ＭＳ上にシリサイド層（シリサイド）ＳＣＬが形成される。たとえば、高融点金属層は、ＮｉＰｔ（ニッケルプラチナ）膜、ＴｉＮ膜を順次堆積することにより形成される。この後、Ｎ2（窒素）雰囲気にて第１段階のアニールが施されることによりシリコンとの反応が進められる。その後、未反応の余剰なＮｉＰｔ膜、ＴｉＮ膜が薬液洗浄によって除去される。さらにＮ2雰囲気にて第２段階のアニールが施されることによりシリコンとの反応が進められてシリサイド層ＳＣＬが形成される。
【００２２】
図３を参照して、ゲート電極ＧＥ２、サイドウォールスペーサＳＷなどを覆うように半導体基板ＳＢの主表面ＭＳ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成される。ライナー窒化膜ＬＮと層間絶縁層ＩＩ１とが絶縁層ＩＬを形成する。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２の表面との各々のシリサイド層ＳＣＬの上に絶縁層ＩＬが形成される。ライナー窒化膜ＬＮは、たとえばＳｉＮ膜で形成される。層間絶縁層ＩＩ１は、たとえばシリコン酸化膜で形成される。その後、層間絶縁層ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）される。
【００２３】
図４を参照して、層間絶縁層ＩＩ１に図示しないレジストがパターニングされる。レジストのパターンをマスクとして層間絶縁層ＩＩ１にエッチングが施される。この後、レジストはアッシングなどにより除去される。これにより、活性領域である半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２の表面との各々のシリサイド層ＳＣＬの上方にシェアードコンタクトのための孔が形成される。なお、半導体基板ＳＢの主表面ＭＳおよびゲート電極層のそれぞれにのみコンタクトホールを形成するパターンも存在する。
【００２４】
図５を参照して、ライナー窒化膜ＬＮがマスク無しでエッチングされることによりシリサイド層ＳＣＬが絶縁層ＩＬから露出するようにシェアードコンタクトホールＳＣ２が形成される。この際、シェアードコンタクトホールＳＣ２内のゲート電極層ＧＥ２の側壁に形成されたライナー窒化膜ＬＮとサイドウォールスペーサＳＷとが除去される。そのため、シェアードコンタクトホールＳＣ２内のゲート電極層ＧＥ２の側壁では、ゲートポリシリコンＧＰ、ゲートメタルＧＭなどが露出する。
【００２５】
また、半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に変質層ＡＬが形成される。変質層ＡＬは、たとえばＣＦ系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーと、シリサイドの酸化層であるＮｉＰｔＳｉＯｘとで形成される。変質層ＡＬは、導電層ＰＬ１との良好な接触を妨げることによりコンタクト抵抗増大の不良要因となる。導電層ＰＬ１は、たとえばタングステン（Ｗ）プラグである。
【００２６】
図６を参照して、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とＡＰＭ洗浄とがそれぞれ別工程で行なれる。これにより変質層ＡＬが除去される。硫酸洗浄では、硫酸の温度は、たとえば８０℃に設定される。洗浄時間は、たとえば１分間に設定される。過酸化水素水洗浄では、過酸化水素水の温度は、たとえば室温（２５℃）に設定される。洗浄時間は、たとえば３０秒間に設定される。
【００２７】
ＡＰＭ洗浄では、ＡＰＭの温度（液温）は、たとえば５０℃以下に設定される。ＡＰＭの温度は５０℃〜室温に設定されることが好ましい。ＡＰＭの混合比は、たとえば２９質量％アンモニア水と３０質量％過酸化水素水と純水とが１：１：５０、または４：１：２００の比率に設定される。２９質量％アンモニア水と純水との混合比は、１：５０以上が好ましい。３０質量％過酸化水素水と純水との混合比は、１：４００〜１：５０の間が好ましい。
【００２８】
硫酸洗浄、過酸化水素水洗浄、ＡＰＭ洗浄の各々の洗浄の順番に制限はない。ＣＦ系の残留ガスの生成物とレジスト起因の有機物とを含有するポリマーは、はっ水性を有しているので効果的に洗浄するために、硫酸洗浄、過酸化水素水洗浄、ＡＰＭ洗浄の順に洗浄することが好ましい。
【００２９】
この後、シェアードコンタクト内に導電性のプラグ層が形成される。
次に、上記のシェアードコンタクトが適用されるデバイスとしてＳＲＡＭデバイスについて図７〜図１１を用いて説明する。
【００３０】
図７を参照して、ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭのメモリセルはたとえばフルＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のメモリセルである。
【００３１】
このＳＲＡＭではマトリックス（行列）状に配置された相補型データ線（ビット線）ＢＬ、／ＢＬとワード線ＷＬとの交差部にメモリセルが配置される。このメモリセルは１対のインバータ回路からなるフリップフロップ回路および２個のアクセストランジスタＡＴ１、ＡＴ２で構成されている。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態が構成されている。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【００３２】
１対のアクセストランジスタＡＴ１、ＡＴ２の各々は、たとえばｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと称する）よりなっている。アクセストランジスタＡＴ１のソース／ドレインの一方が記憶ノードＮ１に電気的に接続されており、ソース／ドレインの他方はビット線／ＢＬに電気的に接続されている。またアクセストランジスタＡＴ２のソース／ドレインの一方は記憶ノードＮ２に電気的に接続されており、ソース／ドレインの他方はビット線ＢＬに電気的に接続されている。またアクセストランジスタＡＴ１、ＡＴ２の各々のゲートはワード線ＷＬに電気的に接続されている。このワード線ＷＬによりアクセストランジスタＡＴ１、ＡＴ２の導通、非導通状態が制御される。
【００３３】
インバータ回路は１個のドライバトランジスタＤＴ１（もしくはＤＴ２）および１個の負荷トランジスタＬＴ１（もしくはＬＴ２）で構成されている。
【００３４】
１対のドライバトランジスタＤＴ１、ＤＴ２の各々は、たとえばｎＭＯＳトランジスタよりなっている。１対のドライバトランジスタＤＴ１、ＤＴ２の各々のソースはＧＮＤ（接地電位）に電気的に接続されている。またドライバトランジスタＤＴ１のドレインは記憶ノードＮ１に電気的に接続されており、ドライバトランジスタＤＴ２のドレインは記憶ノードＮ２に電気的に接続されている。さらにドライバトランジスタＤＴ１のゲートは記憶ノードＮ２に電気的に接続されており、ドライバトランジスタＤＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００３５】
１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと称する）よりなっている。１対の負荷トランジスタＬＴ１、ＬＴ２の各々のソースはＶｄｄ電源電圧に電気的に接続されている。また負荷トランジスタＬＴ１のドレインは記憶ノードＮ１に電気的に接続されており、負荷トランジスタＬＴ２のドレインは記憶ノードＮ２に電気的に接続されている。また負荷トランジスタＬＴ１のゲートは記憶ノードＮ２に電気的に接続されており、負荷トランジスタＬＴ２のゲートは記憶ノードＮ１に電気的に接続されている。
【００３６】
このメモリセルにデータを書込むときは、ワード線ＷＬが選択されてアクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、所望の論理値に応じてビット線対ＢＬ、／ＢＬに強制的に電圧が印加されることにより、フリップフロップ回路の双安定状態がいずれかに設定される。またこのメモリセルからデータを読出すときは、アクセストランジスタＡＴ１、ＡＴ２が導通状態とされ、記憶ノードＮ１、Ｎ２の電位がビット線ＢＬ、／ＢＬに伝達される。
【００３７】
本実施の形態の半導体装置の構成においては、負荷トランジスタＬＴ１のゲート電極層と負荷トランジスタＬＴ２のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されており、負荷トランジスタＬＴ２のゲート電極層と負荷トランジスタＬＴ１のドレイン領域とがシェアードコンタクトにより互いに電気的に接続されている。以下、その構成について説明する。
【００３８】
図８および図１１を参照して、半導体基板ＳＢの主表面には、たとえばＳＴＩ（Shallow Trench Isolation）よりなるトレンチ分離構造が形成されている。このトレンチ分離構造は、半導体基板ＳＢの主表面に形成されたトレンチ分離用の溝ＴＲと、その溝ＴＲ内を充填する充填物ＴＩとを有している。
【００３９】
このトレンチ分離構造により分離された半導体基板ＳＢの主表面に、複数のＳＲＡＭメモリセルが形成されている。１つのＳＲＡＭメモリセル領域ＭＣ（図８中の破線で囲った領域）には、１対のドライバトランジスタＤＴ１、ＤＴ２、１対のアクセストランジスタＡＴ１、ＡＴ２および１対の負荷トランジスタＬＴ１、ＬＴ２が形成されている。
【００４０】
１対のドライバトランジスタＤＴ１、ＤＴ２と１対のアクセストランジスタＡＴ１、ＡＴ２との各々は、たとえばｎＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｐ型ウエル領域ＰＷ１、ＰＷ２に形成されている。また１対の負荷トランジスタＬＴ１、ＬＴ２の各々は、たとえばｐＭＯＳトランジスタよりなっており、半導体基板ＳＢの主表面のｎ型ウエル領域ＮＷ内に形成されている。
【００４１】
ドライバトランジスタＤＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ１とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４２】
ドライバトランジスタＤＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ２とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔を
あけて形成されている。ゲート電極層ＧＥ２は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４３】
アクセストランジスタＡＴ１は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ３とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ１内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ３は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４４】
アクセストランジスタＡＴ２は、１対のソース／ドレイン領域となる１対のｎ型不純物領域ＮＩＲ、ＮＩＲと、ゲート電極層ＧＥ４とを有している。１対のｎ型不純物領域ＮＩＲ、ＮＩＲの各々は、ｐ型ウエル領域ＰＷ２内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ４は、１対のｎ型不純物領域ＮＩＲ、ＮＩＲに挟まれるチャネル形成領域上にゲート絶縁層（図示せず）を挟んで形成されている。
【００４５】
負荷トランジスタＬＴ１は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ１とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ１は、１対のｎ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ１上にゲート絶縁層ＧＩを挟んで形成されている。
【００４６】
負荷トランジスタＬＴ２は、１対のソース／ドレイン領域となる１対のｐ型不純物領域ＰＩＲ、ＰＩＲと、ゲート電極層ＧＥ２とを有している。１対のｐ型不純物領域ＰＩＲ、ＰＩＲの各々は、ｎ型ウエル領域ＮＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ゲート電極層ＧＥ２は、１対のｐ型不純物領域ＰＩＲ、ＰＩＲに挟まれるチャネル形成領域ＣＨＮ２上にゲート絶縁層ＧＩを挟んで形成されている。
【００４７】
ドライバトランジスタＤＴ１のドレイン領域とアクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とは、同一のｎ型不純物領域ＮＩＲにより形成されている。またドライバトランジスタＤＴ２のドレイン領域とアクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とは、互いに同一のｎ型不純物領域ＮＩＲにより形成されている。
【００４８】
ドライバトランジスタＤＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ１のゲート電極層ＧＥ１とは、互いに同一の導電層により形成されている。またドライバトランジスタＤＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ２のゲート電極層ＧＥ２とは、互いに同一の導電層により形成されている。
【００４９】
主に図１１を参照して、これらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域に接するようにシリサイド層ＳＣＬが形成されている。またこれらのトランジスタＤＴ１、ＤＴ２、ＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２の各々のゲート電極層、ソース／ドレイン領域などを覆うように半導体基板ＳＢ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層して形成されている。ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、複数のコンタクトホールＣＨ１〜ＣＨ８および複数のシェアードコンタクトホールＳＣ１、ＳＣ２が形成されている。
【００５０】
主に図８を参照して、具体的には、ライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、ドライバトランジスタＤＴ１、ＤＴ２の各々のソース領域に達するコンタクトホールＣＨ１、ＣＨ２が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の一方（ドラ
イバトランジスタＤＴ１、ＤＴ２の各々のドレイン領域）に達するコンタクトホールＣＨ３、ＣＨ４が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、アクセストランジスタＡＴ１、ＡＴ２の各々の１対のソース／ドレイン領域の他方に達するコンタクトホールＣＨ５、ＣＨ６が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１、ＬＴ２の各々のソース領域に達するコンタクトホールＣＨ７、ＣＨ８が形成されている。
【００５１】
またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と負荷トランジスタＬＴ２のドレイン領域との双方に達するシェアードコンタクトホールＳＣ１が形成されている。またライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１には、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と負荷トランジスタＬＴ１のドレイン領域との双方に達するシェアードコンタクトホールＳＣ２が形成されている。
【００５２】
主に図１１を参照して、上記の複数のコンタクトホールＣＨ１〜ＣＨ８およびシェアードコンタクトホールＳＣ１、ＳＣ２の各々の内部には導電層ＰＬ１（図１１）が充填されている。層間絶縁層ＩＩ１上には、絶縁層ＢＬ１と層間絶縁層ＩＩ２とが順に積層して形成されている。この絶縁層ＢＬ１および層間絶縁層ＩＩ２には複数の貫通孔が形成されており、複数の貫通孔の各々の内部には複数の導電層（第１メタル層）ＣＬ１の各々が埋め込まれている。これら複数の導電層ＣＬ１により導電層パターンが構成されている。
【００５３】
主に図８を参照して、この導電層ＣＬ１により、シェアードコンタクトホールＳＣ１内の導電層ＰＬ１とコンタクトホールＣＨ４内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ１のゲート電極層ＧＥ１と、負荷トランジスタＬＴ２のドレイン領域と、ドライバトランジスタＤＴ２のドレイン領域と、アクセストランジスタＡＴ２の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００５４】
また導電層ＣＬ１により、シェアードコンタクトホールＳＣ２内の導電層ＰＬ１とコンタクトホールＣＨ３内の導電層ＰＬ１とが電気的に接続されている。これにより、負荷トランジスタＬＴ２のゲート電極層ＧＥ２と、負荷トランジスタＬＴ１のドレイン領域と、ドライバトランジスタＤＴ１のドレイン領域と、アクセストランジスタＡＴ１の１対のソース／ドレイン領域の一方とが電気的に接続されている。
【００５５】
またコンタクトホールＣＨ１、ＣＨ２、ＣＨ５〜ＣＨ８の各々の内部の導電層ＰＬ１も個別に導電層ＣＬ１と電気的に接続されている。
【００５６】
主に図１１を参照して、層間絶縁層ＩＩ２上には、絶縁層ＢＬ２と層間絶縁層ＩＩ３とが順に積層して形成されている。この絶縁層ＢＬ２および層間絶縁層ＩＩ３には複数のビアホールＶＨ１１〜ＶＨ１８が形成されており、複数のビアホールＶＨ１１〜ＶＨ１８の各々に連通するように層間絶縁層ＩＩ３の表面に導電層埋め込み用の溝が形成されている。
【００５７】
複数のビアホールＶＨ１１〜ＶＨ１８の各々には、導電層ＰＬ２が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第２メタル層）ＣＬ２の各々が埋め込まれている。これら複数の導電層ＣＬ２により導電層パターンが形成されている。
【００５８】
主に図９を参照して、ビアホールＶＨ１３およびコンタクトホールＣＨ５を介してアクセストランジスタＡＴ１の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線／ＢＬとして機能する。またビアホールＶＨ１４およびコンタクトホールＣＨ６を介してアクセストランジスタＡＴ２の１対のソース／ドレイン領域の他方に電気的に接続される導電層ＣＬ２はビット線ＢＬとして機能する。またビアホールＶＨ１
５およびコンタクトホールＣＨ７を介して負荷トランジスタＬＴ１のソース領域に電気的に接続され、かつビアホールＶＨ１６およびコンタクトホールＣＨ８を介して負荷トランジスタＬＴ２のソース領域に電気的に接続される導電層ＣＬ２は電源線Ｖｄｄとして機能する。これらのビット線ＢＬ、／ＢＬおよび電源線Ｖｄｄは、図中縦方向に沿って互いに並走するように延びている。
【００５９】
またビアホールＶＨ１１、ＶＨ１２、ＶＨ１７、ＶＨ１８の各々の内部の導電層ＰＬ２も個別に導電層ＣＬ２と電気的に接続されている。
【００６０】
主に図１１を参照して、層間絶縁層ＩＩ３上には、絶縁層ＢＬ３と層間絶縁層ＩＩ４とが順に積層して形成されている。この絶縁層ＢＬ３および層間絶縁層ＩＩ４には複数のビアホールＶＨ２１〜ＶＨ２４が形成されており、複数のビアホールＶＨ２１〜ＶＨ２４の各々に連通するように層間絶縁層ＩＩ４の表面に導電層埋め込み用の溝が形成されている。
【００６１】
複数のビアホールＶＨ２１〜ＶＨ２４の各々には、導電層（図示せず）が埋め込まれている。また複数の導電層埋め込み用の溝の各々には、複数の導電層（第３メタル層）ＣＬ３の各々が埋め込まれている。これら複数の導電層ＣＬ３により導電層パターンが形成されている。
【００６２】
主に図１０を参照して、ビアホールＶＨ２１、ビアホールＶＨ１１およびコンタクトホールＣＨ１を介してドライバトランジスタＤＴ１のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２２、ビアホールＶＨ１２およびコンタクトホールＣＨ２を介してドライバトランジスタＤＴ２のソース領域に電気的に接続される導電層ＣＬ３はＧＮＤ線として機能する。またビアホールＶＨ２３、ビアホールＶＨ１７およびコンタクトホールＣＨ９を介してアクセストランジスタＡＴ１のゲート電極層ＧＥ３に電気的に接続され、かつビアホールＶＨ２４、ビアホールＶＨ１８およびコンタクトホールＣＨ１０を介してアクセストランジスタＡＴ２のゲート電極層ＧＥ３に電気的に接続される導電層ＣＬ３はワード線ＷＬとして機能する。これらのＧＮＤ線およびワード線ＷＬは、図中横方向に沿って互いに並走するように延びている。
【００６３】
次に、本実施の形態の作用効果について比較例と比較して説明する。
本実施の形態によれば、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行なわれるため、硫酸と過酸化水素水との混合液であるＳＰＭで洗浄する場合（比較例１）よりもゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制することができる。以下、そのことを説明する。
【００６４】
比較例１では、図５の状態から変質層ＡＬを除去するために、シェアードコンタクトホールＳＣ２にＳＰＭ洗浄とＡＰＭ洗浄とが連続的に行なわれる。図２３を参照して、比較例１ではＳＰＭ洗浄とＡＰＭ洗浄とにより変質層ＡＬが除去されるが、ゲート電極層の側壁が露出しているためゲートメタル（たとえば、ＴｉＮ）が溶解して消失することがわかった。
【００６５】
そこで鋭意検討した結果、図１２を参照して、ゲートメタルＧＭの材料であるＴｉＮに対するエッチングレートは、ＳＰＭでは２０ｎｍ／ｍｉｎであることがわかった。この問題を解決すべく本発明者らがさらに検討した結果、Ｈ2ＳＯ4（硫酸）とＨ2Ｏ2（過酸化水素）とで別工程でエッチングすれば、ＴｉＮに対するエッチングレートは、Ｈ2ＳＯ4（硫酸）では０．２ｎｍ／ｍｉｎであり、Ｈ2Ｏ2（過酸化水素）では１ｎｍ／ｍｉｎとなることがわかった。したがって、ＴｉＮに対する硫酸、過酸化水素水の各々のエッチングレートは、ＳＰＭのエッチングレートより非常に小さい値となる。よって、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なうことによりＳＰＭ洗浄よりゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制できることがわかった。
【００６６】
本実施の形態では、硫酸の酸化還元電位がＳＰＭの酸化還元電位より低いためゲートメタルＧＭ（たとえば、ＴｉＮ）に対するエッチングレートをＳＰＭで洗浄する場合よりも低くすることができる。したがって、ＳＰＭで洗浄する場合よりもゲートメタルＧＭの除去を抑制することができる。ゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解を抑制できるため、トランジスタ特性が劣化しない。
【００６７】
また、硫酸洗浄と過酸化水素水洗浄とをそれぞれ別工程で行なってもポリマーよりなる変質層を除去することができる。比較例１のＳＰＭ洗浄では下記の式（１）で示されるように硫酸（Ｈ2ＳＯ4）と過酸化水素（Ｈ2Ｏ2）からカロ酸（Ｈ2ＳＯ5）が生成される。
【００６８】
【化１】
【００６９】
下記の式（２）で示されるようにカロ酸により変質層ＡＬに含まれる有機物Ｒ１が酸化される。このようにして変質層ＡＬに含まれる有機物Ｒ１を含有するポリマーが分解除去される。なお、有機物Ｒ１の一部は、酸化されず有機物Ｒ２として残存し得る。
【００７０】
【化２】
【００７１】
なお、下記の式（３）で示されるようにカロ酸により変質層ＡＬに含まれるシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化される。これによりシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化保護される。
【００７２】
【化３】
【００７３】
本実施の形態では、下記の式（４）および（５）で示されるように硫酸により変質層ＡＬのポリマーに含まれる有機物Ｒ１が酸化される。このようにして変質層ＡＬに含まれる有機物Ｒ１を含有するポリマーが分解除去される。これにより、残留ガスの生成物とレジスト起因の有機物とを含有するポリマーを分解除去することができる。なお、有機物Ｒ１の一部は、酸化されず有機物Ｒ２として残存し得る。
【００７４】
【化４】
【００７５】
【化５】
【００７６】
なお、下記の式（６）で示されるように過酸化水素により変質層ＡＬに含まれるシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化される。これによりシリサイド（たとえば、ＮｉＰｔＳｉ）が酸化保護される。
【００７７】
【化６】
【００７８】
つまり、本実施の形態によれば、硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行われることにより、残留ガスの生成物とレジスト起因の有機物を含有したポリマーの分解効果を損なうことなく、ゲートメタルＧＭの溶解を抑制することができる。
【００７９】
また、本実施の形態によれば、ＡＰＭ洗浄を行なうことによりシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）を除去することができる。
【００８０】
また、本実施の形態によれば、ＡＰＭ洗浄を低温化することにより、シェアードコンタクトホールＳＣ２の底のシリサイド（たとえば、ＮｉＰｔＳｉ）の酸化層（たとえば、ＮｉＰｔＳｉＯｘ）のエッチング量とゲートメタルＧＭ（たとえば、ＴｉＮ）のエッチング量との選択比を向上させることができる。これにより、ゲートメタルＧＭの溶解の抑制と良好なコンタクト抵抗の取得との両立が可能となる。この点について詳細に説明する。
【００８１】
図１３を参照して、ゲートメタルＧＭの材料であるＴｉＮおよびＴｈ．Ｏｘ（熱酸化膜）のＡＰＭでのエッチングレートの温度依存性が示されている。図１３では、測定の便宜のためシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）ではなくＴｈ．Ｏｘ（熱酸化膜）が示されているが、エッチングレートの温度依存性についてシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）とＴｈ．Ｏｘとは同様の傾向を有している。図１３に示されるように、低温の方がＴｉＮに対するＴｈ．Ｏｘの選択比が良くなる。したがって、低温の方がＴｉＮに対するシリサイドの酸化層（たとえば、ＮｉＰｔＳｉＯｘ）の選択比が良くなる。
【００８２】
ＮｉＰｔＳｉＯｘの除去に必要なエッチング量としてはＴｈ．Ｏｘ換算で１ｎｍ程度である。ＴｉＮのエッチング量は、３２ｎｍノード以降のＳｏＣ（System on a Chip）製品への適用を考慮すると３０ｎｍ以下に抑えることが好ましい。ＴｉＮのエッチング量が３０ｎｍ以下であれば活性層までの距離（図８中矢印Ｌ）より短いためトランジスタ特性が劣化しない。
【００８３】
図１３を参照して、ＡＰＭの温度が５０℃の場合のエッチングレートは、Ｔｈ．Ｏｘが約０．０２ｎｍ／ｍｉｎであり、ＴｉＮが約０．６ｎｍ／ｍｉｎである。したがって、ＡＰＭの温度が５０℃の場合には、ＮｉＰｔＳｉＯｘのエッチング量はＴｈ．Ｏｘ換算で約１ｎｍとなり、ＴｉＮのエッチング量は約３０ｎｍとなる。よって、ＡＰＭの処理温度を５０℃以下にすることによりＴｉＮのエッチング量を３０ｎｍ以下にすることができる。
【００８４】
ただし、処理温度が低すぎるとＴｈ．Ｏｘ換算で１ｎｍ程度のＮｉＰｔＳｉＯｘのエッチング量を得るのに処理時間がかかりすぎ、生産性を低下させる要因となる。したがって、ＡＰＭの処理温度を５０℃以下で生産性を低下させない処理温度とすることによりＴｉＮのエッチング量を抑制しつつ生産性を向上させることができる。
【００８５】
本実施の形態では、ゲートメタルＧＭの除去を抑制することができるためフッ素系の洗浄液を用いる必要がない。したがって、シェアードコンタクトホールＳＣ２内において、ゲート電極層ＧＥ２上のシリサイド層ＳＣＬと半導体基板ＳＢの主表面ＭＳ上のシリサイド層ＳＣＬのシリサイドが欠落しないので良好なコンタクト抵抗を得ることができる。
【００８６】
よって、本実施の形態では、ゲートメタルＧＭの溶解の抑制と良好なコンタクト抵抗の取得とを両立することができる。
【００８７】
（実施の形態２）
本実施の形態は、実施の形態１と比較してシェアードコンタクトホール内の洗浄を行なう前にゲート電極層の側壁に酸化膜が形成されている点とＡＰＭ洗浄のかわりにアンモニア水洗浄を行なう点で主に異なっている。
【００８８】
本実施の形態では、シェアードコンタクトホールＳＣ２が形成される段階（図５参照）までは、実施の形態１と同様の製造方法が適用される。
【００８９】
図１４を参照して、本実施の形態では、シェアードコンタクトホールＳＣ２内において、ゲート電極層ＧＥ２の側壁とゲート電極層ＧＥ２上のシリサイド層ＳＣＬと半導体基板ＳＢの主表面ＭＳ上のシリサイド層ＳＣＬとに酸化性のアッシング処理により犠牲層ＯＬが形成される。犠牲層ＯＬは、たとえば酸化層で形成される。犠牲層ＯＬの上には変質層ＡＬが形成される。
【００９０】
図１５を参照して、シェアードコンタクトホールＳＣ２に硫酸洗浄と過酸化水素水洗浄とが別々に行なわれる。実施の形態１のＡＰＭ洗浄のかわりにアンモニア水洗浄が行なわれる。
【００９１】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９２】
次に本実施の形態の作用効果について比較例と比較して説明する。
本実施の形態によれば、硫酸洗浄と過酸化水素水洗浄とがそれぞれ別工程で行われることにより、残留ガスの生成物とレジスト起因の有機物を含有したポリマーの分解効果を損なうことなく、ゲートメタルＧＭの溶解を抑制することができる。
【００９３】
本実施の形態によれば、アンモニア水洗浄では過酸化水素水を含まないためＡＰＭ洗浄と比較してゲートメタルＧＭ（たとえば、ＴｉＮ）のエッチング量をより抑えることができる。これにより、トランジスタ特性の劣化を抑制できる。
【００９４】
比較例１のＡＰＭ洗浄では下記の式（７）で示されるように過酸化水素（Ｈ2Ｏ2）によりシリコン（Ｓｉ）が酸化される。下記の式（８）で示されるようにシリコン酸化物（ＳｉＯ2）がアンモニア水の水酸化物イオン（ＯＨ-）と反応することによりエッチングされる。
【００９５】
【化７】
【００９６】
【化８】
【００９７】
本実施の形態のアンモニア水洗浄では、下記の式（９）で示されるようにシリコン（Ｓｉ）がアンモニア水の水酸化物イオン（ＯＨ-）と反応することによりエッチングされる。
【００９８】
【化９】
【００９９】
シリコン（Ｓｉ）がアンモニア水の水酸化物イオン（ＯＨ-）によりダイレクトにエッチングされる場合は、過酸化水素水による酸化を経る場合よりエッチングの速度が速い。そのためアンモニア水洗浄ではＡＰＭ洗浄よりシリコン（Ｓｉ）がダメージを受けやすい。
【０１００】
本実施の形態によれば、犠牲層ＯＬによりアンモニア水がゲートポリシリコンＧＰに接触することが抑制されるため、アンモニア水洗浄によりゲートポリシリコンＧＰがエッチングされることを抑制することができる。
【０１０１】
また犠牲層ＯＬにより硫酸および過酸化水素水がゲートメタルＧＭに接触することが防止されるため、硫酸洗浄および過酸化水素水洗浄によりゲートメタルＧＭがエッチングされることを防止することができる。
【０１０２】
（実施の形態３）
本実施の形態は、実施の形態１と比較してゲートメタルの側壁部に絶縁層を形成する点とＳＰＭ洗浄する点とＡＰＭ洗浄する点とで主に異なっている。
【０１０３】
本実施の形態では、層間絶縁層ＩＩ１がエッチングされる段階（図４参照）までは、実施の形態１と同様の製造方法が適用される。本実施の形態では、ライナー窒化膜ＬＮが第１の絶縁層に該当し、層間絶縁層ＩＩ１が第２の絶縁層に該当する。半導体基板ＳＢの主表面ＭＳ直上のライナー窒化膜ＬＮの部分とゲード電極層ＧＥ２直上および側壁のライナー窒化膜ＬＮの部分とが層間絶縁層ＩＩ１から露出するようにシェアードコンタクトホールＳＣ２のための孔が形成される。
【０１０４】
図１６を参照して、第３の絶縁層ＩＬ３がシェアードコンタクトホールＳＣ２のための孔と層間絶縁層ＩＩ１との上にデポジションにより形成される。第３の絶縁層ＩＬ３は、少なくともゲートメタルＧＭ（たとえば、ＴｉＮ）の側壁部に形成されていればよい。第３の絶縁層ＩＬ３は、たとえばＳｉＮで形成される。第３の絶縁層ＩＬ３は、たとえばシリコン酸化膜で形成されていてもよい。第３の絶縁層ＩＬ３は、後肯定のエッチングにより取りきれる膜厚とエッチングされた後にサイドウォールスペーサＳＷが残る膜厚との間の厚さに形成されることが好ましい。
【０１０５】
図１７を参照して、第３の絶縁層ＩＬ３とライナー窒化膜ＬＮがマスク無しでエッチングされることによりシェアードコンタクトホールＳＣ２が形成される。ドライエッチングの異方性によりゲート電極層ＧＥ２の側壁部のゲートポリシリコンＧＰとゲートメタルＧＭとが露出しないようにシェアードコンタクトホールＳＣ２のための孔の底の第３の絶縁層ＩＬ３およびライナー窒化膜ＬＮとが除去され得る。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に変質層ＡＬが形成される。
【０１０６】
図１８を参照して、ゲート電極層ＧＥ２の側壁を構成するゲートメタルＧＭの側壁部が第３の絶縁層ＩＬ３で覆われた状態でシェアードコンタクトホールＳＣ２のための孔にＳＰＭ洗浄とＡＰＭ洗浄とが別々に行なれる。
【０１０７】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０８】
本実施の形態によれば、第３の絶縁層ＩＬ３によりゲートメタルＧＭ（たとえば、ＴｉＮ）が露出することが防止されるため、ＳＰＭ洗浄およびＡＰＭ洗浄を行ってもゲートメタルＧＭの溶解を防止することができる。これによりトランジスタ特性の劣化を防ぐことができる。
【０１０９】
また、半導体装置の製造方法では、積層構造の各層の形成時にばらつきが発生するため各層オーバーエッチング量が大きく設定される。本実施の形態では、第３の絶縁層ＩＬ３を後から形成するため、第３の絶縁層ＩＬ３のオーバーエッチング量を制御することにより、第３の絶縁層ＩＬ３を形成しない場合と比較して各層のオーバーエッチング量を小さく設定することができる。
【０１１０】
（実施の形態４）
本実施の形態は、実施の形態１と比較してシリサイド層ＳＣＬの上に犠牲層を形成する点とフッ素系薬液で洗浄する点で主に異なっている。
【０１１１】
本実施の形態では、シリサイド層ＳＣＬが形成される段階（図２参照）までは、実施の形態１と同様の製造方法が適用される。
【０１１２】
図１９を参照して、半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方のシリサイド層ＳＣＬの上に犠牲層ＯＸが形成される。犠牲層ＯＸは、酸化性のアッシング処理を施すことにより形成される。酸化性のアッシング処理としては、たとえばＯ2（酸素）プラズマにより２分間程度の処理が施される。
【０１１３】
図２０を参照して、犠牲層ＯＸ、サイドウォールスペーサＳＷなどを覆うように半導体基板ＳＢの主表面ＭＳ上にライナー窒化膜ＬＮおよび層間絶縁層ＩＩ１が順に積層される。その後、層間絶縁層ＩＩ１にＣＭＰが施される。
【０１１４】
図２１を参照して、層間絶縁層ＩＩ１にエッチングが施される。ライナー窒化膜ＬＮがエッチングされることによりシェアードコンタクトホールＳＣ２のための孔が形成される。この際、シェアードコンタクトホールＳＣ２のための孔内のゲート電極層ＧＥ２の側壁に形成されたライナー窒化膜ＬＮとサイドウォールスペーサＳＷとが除去される。半導体基板ＳＢの主表面ＭＳとゲート電極層ＧＥ２との両方の犠牲層ＯＸの上に変質層ＡＬが形成される。
【０１１５】
図２２を参照して、シェアードコンタクトホールＳＣ２のための孔にフッ素系薬液による洗浄が行なれる。フッ素系薬液は、たとえばフッ素系化合物と有機溶剤と水からなっている。これにより、変質層ＡＬならびに半導体基板ＳＢの主表面ＭＳ直上およびゲート電極層ＧＥ２直上の犠牲層ＯＸが除去される。フッ素系薬液による洗浄は、犠牲層ＯＸをちょうど取りきる程度の時間で行なわれることが好ましい。
【０１１６】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態１と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１７】
次に本実施の形態の作用効果について比較例と比較して説明する。
比較例２では、シェアードコンタクトホールＳＣ２にフッ素系薬液による洗浄が行われる。図２４を参照して、フッ素系薬液による洗浄により変質層ＡＬが除去されるが、ドライエッチングによりダメージを受けたシリサイド（たとえば、ＮｉＰｔＳｉ）が粒界に沿って塊状で落下する現象が起きる。これによりコンタクト抵抗が増大する不良が発生する。
【０１１８】
本実施の形態によれば、犠牲層ＯＸを形成することにより、シリサイドをドライエッチングによるダメージから保護することができる。またシリサイドをフッ素系薬液によるダメージから保護することができる。これにより、良好なコンタクト抵抗を得ることができる。
【０１１９】
本実施の形態によれば、フッ素系薬液による洗浄ではゲートメタルＧＭ（たとえば、ＴｉＮ）の溶解が抑制されるため、トランジスタ特性が劣化しない。
【０１２０】
（実施の形態５）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２１】
図１９を参照して、本実施の形態では、犠牲層ＯＸは、酸化性のウェット処理を施すことにより形成される。酸化性のウェット処理としては、たとえば９８質量％硫酸と３０質量％過酸化水素とを体積比で５：１の割合で混合された硫酸過水水溶液により１０分間程度の処理が施される。硫酸過水水溶液の温度は、たとえば１３０℃に設定される。
【０１２２】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２３】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
（実施の形態６）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２４】
図１９を参照して、本実施の形態では、犠牲層ＯＸは、低温のＳｉＯ2（シリコン酸化膜）を堆積することより形成される。低温のＳｉＯ2膜は、たとえば３００℃のプラズマＴＥＯＳ（Tetraethoxysilane）膜を１〜２ｎｍ程度デポジションして形成される。
【０１２５】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２６】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
（実施の形態７）
本実施の形態は、実施の形態４と比較して犠牲層の形成方法の点で主に異なっている。
【０１２７】
図１９を参照して、半導体基板ＳＢの主表面ＭＳ全面に高融点金属層が形成され、熱処理が施されることによりゲート電極層ＧＥ２および半導体基板ＳＢの主表面ＭＳ上にシリサイド層ＳＣＬが形成される。たとえば、高融点金属層は、ＮｉＰｔ膜、ＴｉＮ膜を順次堆積することにより形成される。この後、Ｎ2（窒素）雰囲気にて第１段階のアニールが施されることによりシリコンとの反応が進められる。その後、未反応の余剰なＮｉＰｔ膜、ＴｉＮ膜が薬液洗浄によって除去される。さらに微量のＯ2（酸素）を含むＮ2雰囲気にて第２段階のアニールが施されることによりシリコンとの反応が進められてシリサイド層ＳＣＬとシリサイドの酸化層が形成される。本実施の形態では、このシリサイドの酸化層が犠牲層ＯＸに該当する。Ｏ2ガスの流量としては、Ｎ2ガスの流量に対して１０％程度に設定される。
【０１２８】
なお、本実施の形態のこれ以外の構成および方法は、上述した実施の形態４と同様であるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２９】
本実施の形態によれば、実施の形態４の作用効果と同様の作用効果を有する。
また、本実施の形態によれば、犠牲層ＯＸを形成するためシリサイドを酸化させる工程を追加する必要がないので生産性を向上させることができる。
【０１３０】
上記では、シリサイドについて、ＮｉＰｔＳｉを例として説明したが、Ｎｉ、Ｃｏ（コバルト）およびＴｉよりなる群から選ばれる１種以上の元素を含む金属のシリサイドおよび合金のシリサイドの少なくともいずれかが含まれていればよい。たとえば、ＮｉＰｔＳｉ（ニッケルプラチナシリサイド）、ＮｉＳｉ（ニッケルシリサイド）、ＣｏＳｉ（コバルトシリサイド）、ＴｉＳｉ（チタンシリサイド）などが適用され得る。
【０１３１】
上記では、ゲートメタルＧＭについて、ＴｉＮを例として説明したが、積層ゲートは、Ｔｉ、Ｗ、Ｔａ（タンタル）およびＡｌ（アルミニウム）よりなる群から選ばれる１種以上の元素を含む金属、合金、その金属の窒化物、その合金の窒化物、その金属のシリサイドおよびその合金のシリサイドの少なくともいずれかが含まれていればよい。たとえば、ＴｉＮ（窒化チタン）、Ｗ（タングステン）、ＷＳｉ（タングステンシリサイド）、ＴａＳｉＮ（窒化タンタルシリサイド）、ＴｉＡｌＮ（窒化チタンアルミニウム）などが適用され得る。
【０１３２】
なお、ＡＰＭ洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されていることが好ましい。
【０１３３】
なお、アンモニア水洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されていることが好ましい。
【０１３４】
なお、上記のアルカリ薬液は、アンモニア以外にＴＭＡＨ（テトラメチルアンモニウムハイドロキサイド）、アミンなどを含む薬液であってもよい。
【０１３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１３６】
本発明は、シェアードコンタクトホールが形成された半導体装置の洗浄方法に特に有利に適用され得る。
【符号の説明】
【０１３７】
ＡＴ１，ＡＴ２ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＢＬ１〜ＢＬ３ 絶縁層、ＣＨ１〜ＣＨ１０ コンタクトホール、ＣＨＮ１，ＣＨＮ２ チャネル形成領域、ＣＬ１〜ＣＬ３ 導電層、ＤＴ１，ＤＴ２ ドライバトランジスタ、ＧＥ ゲート電極用導電層、ＧＥ１〜ＧＥ４ ゲート電極層、ＧＩ ゲート絶縁層、ＧＭ ゲートメタル、ＧＰ ゲートポリシリコン、ＩＩ１〜ＩＩ４ 層間絶縁層、ＩＬ 絶縁層、ＩＬ３ 第３の絶縁膜、ＬＮ ライナー窒化膜、ＬＴ１，ＬＴ２ 負荷トランジスタ、ＭＣ メモリセル領域、ＭＳ 主表面、Ｎ１，Ｎ２ 記憶ノード、ＮＩＲ ｎ型不純物領域、ＮＷ ｎ型ウエル領域、ＯＬ，ＯＸ 犠牲層、ＰＩＲ ｐ型不純物領域、ＰＬ１，ＰＬ２ 導電層、ＰＷ１，ＰＷ２ ｐ型ウエル領域、ＳＢ 半導体基板、ＳＣ１，ＳＣ２ シェアードコンタクトホール、ＳＣＬ シリサイド層、ＳＷ サイドウォールスペーサ、ＴＩ 充填物、ＶＨ１１〜ＶＨ１８，ＶＨ２１〜ＶＨ２４ ビアホール、ＷＬ ワード線。
【特許請求の範囲】
【請求項１】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に絶縁層を形成する工程と、
前記半導体基板の主表面と前記積層ゲートの表面との各々の前記シリサイドが前記絶縁層から露出するようにシェアードコンタクトホールを前記絶縁層に形成する工程と、
前記シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことにより前記シェアードコンタクトホールに形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項２】
前記ＡＰＭ洗浄におけるＡＰＭの温度は５０℃以下に設定されている、請求項１に記載の半導体装置の洗浄方法。
【請求項３】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に絶縁層を形成する工程と、
前記半導体基板の主表面と前記積層ゲートの表面との各々の前記シリサイドが前記絶縁層から露出するようにシェアードコンタクトホールを前記絶縁層に形成する工程と、
前記シェアードコンタクトホールから露出した前記積層ゲートの少なくとも前記シリコン層の側面に犠牲層を形成する工程と、
前記シリコン層の側面を前記犠牲層で覆った状態で、前記シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびアンモニア水洗浄をそれぞれ別工程で行うことにより前記シェアードコンタクトホールに形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項４】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に前記第２の絶縁層を形成する工程と、
前記主表面直上の前記第１の絶縁層の部分と前記積層ゲート直上および側壁の前記第１の絶縁層の部分とが前記第２の絶縁層から露出するように孔を前記第２の絶縁層に形成する工程と、
少なくとも前記メタル層の側壁部に第３の絶縁層を形成する工程と、
前記メタル層の側壁部を前記第３の絶縁層で覆った状態で前記孔内をＳＰＭ洗浄およびＡＰＭ洗浄を行うことにより前記孔内に形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項５】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に犠牲層を形成する工程と、
前記前記犠牲層の上に絶縁層を形成する工程と、
前記主表面直上の前記犠牲層の部分と前記積層ゲート直上の前記犠牲層の部分とが前記絶縁層から露出するように孔を前記絶縁層に形成する工程と、
前記主表面の前記シリサイド上と前記積層ゲート表面の前記シリサイド上とに前記犠牲層を形成した状態で、前記孔内をフッ素系薬液で洗浄することにより前記孔内に形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項６】
前記犠牲層は、前記シリサイドの上に酸化性のアッシング処理をすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項７】
前記犠牲層は、前記シリサイドの上に酸化性のウェット処理をすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項８】
前記犠牲層は、前記シリサイドの上に低温のシリコン酸化膜を堆積することにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項９】
前記犠牲層は、前記シリサイドの上に酸素を含む窒素雰囲気でアニールすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項１０】
前記シリサイドは、Ｎｉ、ＣｏおよびＴｉよりなる群から選ばれる１種以上の元素を含む金属のシリサイドおよび合金のシリサイドの少なくともいずれかを含む、請求項１〜９のいずれかに記載の半導体装置の洗浄方法。
【請求項１１】
前記積層ゲートは、Ｔｉ、Ｗ、ＴａおよびＡｌよりなる群から選ばれる１種以上の元素を含む金属、合金、前記金属の窒化物、前記合金の窒化物、前記金属のシリサイドおよび前記合金のシリサイドの少なくともいずれかを含む、請求項１〜１０のいずれかに記載の半導体装置の洗浄方法。
【請求項１２】
前記ＡＰＭ洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されている、請求項１〜２、４のいずれかに記載の半導体装置の洗浄方法。
【請求項１３】
前記アンモニア水洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されている、請求項３に記載の半導体装置の洗浄方法。
【請求項１】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に絶縁層を形成する工程と、
前記半導体基板の主表面と前記積層ゲートの表面との各々の前記シリサイドが前記絶縁層から露出するようにシェアードコンタクトホールを前記絶縁層に形成する工程と、
前記シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびＡＰＭ洗浄をそれぞれ別工程で行うことにより前記シェアードコンタクトホールに形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項２】
前記ＡＰＭ洗浄におけるＡＰＭの温度は５０℃以下に設定されている、請求項１に記載の半導体装置の洗浄方法。
【請求項３】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に絶縁層を形成する工程と、
前記半導体基板の主表面と前記積層ゲートの表面との各々の前記シリサイドが前記絶縁層から露出するようにシェアードコンタクトホールを前記絶縁層に形成する工程と、
前記シェアードコンタクトホールから露出した前記積層ゲートの少なくとも前記シリコン層の側面に犠牲層を形成する工程と、
前記シリコン層の側面を前記犠牲層で覆った状態で、前記シェアードコンタクトホールに硫酸洗浄、過酸化水素水洗浄およびアンモニア水洗浄をそれぞれ別工程で行うことにより前記シェアードコンタクトホールに形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項４】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に第１の絶縁層を形成する工程と、
前記第１の絶縁層の上に前記第２の絶縁層を形成する工程と、
前記主表面直上の前記第１の絶縁層の部分と前記積層ゲート直上および側壁の前記第１の絶縁層の部分とが前記第２の絶縁層から露出するように孔を前記第２の絶縁層に形成する工程と、
少なくとも前記メタル層の側壁部に第３の絶縁層を形成する工程と、
前記メタル層の側壁部を前記第３の絶縁層で覆った状態で前記孔内をＳＰＭ洗浄およびＡＰＭ洗浄を行うことにより前記孔内に形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項５】
シリコンを含み、かつ主表面を有する半導体基板を準備する工程と、
前記主表面の上にメタル層とシリコン層とを下から順に積層した積層ゲートを形成する工程と、
前記主表面と前記シリコン層表面との各々にシリサイドを形成する工程と、
前記主表面と前記積層ゲート表面との各々の前記シリサイドの上に犠牲層を形成する工程と、
前記前記犠牲層の上に絶縁層を形成する工程と、
前記主表面直上の前記犠牲層の部分と前記積層ゲート直上の前記犠牲層の部分とが前記絶縁層から露出するように孔を前記絶縁層に形成する工程と、
前記主表面の前記シリサイド上と前記積層ゲート表面の前記シリサイド上とに前記犠牲層を形成した状態で、前記孔内をフッ素系薬液で洗浄することにより前記孔内に形成された変質層を除去する工程とを含む、半導体装置の洗浄方法。
【請求項６】
前記犠牲層は、前記シリサイドの上に酸化性のアッシング処理をすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項７】
前記犠牲層は、前記シリサイドの上に酸化性のウェット処理をすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項８】
前記犠牲層は、前記シリサイドの上に低温のシリコン酸化膜を堆積することにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項９】
前記犠牲層は、前記シリサイドの上に酸素を含む窒素雰囲気でアニールすることにより形成される、請求項５に記載の半導体装置の洗浄方法。
【請求項１０】
前記シリサイドは、Ｎｉ、ＣｏおよびＴｉよりなる群から選ばれる１種以上の元素を含む金属のシリサイドおよび合金のシリサイドの少なくともいずれかを含む、請求項１〜９のいずれかに記載の半導体装置の洗浄方法。
【請求項１１】
前記積層ゲートは、Ｔｉ、Ｗ、ＴａおよびＡｌよりなる群から選ばれる１種以上の元素を含む金属、合金、前記金属の窒化物、前記合金の窒化物、前記金属のシリサイドおよび前記合金のシリサイドの少なくともいずれかを含む、請求項１〜１０のいずれかに記載の半導体装置の洗浄方法。
【請求項１２】
前記ＡＰＭ洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されている、請求項１〜２、４のいずれかに記載の半導体装置の洗浄方法。
【請求項１３】
前記アンモニア水洗浄に用いられるアルカリ薬液は、ｐＨ７以上に調整されている、請求項３に記載の半導体装置の洗浄方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−９４５２（Ｐ２０１１−９４５２Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５１２８８（Ｐ２００９−１５１２８８）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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