他の素子の処理の間のメモリセルの活性層の保護
【課題】メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去する。
【解決手段】導電層(102)を設け、その導電層(102)を覆うように誘電体(100)を設け、その誘電体(100)を貫通する第1および第2の開口(104,106)を設け、第1および第2の開口(104,106)内にそれぞれ第1および第2の導電体(108,110)を設けかつ第1および第2の導電体(108,110)を導電層(102)に接触させ、その第1の導電体(108)を覆うようにメモリ構造(126)を設け、そのメモリ構造(126)を覆うように保護要素(134)を設け、その第2の導電体(110)上に処理を施すことによる電子構造の製造方法。
【解決手段】導電層(102)を設け、その導電層(102)を覆うように誘電体(100)を設け、その誘電体(100)を貫通する第1および第2の開口(104,106)を設け、第1および第2の開口(104,106)内にそれぞれ第1および第2の導電体(108,110)を設けかつ第1および第2の導電体(108,110)を導電層(102)に接触させ、その第1の導電体(108)を覆うようにメモリ構造(126)を設け、そのメモリ構造(126)を覆うように保護要素(134)を設け、その第2の導電体(110)上に処理を施すことによる電子構造の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
発明の背景
1.技術分野
本発明は、一般的にメモリ技術に関し、より特定的には、たとえば、銅ビアのような他の素子に施される処理ステップの間のメモリセルの活性層の保護に関するものである。
【背景技術】
【0002】
2.背景技術
一般に、コンピュータおよび他の電子装置に関連したメモリ装置が、その動作のための情報を蓄積し維持するために用いられている。典型的には、そのような装置は、メモリセルのアレイを含み、その中では、それぞれのメモリセルは、その情報のプログラミング、消去、および読出のためにアクセスされ得る。それぞれのメモリセルは、「0」および「1」とも呼ばれる「オフ」状態または「オン」状態で情報を維持している。
【0003】
そのような電子装置が開発され改善され続けているので、蓄積され維持されることを要求される情報の量は増加し続けている。図1は、それらのニーズに適合するために有利な特性を備えたメモリセル30の1つのタイプを示している。メモリセル30は、たとえば、電極32、電極32上のCu2Sのような超イオン層34、Cu2S層34の上のCu2
Oまたはさまざまなポリマーのような活性層36、および活性層36上の電極38を含んでいる。まず、メモリセル30がプログラムされていないと仮定し、メモリセル30をプログラムするために、電極32が接地状態に保持されながら、負電圧が電極38に印加される。その結果、電位VPG(「プログラミング」電位)が、電極32から電極38への方向において、電位が高い側から電位が低い側へメモリセル30を横切って印加される。この電位によれば、銅イオンは、十分に、超イオン層34から電極38に向かってかつ活性層36の中に引付けられ得る。それにより、活性層36(および全体メモリセル30)は低抵抗または導電性状態になる。そのような電位の除去に関して、プログラミングステップの間に活性層の中に引付けられる銅イオンはその中で残存し、その結果、活性層36(およびメモリセル30)は導電性または低抵抗状態のままである。
【0004】
メモリセルを消去するために、電極32が接地状態になっている間に正電圧が電極38に印加される。その結果、電位Verが、逆方向において、電位が高い側から電位が低い側へメモリセルを横切ってメモリセル30に印加される。その電位によれば、電流が逆方向にメモリセルを通って流れ、銅イオンは、活性層36から電極32に向かってかつ超イオン層34内へ十分にはじき出され得る。次に、それにより、活性層36(および全体メモリセル30)は、高抵抗すなわち実質的に非導電性状態になる。この状態は、メモリセルから電位を除去し続ける。
【0005】
メモリセル30の状態を読出すときには、電位Vrが電位Vpgと同じ方向において高い
側から低い側へメモリセル30を横切って印加される。この電位は、プログラミング(上記参照)のためにメモリセル30を横切って印加される電位Vpgよりも小さい。このような状況において、メモリセル30がプログラミングされると、メモリセル30は、容易に電流を流し、それによって、メモリセル30がプログラムされた状態にあることを示す。メモリセル30がプログラムされていなければ、メモリセル30は電流を流さず、それによって、メモリセル30が消去された状態であることを示す。
【0006】
図2〜図14は、電子構造の中における導電体または導電性プラグを伴ったようなメモリセルを形成するためのプロセスを示している。まず、図2を参照して、誘電体層50が
たとえば銅のような導電性金属層52を覆うようにかつ接触するように形成される。金属層52は、示されるように、金属線52Aおよび52Bにパターニングされている。標準的なリソグラフィ技術を用いて、ビア開口54および56が、金属線52Aおよび52Bを覆うように誘電体内にかつ誘電体を貫通するように形成されており、それぞれ金属線52Aおよび52Bに連通している(図3)。次に(図4)、開口54および56がそれぞれの開口54および56内に銅体58および60を形成するように導電性材料(たとえば銅)で満たされる。それにより、銅体58および56は金属層52のそれぞれの金属線52Aおよび52Bに接触する。
【0007】
たとえば、シリコンナイトライドのようなハードマスク62が結果として生じる構造の上表面を覆うようにかつ接触するように、すなわち、何らかの適切な方法によって銅体58および60ならびに誘電体層50を覆うように形成される(図5)。標準的なリソグラフィ技術を用いて、ハードマスクの一部が銅体58を覆うように残存するハードマスク64を与えるが、露出した銅体60を残存させるように除去される(図6)。次に、図7を参照して、銅体60の上表面が開口56内に凹部66を形成するようにエッチングされるが、銅体58がエッチング工程に間中ずっとハードマスク64によってエッチングから保護される。
【0008】
タンタルを含む層68は、結果として生じる構造を覆うようにかつそれらに接触するように堆積される(図8)。すなわち、タンタルを含む層68は、露出した誘電体50の部分、ハードマスク部分64、および銅体60を覆うようにかつそれらに接触するように堆積され、先のステップで形成された凹部66に充填される。その後、研磨工程が凹部66内のその部分70を除くタンタルを含む層68のすべてを除去しかつハードマスク64を除去するように施される。その結果、銅体60および銅体60に接しかつ銅体60を覆うキャップ70を含む導電体72を形成するように銅体60を覆うキャップ70が残存し、全体構造が平坦化される(図9)。銅体58それ自身は、導電体を構成する。
【0009】
図10および図11を参照して、メモリ構造74が銅体58を覆うように形成される。その促進のために、非活性層76(図10)、たとえばCu2S2が、硫化技術、気相反応、注入、堆積、または他の適切な技術を用いて形成されてもよい。これによれば、銅体58上に非活性層76が得られる。図11に示されるように、有機材料または無機材料であり得る活性層78が、たとえば、スピンオン技術、化学気相成長などのような適切な何らかの技術によって非活性層76に接触しかつ非活性層76を覆うように形成される。
【0010】
空気に接触することによって導電体72上に形成された自然酸化物82を除去するように、導電体72および活性層78を接続する前に、クリーニングステップ80が施される(図12)。これは、その構造に接しかつその構造を覆うように形成された導電層が導電体72に適切なオーミック接触を与えることを確保するためになされる。酸化物の除去のステップはアルゴンスパッタエッチングによって達成されてもよく、導電体72の露出したキャップ70から酸化物82を強制的に除去するものであればよい。次に、たとえばアルミニウムのような導電性金属層84が結果構造上にかつ結果構造を覆うように設けられる(図13)。金属線84Aおよび84B内に(標準的なリソグラフィ技術を用いて)パターニングされる。金属線84Aは、活性層78上に活性層78およびメモリ構造74を覆うように形成されており、金属線84Bは、導電体72上に導電体72を覆うように形成されている(図14)。そのため、図示された説明されたステップは全体的な電子構造86を形成する。導電体58、非活性層76、活性層78、および金属線84Aは、既に示されかつ述べられたようにメモリセルを構成し、導電体72は、金属線52Bと金属線84Bとの間の相間接続部を構成する。
【発明の概要】
【発明が解決しようとする課題】
【0011】
図示され説明されたようなクリーニングステップは導電層84と導電体72との間の適切なオーミック接触を形成するために必要と見られてきた。しかしながら、酸化物82の相対的に激しい物理的な衝撃を含めて、導電体72から酸化物を除去するプロセスは、露出したメモリ構造72の活性層78に対して施される。この攻撃的なクリーニング処理は、酸化物を除去するという点においては効果的であるけれども、露出した活性層78をも損傷させてしまい、完成したメモリセルの特性を劣化させたり、その動作を不能にしてしまったりする。
【0012】
そのため、必要とされることは、メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去するためのアプローチである。
【課題を解決するための手段】
【0013】
発明の開示
広く述べられたように、本発明は、電子装置を製造する方法であり、その方法は、導電層を設けるステップと、その導電層を覆うように誘電体層を設けるステップと、その誘電体層を貫通する第1および第2の開口を設けるステップと、その第1および第2の開口にそれぞれ第1および第2の導電体を設けるステップと、第1の導電体を覆うようにメモリ構造を設けるステップと、そのメモリ構造を覆うように保護要素を設けるステップと、第2の導電体上で処理を施すステップとを備えている。本発明の他の局面においては、電子構造は、その中で第1および第2の開口を有する誘電体層と、第1および第2の開口内のそれぞれの第1および第2の導電層と、第1の誘電体を覆うようにメモリ構造とを備え、そして、(a)第1の非活性層と、(b)非活性層上の活性層と、メモリ構造を覆うが第2の導電体を覆わないチタンおよび/またはチタンナイトライドを備える保護要素とを備えている。
【0014】
本発明は、添付された図面とともに以下の詳細な説明を考慮することによって最もよく理解される。次の説明から当業者にとても明らかなように、発明を実施するためのベストモードの単純な図解によって発明の実施の形態が詳細に述べられている。さまざまな自明の局面をも可能であり、図面の範囲から逸脱することがなければであるけれども、理解されるように、本発明は、他の実施の形態が可能であり、その詳細は変更され得る。したがって、図面および詳細な説明は、本来的にイラストであるとみなされ、そのようなものに限定されない。
【0015】
発明の特質であると思われる新規な特徴は、添付された特許請求の範囲に記載されている。しかしながら、より好ましい使用態様と同様に発明それ自身およびそのさらなる目的および利点は、添付される図面に関連して読まれるときに描写された実施の形態の次の詳細な説明の参照によって最もよく理解されであろう。
【図面の簡単な説明】
【0016】
【図1】メモリセルの断面図である。
【図2】主題の電子装置を形成するための従来の方法を説明する図である。
【図3】主題の電子装置を形成するための従来の方法を説明する図である。
【図4】主題の電子装置を形成するための従来の方法を説明する図である。
【図5】主題の電子装置を形成するための従来の方法を説明する図である。
【図6】主題の電子装置を形成するための従来の方法を説明する図である。
【図7】主題の電子装置を形成するための従来の方法を説明する図である。
【図8】主題の電子装置を形成するための従来の方法を説明する図である。
【図9】主題の電子装置を形成するための従来の方法を説明する図である。
【図10】主題の電子装置を形成するための従来の方法を説明する図である。
【図11】主題の電子装置を形成するための従来の方法を説明する図である。
【図12】主題の電子装置を形成するための従来の方法を説明する図である。
【図13】主題の電子装置を形成するための従来の方法を説明する図である。
【図14】主題の電子装置を形成するための従来の方法を説明する図である。
【図15】主題の電子装置を形成するための本方法を説明する図である。
【図16】主題の電子装置を形成するための本方法を説明する図である。
【図17】主題の電子装置を形成するための本方法を説明する図である。
【図18】主題の電子装置を形成するための本方法を説明する図である。
【図19】主題の電子装置を形成するための本方法を説明する図である。
【図20】主題の電子装置を形成するための本方法を説明する図である。
【図21】主題の電子装置を形成するための本方法を説明する図である。
【図22】主題の電子装置を形成するための本方法を説明する図である。
【図23】主題の電子装置を形成するための本方法を説明する図である。
【図24】主題の電子装置を形成するための本方法を説明する図である。
【図25】主題の電子装置を形成するための本方法を説明する図である。
【図26】主題の電子装置を形成するための本方法を説明する図である。
【図27】主題の電子装置を形成するための本方法を説明する図である。
【図28】主題の電子装置を形成するための本方法を説明する図である。
【図29】主題の電子装置を形成するための本方法を説明する図である。
【発明を実施するための形態】
【0017】
発明を実施するための最良の形態
発明を実施するために発明者によって現在意図されているベストモードを説明している本発明の特定の実施の形態がここで詳細に説明される。
【0018】
図15〜図29は、電子構造の導電体または導電性プラグを伴ったメモリセルを形成するための本プロセスを示している。図15〜図24は、図2〜図11を参照して上に示されかつ説明されたものと同様のステップを示している。すなわち、誘電体層100は、たとえば銅のような導電性金属層102を覆うようにかつ導電性金属層102に接して形成されている。金属層102は、示されるように、金属線102Aおよび102Bにパターニングされている(図15)。標準的なリソグラフィ技術を用いて、ビア開口104および106がそれぞれの金属線102Aおよび102Bを覆うように誘電体層100内に誘電体層100を貫通するように形成され、金属線102Aおよび102Bにそれぞれ連通している(図16)。次に(図17)、開口104および106が導電性材料(たとえば銅)でそれぞれの開口104および106内に銅体108および110を形成するように充填され、銅体108および110が層102のそれぞれの金属線102Aおよび102Bに接触する。
【0019】
たとえば、シリコンナイトライドのようなハードマスク112が、結果として生じる構造の上表面を覆うようにかつその上表面に接触するように、すなわち何らかの適切な方法によって、銅体108および110ならびに誘電体100の上表面を覆うように形成される(図18)。標準的なリソグラフィ技術を用いて、ハードマスク112の一部が銅体108を覆うように残存するハードマスク部114を形成するが、銅体118を露出させるように除去される(図19)。次に、図20を参照して、エッチングステップが開口106内に凹部116を形成するように銅体110の上表面上に施される。銅体108は、エッチングステップの間中、ハードマスク114によってエッチングから保護されている。
【0020】
タンタルを含む層118が結果として生じる構造を覆うようにかつ結果として生じる構造に接するように堆積され(図21)、すなわち、露出した誘電体100の一部、ハードマスク部114、および銅体110を覆うように堆積され、以前のステップで形成された凹部116内に充填される。その後、凹部116内のその部分120を除く層118のすべてを除去するようにかつハードマスク114を除去するように施される。それにより、銅体110を含む導電体122を形成するように銅体110を覆うキャップ120が残存する。そのキャップ120は、銅体110に接しかつ銅体110を覆い、すべての構造が平坦化されている(図22)。銅体108それ自身は、導電体を構成する。誘電体100および導電体108および122は、基礎構造124を作り上げる。
【0021】
図23および図24を参照して、メモリ構造126は、銅体108を覆うように形成される。その促進において、非活性層128(図23)、たとえばCu2Sが、硫化技術、
気相反応、注入、堆積または他の適切な技術を用いて形成されてもよい。これによれば、銅体108の上にかつ銅体108を覆うように非活性層128が形成される。図24に示されるように、有機材料または無機材料である非活性層130が、たとえばスピンオン技術、化学気相成長などを含む適切な何らかの技術によって非活性層128に接触しかつ非活性層128を覆うように形成される。
【0022】
次に、図25を参照して、この時点で前述されたような酸化物除去またはクリーニングステップを施す代わりに、チタンおよび/またはチタンナイトライドのようなチタンを含む金属層132が、結果として生じる構造を覆うように設けられる。バリアチタン/チタンナイトライド金属膜の形成は、次のように施される。物理蒸着(PVD)がUHVまたはN2雰囲気中でチタンターゲットからスパッタリングによって施される。この技術のために半導体産業で典型的に使用される処理ツールは、自己イオンプラズマ(SIP)または中空陰極マグネトロン(HCM)源のいずれかを用いる。クラスタツール構成は、真空を破壊しなければ、ウェハ焼成脱気、事前堆積ARスパッタエッチング、および金属スパッタデポジションのために可能である。好ましい処理シーケンスは、低下した温度下(〜150C、45sec)で基板を脱気し、デポジットチャンバに移送し、予熱し(〜150C、10sec、Ar65sccm)、チタンを堆積し(〜150C、38sec、Ar65sccm、DCパワー500W)、チタンナイトライドを堆積し(〜150C、29sec、Ar85sccm/N2、90sccm、DCパワー7600W)、排出し(〜150C、5sec)および冷却する。このプロセスは、典型的には、Ti(150オングストローム)/TiN(600オングストローム)からなる2層膜を作り出す。シーケンスの中で意図的にAR事前堆積スパッタエッチングを実行せずにかつウェハを低い温
度に維持することによって、ウェハ表面に露出した活性層が保持される。
【0023】
フォトレジストパターニング技術を用いて、チタンを含む金属層の一部が除去され、チタンを含む素子134が活性層130を覆いかつ活性層130に接触するように残存する(図26)。その後、保護層134が活性層130を覆っている状態で酸化物除去すなわち上述したようなクリーニングステップが施される(図27)。すなわち、たとえばアルゴンスパッタエッチング136が施される。それにより、物理的かつ強制的に、導電体122の露出したキャップ120および露出した保護層134から酸化物138を除去する。層134は、この衝撃から活性層130を保護する。その結果、導電体122および層134の適切なクリーニングが実行されている間に、活性層130を損傷させずに、後に塗布される導電層への適切なオーミック接触を確保することができる。
【0024】
その後、予め示されかつ述べられたように、導電性金属層140、たとえばアルミニウムを含む層(たとえばTi/TiN/Al(0.5%Cu)/TiN積層構造)が、結果として生じる構造に接触してかつ結果として生じる構造を覆うように設けられる(図28)、(標準的なリソグラフィ技術を用いて)金属線140Aおよび140Bにパターニングされる。金属線140Aは、保護層134に接触しておりかつ保護層134を覆っており、さらにメモリ構造126を覆っている。金属線140Bは、導電体122に接触しておりかつ導電体122を覆っている(図29)。そのため、上に示されかつ述べられたようなステップは、全体の電子構造142を形成する。導電体108、非活性層128、活性層130、および層134は、予め示されかつ述べられたようなメモリセルを構成する。導電体122は、金属線102Bと金属線140Bとの間の接続部を構成する。
【0025】
本発明は、基礎構造(124)を設けるステップと、前記基礎構造(124)の一部を覆うようにメモリ構造(126)を設けるステップと、前記メモリ構造(126)を覆うように保護要素(134)を設けるステップと、前記保護要素の下ではない領域内の前記基礎構造(124)上に処理を施すステップとを備えている。
【0026】
また、本発明は、前記保護要素(134)が導電性材料を備えていてもよい。
また、本発明は、前記基礎構造(124)上の処理がクリーニングプロセスを備えている、請求項2に記載の電子構造の製造方法。
【0027】
また、本発明は、前記メモリ構造(126)が、第1メモリ構造層(128)と、前記第1メモリ構造層(128)上の第2活性メモリ構造層(130)とを備えていてもよい。
【0028】
酸化物を導電体から除去するステップがメモリセルのいずれの部分をも損傷させることなしに達成されるアプローチがここに与えられていることが分かる。このアプローチは、その目的を達成するためにシンプルかつ非常に効果的である。
【0029】
本発明の実施の形態の前述の記載は、発明のイラスト化および詳述のためになされてきた。本発明は、開示された厳密な形態に徹底されるものであったり限定されるものであったりすることは意図されていない。他の変更または変形が上述の教示に鑑みて可能である。
【0030】
実施の形態は、本発明およびその実際の用途の原理を最もよく描くために選ばれ述べられているが、それによって、意図される特定の仕様に適合するようにさまざまな実施の形態または変更を伴って発明を当業者が利用することができる。そのようなすべての変更または変形は、公平で、法的で、かつ公正に資格づけられた幅に従って解釈されるときに添付の特許請求の範囲によって決定されるような発明の範囲内にある。
【符号の説明】
【0031】
100 誘電体、102 導電層、104 第1の開口、106 第2の開口、108 第1の導電体、110 第2の導電体、126 メモリ構造、134 保護要素。
【技術分野】
【0001】
発明の背景
1.技術分野
本発明は、一般的にメモリ技術に関し、より特定的には、たとえば、銅ビアのような他の素子に施される処理ステップの間のメモリセルの活性層の保護に関するものである。
【背景技術】
【0002】
2.背景技術
一般に、コンピュータおよび他の電子装置に関連したメモリ装置が、その動作のための情報を蓄積し維持するために用いられている。典型的には、そのような装置は、メモリセルのアレイを含み、その中では、それぞれのメモリセルは、その情報のプログラミング、消去、および読出のためにアクセスされ得る。それぞれのメモリセルは、「0」および「1」とも呼ばれる「オフ」状態または「オン」状態で情報を維持している。
【0003】
そのような電子装置が開発され改善され続けているので、蓄積され維持されることを要求される情報の量は増加し続けている。図1は、それらのニーズに適合するために有利な特性を備えたメモリセル30の1つのタイプを示している。メモリセル30は、たとえば、電極32、電極32上のCu2Sのような超イオン層34、Cu2S層34の上のCu2
Oまたはさまざまなポリマーのような活性層36、および活性層36上の電極38を含んでいる。まず、メモリセル30がプログラムされていないと仮定し、メモリセル30をプログラムするために、電極32が接地状態に保持されながら、負電圧が電極38に印加される。その結果、電位VPG(「プログラミング」電位)が、電極32から電極38への方向において、電位が高い側から電位が低い側へメモリセル30を横切って印加される。この電位によれば、銅イオンは、十分に、超イオン層34から電極38に向かってかつ活性層36の中に引付けられ得る。それにより、活性層36(および全体メモリセル30)は低抵抗または導電性状態になる。そのような電位の除去に関して、プログラミングステップの間に活性層の中に引付けられる銅イオンはその中で残存し、その結果、活性層36(およびメモリセル30)は導電性または低抵抗状態のままである。
【0004】
メモリセルを消去するために、電極32が接地状態になっている間に正電圧が電極38に印加される。その結果、電位Verが、逆方向において、電位が高い側から電位が低い側へメモリセルを横切ってメモリセル30に印加される。その電位によれば、電流が逆方向にメモリセルを通って流れ、銅イオンは、活性層36から電極32に向かってかつ超イオン層34内へ十分にはじき出され得る。次に、それにより、活性層36(および全体メモリセル30)は、高抵抗すなわち実質的に非導電性状態になる。この状態は、メモリセルから電位を除去し続ける。
【0005】
メモリセル30の状態を読出すときには、電位Vrが電位Vpgと同じ方向において高い
側から低い側へメモリセル30を横切って印加される。この電位は、プログラミング(上記参照)のためにメモリセル30を横切って印加される電位Vpgよりも小さい。このような状況において、メモリセル30がプログラミングされると、メモリセル30は、容易に電流を流し、それによって、メモリセル30がプログラムされた状態にあることを示す。メモリセル30がプログラムされていなければ、メモリセル30は電流を流さず、それによって、メモリセル30が消去された状態であることを示す。
【0006】
図2〜図14は、電子構造の中における導電体または導電性プラグを伴ったようなメモリセルを形成するためのプロセスを示している。まず、図2を参照して、誘電体層50が
たとえば銅のような導電性金属層52を覆うようにかつ接触するように形成される。金属層52は、示されるように、金属線52Aおよび52Bにパターニングされている。標準的なリソグラフィ技術を用いて、ビア開口54および56が、金属線52Aおよび52Bを覆うように誘電体内にかつ誘電体を貫通するように形成されており、それぞれ金属線52Aおよび52Bに連通している(図3)。次に(図4)、開口54および56がそれぞれの開口54および56内に銅体58および60を形成するように導電性材料(たとえば銅)で満たされる。それにより、銅体58および56は金属層52のそれぞれの金属線52Aおよび52Bに接触する。
【0007】
たとえば、シリコンナイトライドのようなハードマスク62が結果として生じる構造の上表面を覆うようにかつ接触するように、すなわち、何らかの適切な方法によって銅体58および60ならびに誘電体層50を覆うように形成される(図5)。標準的なリソグラフィ技術を用いて、ハードマスクの一部が銅体58を覆うように残存するハードマスク64を与えるが、露出した銅体60を残存させるように除去される(図6)。次に、図7を参照して、銅体60の上表面が開口56内に凹部66を形成するようにエッチングされるが、銅体58がエッチング工程に間中ずっとハードマスク64によってエッチングから保護される。
【0008】
タンタルを含む層68は、結果として生じる構造を覆うようにかつそれらに接触するように堆積される(図8)。すなわち、タンタルを含む層68は、露出した誘電体50の部分、ハードマスク部分64、および銅体60を覆うようにかつそれらに接触するように堆積され、先のステップで形成された凹部66に充填される。その後、研磨工程が凹部66内のその部分70を除くタンタルを含む層68のすべてを除去しかつハードマスク64を除去するように施される。その結果、銅体60および銅体60に接しかつ銅体60を覆うキャップ70を含む導電体72を形成するように銅体60を覆うキャップ70が残存し、全体構造が平坦化される(図9)。銅体58それ自身は、導電体を構成する。
【0009】
図10および図11を参照して、メモリ構造74が銅体58を覆うように形成される。その促進のために、非活性層76(図10)、たとえばCu2S2が、硫化技術、気相反応、注入、堆積、または他の適切な技術を用いて形成されてもよい。これによれば、銅体58上に非活性層76が得られる。図11に示されるように、有機材料または無機材料であり得る活性層78が、たとえば、スピンオン技術、化学気相成長などのような適切な何らかの技術によって非活性層76に接触しかつ非活性層76を覆うように形成される。
【0010】
空気に接触することによって導電体72上に形成された自然酸化物82を除去するように、導電体72および活性層78を接続する前に、クリーニングステップ80が施される(図12)。これは、その構造に接しかつその構造を覆うように形成された導電層が導電体72に適切なオーミック接触を与えることを確保するためになされる。酸化物の除去のステップはアルゴンスパッタエッチングによって達成されてもよく、導電体72の露出したキャップ70から酸化物82を強制的に除去するものであればよい。次に、たとえばアルミニウムのような導電性金属層84が結果構造上にかつ結果構造を覆うように設けられる(図13)。金属線84Aおよび84B内に(標準的なリソグラフィ技術を用いて)パターニングされる。金属線84Aは、活性層78上に活性層78およびメモリ構造74を覆うように形成されており、金属線84Bは、導電体72上に導電体72を覆うように形成されている(図14)。そのため、図示された説明されたステップは全体的な電子構造86を形成する。導電体58、非活性層76、活性層78、および金属線84Aは、既に示されかつ述べられたようにメモリセルを構成し、導電体72は、金属線52Bと金属線84Bとの間の相間接続部を構成する。
【発明の概要】
【発明が解決しようとする課題】
【0011】
図示され説明されたようなクリーニングステップは導電層84と導電体72との間の適切なオーミック接触を形成するために必要と見られてきた。しかしながら、酸化物82の相対的に激しい物理的な衝撃を含めて、導電体72から酸化物を除去するプロセスは、露出したメモリ構造72の活性層78に対して施される。この攻撃的なクリーニング処理は、酸化物を除去するという点においては効果的であるけれども、露出した活性層78をも損傷させてしまい、完成したメモリセルの特性を劣化させたり、その動作を不能にしてしまったりする。
【0012】
そのため、必要とされることは、メモリ構造に対して損傷を与えることを防止しながら選択された導電体から表面酸化物を適切に除去するためのアプローチである。
【課題を解決するための手段】
【0013】
発明の開示
広く述べられたように、本発明は、電子装置を製造する方法であり、その方法は、導電層を設けるステップと、その導電層を覆うように誘電体層を設けるステップと、その誘電体層を貫通する第1および第2の開口を設けるステップと、その第1および第2の開口にそれぞれ第1および第2の導電体を設けるステップと、第1の導電体を覆うようにメモリ構造を設けるステップと、そのメモリ構造を覆うように保護要素を設けるステップと、第2の導電体上で処理を施すステップとを備えている。本発明の他の局面においては、電子構造は、その中で第1および第2の開口を有する誘電体層と、第1および第2の開口内のそれぞれの第1および第2の導電層と、第1の誘電体を覆うようにメモリ構造とを備え、そして、(a)第1の非活性層と、(b)非活性層上の活性層と、メモリ構造を覆うが第2の導電体を覆わないチタンおよび/またはチタンナイトライドを備える保護要素とを備えている。
【0014】
本発明は、添付された図面とともに以下の詳細な説明を考慮することによって最もよく理解される。次の説明から当業者にとても明らかなように、発明を実施するためのベストモードの単純な図解によって発明の実施の形態が詳細に述べられている。さまざまな自明の局面をも可能であり、図面の範囲から逸脱することがなければであるけれども、理解されるように、本発明は、他の実施の形態が可能であり、その詳細は変更され得る。したがって、図面および詳細な説明は、本来的にイラストであるとみなされ、そのようなものに限定されない。
【0015】
発明の特質であると思われる新規な特徴は、添付された特許請求の範囲に記載されている。しかしながら、より好ましい使用態様と同様に発明それ自身およびそのさらなる目的および利点は、添付される図面に関連して読まれるときに描写された実施の形態の次の詳細な説明の参照によって最もよく理解されであろう。
【図面の簡単な説明】
【0016】
【図1】メモリセルの断面図である。
【図2】主題の電子装置を形成するための従来の方法を説明する図である。
【図3】主題の電子装置を形成するための従来の方法を説明する図である。
【図4】主題の電子装置を形成するための従来の方法を説明する図である。
【図5】主題の電子装置を形成するための従来の方法を説明する図である。
【図6】主題の電子装置を形成するための従来の方法を説明する図である。
【図7】主題の電子装置を形成するための従来の方法を説明する図である。
【図8】主題の電子装置を形成するための従来の方法を説明する図である。
【図9】主題の電子装置を形成するための従来の方法を説明する図である。
【図10】主題の電子装置を形成するための従来の方法を説明する図である。
【図11】主題の電子装置を形成するための従来の方法を説明する図である。
【図12】主題の電子装置を形成するための従来の方法を説明する図である。
【図13】主題の電子装置を形成するための従来の方法を説明する図である。
【図14】主題の電子装置を形成するための従来の方法を説明する図である。
【図15】主題の電子装置を形成するための本方法を説明する図である。
【図16】主題の電子装置を形成するための本方法を説明する図である。
【図17】主題の電子装置を形成するための本方法を説明する図である。
【図18】主題の電子装置を形成するための本方法を説明する図である。
【図19】主題の電子装置を形成するための本方法を説明する図である。
【図20】主題の電子装置を形成するための本方法を説明する図である。
【図21】主題の電子装置を形成するための本方法を説明する図である。
【図22】主題の電子装置を形成するための本方法を説明する図である。
【図23】主題の電子装置を形成するための本方法を説明する図である。
【図24】主題の電子装置を形成するための本方法を説明する図である。
【図25】主題の電子装置を形成するための本方法を説明する図である。
【図26】主題の電子装置を形成するための本方法を説明する図である。
【図27】主題の電子装置を形成するための本方法を説明する図である。
【図28】主題の電子装置を形成するための本方法を説明する図である。
【図29】主題の電子装置を形成するための本方法を説明する図である。
【発明を実施するための形態】
【0017】
発明を実施するための最良の形態
発明を実施するために発明者によって現在意図されているベストモードを説明している本発明の特定の実施の形態がここで詳細に説明される。
【0018】
図15〜図29は、電子構造の導電体または導電性プラグを伴ったメモリセルを形成するための本プロセスを示している。図15〜図24は、図2〜図11を参照して上に示されかつ説明されたものと同様のステップを示している。すなわち、誘電体層100は、たとえば銅のような導電性金属層102を覆うようにかつ導電性金属層102に接して形成されている。金属層102は、示されるように、金属線102Aおよび102Bにパターニングされている(図15)。標準的なリソグラフィ技術を用いて、ビア開口104および106がそれぞれの金属線102Aおよび102Bを覆うように誘電体層100内に誘電体層100を貫通するように形成され、金属線102Aおよび102Bにそれぞれ連通している(図16)。次に(図17)、開口104および106が導電性材料(たとえば銅)でそれぞれの開口104および106内に銅体108および110を形成するように充填され、銅体108および110が層102のそれぞれの金属線102Aおよび102Bに接触する。
【0019】
たとえば、シリコンナイトライドのようなハードマスク112が、結果として生じる構造の上表面を覆うようにかつその上表面に接触するように、すなわち何らかの適切な方法によって、銅体108および110ならびに誘電体100の上表面を覆うように形成される(図18)。標準的なリソグラフィ技術を用いて、ハードマスク112の一部が銅体108を覆うように残存するハードマスク部114を形成するが、銅体118を露出させるように除去される(図19)。次に、図20を参照して、エッチングステップが開口106内に凹部116を形成するように銅体110の上表面上に施される。銅体108は、エッチングステップの間中、ハードマスク114によってエッチングから保護されている。
【0020】
タンタルを含む層118が結果として生じる構造を覆うようにかつ結果として生じる構造に接するように堆積され(図21)、すなわち、露出した誘電体100の一部、ハードマスク部114、および銅体110を覆うように堆積され、以前のステップで形成された凹部116内に充填される。その後、凹部116内のその部分120を除く層118のすべてを除去するようにかつハードマスク114を除去するように施される。それにより、銅体110を含む導電体122を形成するように銅体110を覆うキャップ120が残存する。そのキャップ120は、銅体110に接しかつ銅体110を覆い、すべての構造が平坦化されている(図22)。銅体108それ自身は、導電体を構成する。誘電体100および導電体108および122は、基礎構造124を作り上げる。
【0021】
図23および図24を参照して、メモリ構造126は、銅体108を覆うように形成される。その促進において、非活性層128(図23)、たとえばCu2Sが、硫化技術、
気相反応、注入、堆積または他の適切な技術を用いて形成されてもよい。これによれば、銅体108の上にかつ銅体108を覆うように非活性層128が形成される。図24に示されるように、有機材料または無機材料である非活性層130が、たとえばスピンオン技術、化学気相成長などを含む適切な何らかの技術によって非活性層128に接触しかつ非活性層128を覆うように形成される。
【0022】
次に、図25を参照して、この時点で前述されたような酸化物除去またはクリーニングステップを施す代わりに、チタンおよび/またはチタンナイトライドのようなチタンを含む金属層132が、結果として生じる構造を覆うように設けられる。バリアチタン/チタンナイトライド金属膜の形成は、次のように施される。物理蒸着(PVD)がUHVまたはN2雰囲気中でチタンターゲットからスパッタリングによって施される。この技術のために半導体産業で典型的に使用される処理ツールは、自己イオンプラズマ(SIP)または中空陰極マグネトロン(HCM)源のいずれかを用いる。クラスタツール構成は、真空を破壊しなければ、ウェハ焼成脱気、事前堆積ARスパッタエッチング、および金属スパッタデポジションのために可能である。好ましい処理シーケンスは、低下した温度下(〜150C、45sec)で基板を脱気し、デポジットチャンバに移送し、予熱し(〜150C、10sec、Ar65sccm)、チタンを堆積し(〜150C、38sec、Ar65sccm、DCパワー500W)、チタンナイトライドを堆積し(〜150C、29sec、Ar85sccm/N2、90sccm、DCパワー7600W)、排出し(〜150C、5sec)および冷却する。このプロセスは、典型的には、Ti(150オングストローム)/TiN(600オングストローム)からなる2層膜を作り出す。シーケンスの中で意図的にAR事前堆積スパッタエッチングを実行せずにかつウェハを低い温
度に維持することによって、ウェハ表面に露出した活性層が保持される。
【0023】
フォトレジストパターニング技術を用いて、チタンを含む金属層の一部が除去され、チタンを含む素子134が活性層130を覆いかつ活性層130に接触するように残存する(図26)。その後、保護層134が活性層130を覆っている状態で酸化物除去すなわち上述したようなクリーニングステップが施される(図27)。すなわち、たとえばアルゴンスパッタエッチング136が施される。それにより、物理的かつ強制的に、導電体122の露出したキャップ120および露出した保護層134から酸化物138を除去する。層134は、この衝撃から活性層130を保護する。その結果、導電体122および層134の適切なクリーニングが実行されている間に、活性層130を損傷させずに、後に塗布される導電層への適切なオーミック接触を確保することができる。
【0024】
その後、予め示されかつ述べられたように、導電性金属層140、たとえばアルミニウムを含む層(たとえばTi/TiN/Al(0.5%Cu)/TiN積層構造)が、結果として生じる構造に接触してかつ結果として生じる構造を覆うように設けられる(図28)、(標準的なリソグラフィ技術を用いて)金属線140Aおよび140Bにパターニングされる。金属線140Aは、保護層134に接触しておりかつ保護層134を覆っており、さらにメモリ構造126を覆っている。金属線140Bは、導電体122に接触しておりかつ導電体122を覆っている(図29)。そのため、上に示されかつ述べられたようなステップは、全体の電子構造142を形成する。導電体108、非活性層128、活性層130、および層134は、予め示されかつ述べられたようなメモリセルを構成する。導電体122は、金属線102Bと金属線140Bとの間の接続部を構成する。
【0025】
本発明は、基礎構造(124)を設けるステップと、前記基礎構造(124)の一部を覆うようにメモリ構造(126)を設けるステップと、前記メモリ構造(126)を覆うように保護要素(134)を設けるステップと、前記保護要素の下ではない領域内の前記基礎構造(124)上に処理を施すステップとを備えている。
【0026】
また、本発明は、前記保護要素(134)が導電性材料を備えていてもよい。
また、本発明は、前記基礎構造(124)上の処理がクリーニングプロセスを備えている、請求項2に記載の電子構造の製造方法。
【0027】
また、本発明は、前記メモリ構造(126)が、第1メモリ構造層(128)と、前記第1メモリ構造層(128)上の第2活性メモリ構造層(130)とを備えていてもよい。
【0028】
酸化物を導電体から除去するステップがメモリセルのいずれの部分をも損傷させることなしに達成されるアプローチがここに与えられていることが分かる。このアプローチは、その目的を達成するためにシンプルかつ非常に効果的である。
【0029】
本発明の実施の形態の前述の記載は、発明のイラスト化および詳述のためになされてきた。本発明は、開示された厳密な形態に徹底されるものであったり限定されるものであったりすることは意図されていない。他の変更または変形が上述の教示に鑑みて可能である。
【0030】
実施の形態は、本発明およびその実際の用途の原理を最もよく描くために選ばれ述べられているが、それによって、意図される特定の仕様に適合するようにさまざまな実施の形態または変更を伴って発明を当業者が利用することができる。そのようなすべての変更または変形は、公平で、法的で、かつ公正に資格づけられた幅に従って解釈されるときに添付の特許請求の範囲によって決定されるような発明の範囲内にある。
【符号の説明】
【0031】
100 誘電体、102 導電層、104 第1の開口、106 第2の開口、108 第1の導電体、110 第2の導電体、126 メモリ構造、134 保護要素。
【特許請求の範囲】
【請求項1】
その中に第1および第2の開口(104,106)を有する層(100)を設けるステップと、
前記第1および第2の開口(104,106)内にそれぞれ第1および第2体(108,110)を設けるステップと、
前記第1体(108)を覆うようにメモリ構造(126)を設けるステップと、
前記メモリ構造(126)を覆うように保護要素(134)を設けるステップと、
前記保護要素(134)が前記メモリ構造(126)を覆う状態で前記第2体(110)上で処理を施すステップとを備えた、電子構造の製造方法。
【請求項2】
前記メモリ構造(126)が、第1メモリ構造層(128)と第2メモリ構造層(130)とを備えた、請求項1に記載の電子構造の製造方法。
【請求項3】
前記第1メモリ構造層(128)が前記第1体(108)上にあり、前記第2メモリ構造層(130)が前記第1メモリ構造層(128)上にある、請求項2に記載の電子構造の製造方法。
【請求項4】
前記第1メモリ構造層(128)が非活性層であり、前記第2メモリ構造層(130)が活性層である、請求項2または3に記載の電子構造の製造方法。
【請求項5】
前記保護要素(134)が導電性材料を備えた、請求項1〜4のいずれかに記載の電子構造の製造方法。
【請求項6】
前記第1および第2体(108,110)のそれぞれが導電性材料を備えた、請求項1〜5のいずれかに記載の電子構造の製造方法。
【請求項1】
その中に第1および第2の開口(104,106)を有する層(100)を設けるステップと、
前記第1および第2の開口(104,106)内にそれぞれ第1および第2体(108,110)を設けるステップと、
前記第1体(108)を覆うようにメモリ構造(126)を設けるステップと、
前記メモリ構造(126)を覆うように保護要素(134)を設けるステップと、
前記保護要素(134)が前記メモリ構造(126)を覆う状態で前記第2体(110)上で処理を施すステップとを備えた、電子構造の製造方法。
【請求項2】
前記メモリ構造(126)が、第1メモリ構造層(128)と第2メモリ構造層(130)とを備えた、請求項1に記載の電子構造の製造方法。
【請求項3】
前記第1メモリ構造層(128)が前記第1体(108)上にあり、前記第2メモリ構造層(130)が前記第1メモリ構造層(128)上にある、請求項2に記載の電子構造の製造方法。
【請求項4】
前記第1メモリ構造層(128)が非活性層であり、前記第2メモリ構造層(130)が活性層である、請求項2または3に記載の電子構造の製造方法。
【請求項5】
前記保護要素(134)が導電性材料を備えた、請求項1〜4のいずれかに記載の電子構造の製造方法。
【請求項6】
前記第1および第2体(108,110)のそれぞれが導電性材料を備えた、請求項1〜5のいずれかに記載の電子構造の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【公開番号】特開2011−233916(P2011−233916A)
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願番号】特願2011−150816(P2011−150816)
【出願日】平成23年7月7日(2011.7.7)
【分割の表示】特願2007−541329(P2007−541329)の分割
【原出願日】平成17年11月10日(2005.11.10)
【出願人】(504378124)スパンション エルエルシー (229)
【Fターム(参考)】
【公開日】平成23年11月17日(2011.11.17)
【国際特許分類】
【出願日】平成23年7月7日(2011.7.7)
【分割の表示】特願2007−541329(P2007−541329)の分割
【原出願日】平成17年11月10日(2005.11.10)
【出願人】(504378124)スパンション エルエルシー (229)
【Fターム(参考)】
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