半導体装置
【課題】半導体装置の小型化、特に、狭ピッチ化に対する技術を提供する。
【解決手段】半導体チップ１Ｃ上に設けられたパッド２と、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有し、半導体チップ１Ｃ上に設けられたパッシベーション膜３と、接続領域１０Ｂのパッド２上に開口部１２を有し、パッド２上およびパッシベーション膜３上に設けられたパッシベーション膜５と、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上に設けられた再配線７とを備える。接続領域１０Ｂより半導体チップ１Ｃの外周部側に設けられたプローブ領域１０Ａのパッド２にプローブ痕１００が存在し、接続領域１０Ｂから半導体チップ１Ｃの中央部側に延びて再配線７が存在している。
【解決手段】半導体チップ１Ｃ上に設けられたパッド２と、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有し、半導体チップ１Ｃ上に設けられたパッシベーション膜３と、接続領域１０Ｂのパッド２上に開口部１２を有し、パッド２上およびパッシベーション膜３上に設けられたパッシベーション膜５と、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上に設けられた再配線７とを備える。接続領域１０Ｂより半導体チップ１Ｃの外周部側に設けられたプローブ領域１０Ａのパッド２にプローブ痕１００が存在し、接続領域１０Ｂから半導体チップ１Ｃの中央部側に延びて再配線７が存在している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パッドにプローブ針を接触させて行うプローブ検査工程後に、そのパッド上にめっきによって形成される導電膜を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体回路（例えば、ＬＳＩ）を備えた半導体装置のプローブ検査工程（テスト工程）では、半導体ウエハ上に形成されたパッドの表面にプローブ針（探針）を接触させて電気的特性を測定している。このプローブ針は例えばＷ（タングステン）のような硬化な金属から構成され、また先端が尖端となっているため、プローブ検査工程において、例えばＡｌ（アルミニウム）から構成されるパッドの表面にプローブ痕として外傷を与えてしまう。
【０００３】
特開２００７−３１８０１４号公報（特許文献１）には、２つの領域を有するパッドにおいて、一方の領域でプローブ針を接触させて検査を行い、プローブ痕のない他方の領域にバンプ電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は本発明者らが検討した製造工程中における半導体装置の要部の断面を示す模式図であり、（ａ）は半導体回路およびパッドの形成工程が終了した状態、（ｂ）はプローブ検査工程でプロービングした状態、（ｃ）は再配線が形成された状態が示されている。図中の符号は、１Ｗが半導体ウエハ、２がパッド、３がパッシベーション膜、４がプローブ針、５がパッシベーション膜、６がシード膜、７が再配線、８がパッシベーション膜、９がバンプ電極である。
【０００６】
半導体装置を製造する工程において、半導体ウエハ１Ｗの主面（素子形成面）に形成された半導体回路の特性検査を行うために、プローブ針４を用いたプローブ検査工程がある。このプローブ検査工程は、各デバイス形成領域（後の半導体チップとなる領域、チップ領域）上に形成された複数のパッド２（図１（ａ））に、プローブ針４を接触させた状態で行う（図１（ｂ））。そのため、プローブ検査工程を終えた各デバイス形成領域のそれぞれのパッド２の表面には、プローブ針４によるプローブ痕１００（外傷、窪み）が形成される。なお、図１では、プロービングにカンチレバー方式を適用している場合が示されている。
【０００７】
近年では、半導体装置の小型化に伴い、半導体チップにおけるパッドのピッチ（パッドピッチ）も狭くなる傾向である。そのため、高機能化による多ピン化にも対応するためにそれぞれのパッドの寸法が小さくする必要がある。これにより、このようなパッドに対してプローブ検査を行った場合、パッドに対するプローブ痕の大きさは、大きく見える。
【０００８】
例えば、このようなプローブ痕が大きく形成されたパッド上にワイヤ（以下、単にワイヤという）を接続すると、プローブ痕が形成されている分だけ、ワイヤとパッドとの接触面積が低下することから、接続不良の問題が発生する。そこで、前記特許文献１に示すように、形成されたプローブ痕を避けた位置にワイヤを接続することが考えられる。
【０００９】
一方で、半導体装置の狭ピッチ化への対応策として、再配線技術により、パッドのピッチ変換を行うのが有効とされている。再配線技術（ＷＰＰ（Wafer Process Package）技術、ＷＬＰ（Wafer Level Package）技術ともいう）は、通常のウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化した技術であり、半導体ウエハの状態でパッケージングまで完了した後、半導体チップ毎に個片化するものである。すなわち、狭ピッチ化に対応したパッドをウエハプロセスの微細化技術によって形成し、さらにパッドと電気的に接続された再配線を形成して広いピッチへ変換した半導体チップを形成するものである。
【００１０】
本願発明者らは、ワイヤを半導体チップのパッドに接続するような半導体装置ではなく、この再配線技術を用いて、半導体チップのパッドのピッチを変換するような半導体装置について検討しており、このような半導体装置において以下の問題を見出した。
【００１１】
まず、再配線技術は、各デバイス形成領域に形成されたパッド２上に、スパッタ法を用いて導電膜であるシード膜６を形成し、めっき法を用いて再配線７（配線層）を形成する。次いで、半導体ウエハ（後に半導体チップとなる）の主面上において所望の位置（空いた領域）まで、半導体チップの外部と接続するためにパッド２を引き出すものである。すなわち、再配線７はめっき法により形成されるため、たとえパッド２上にプローブ痕１００が形成されていたとしても、再配線７はこのプローブ痕１００を塞ぐようにパッド２上に形成される。そのため、再配線技術を用いれば、パッド２上にプローブ痕１００が大きく形成されていたとしても、再配線７とパッド２との接続は可能である。
【００１２】
しかしながら、本願発明者らは新たに以下の問題を発見した。まず、本願発明者は、図１（ｃ）に示すように、再配線７の表面に、こぶのような凸部１０１が形成されていることに気づいた。そして、この凸部１０１の解析を行った結果、図１（ｃ）に示すように、パッド２の表面と再配線７との界面において、鬆１０２（隙間）が生じていることが分かった。
【００１３】
めっき法により形成された再配線７は、一見、プローブ痕１００が再配線７で塞がれたように見えるが、その内部ではプローブ痕１００（窪み）の上部を塞ぐようにめっき膜（めっき層）が成長するため、鬆１０２が形成されたと考えられる。プローブ４が接触される領域（そのマージンを含む）と、マージンを含めたパッド２上でシード膜６（導電膜）が形成される領域（そのマージンを含む）が同等の場合、電流経路にこのような鬆１０２が形成されていると、配線としての抵抗が高くなり信号伝搬速度に遅延が生じる恐れがある。
【００１４】
また、プローブ痕１０２の段差によるシード膜６が切れることは、その後の一様なめっき成長を妨げる。このため、めっき内部に鬆が形成され、コンタクト面積の減少や接続性の低下、表面平坦性の悪化、上層のパッシベーション膜８のカバレッジの低下、隣接部との短絡（ショート）が懸念される。
【００１５】
本発明の目的は、半導体装置の小型化、特に、狭ピッチ化に対する技術を提供することにある。
【００１６】
本発明の他の目的は、半導体装置の多ピン化に対する技術を提供することにある。
【００１７】
本発明の他の目的は、半導体装置の高速化に伴う電気的特性の向上に対する技術を提供することにある。
【００１８】
本発明の他の目的は、半導体装置の信頼性の向上に対する技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の一実施の形態は、半導体ウエハ上に、プローブ領域および接続領域を有するパッドを形成し、さらに前記プローブ領域および前記接続領域を露出する第１絶縁を形成した後、前記プローブ領域でプローブ針を接触させて電気的特性を測定し、前記パッド上の前記第１絶縁膜および前記接続領域を覆う導電膜を形成するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
本発明の一実施の形態によれば、プローブ痕による鬆を有しない導電膜を用いて、再配線を形成することができる。これにより、半導体装置の小型化、特に、狭ピッチ化に対する技術を提供することができる。また、半導体装置の多ピン化に対する技術を提供することができる。また、半導体装置の信頼性向上に対する技術を提供することができる。また、半導体装置の高速化に伴う電気的特性の向上に対する技術を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明者らが検討した製造工程中における半導体装置の要部の断面を示す模式図であり、（ａ）は半導体回路およびパッドの形成工程が終了した状態、（ｂ）はプローブ検査工程でプロービングした状態、（ｃ）は再配線が形成された状態である。
【図２】本発明の一実施の形態における半導体装置の平面を示す模式図である。
【図３】図２に示す半導体装置の断面の要部を示す模式図である。
【図４】図２に示す半導体装置の平面の要部を示す模式図である。
【図５】本発明の一実施の形態における半導体装置の製造工程の流れを示す図である。
【図６】本発明の一実施の形態における半導体ウエハの平面を示す模式図である。
【図７】図５に示す製造工程中における半導体装置の断面の要部を示す模式図である。
【図８】図７に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図９】図８に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１０】図９に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１１】図１０に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１２】図１１に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１３】本発明の一実施の形態における半導体装置の実装基板への実装状態を示す模式図である。
【図１４】本発明の他の実施の形態における半導体装置の平面を示す模式図である。
【図１５】図１４に示す半導体装置の断面の要部を示す模式図である。
【図１６】図１４に示す半導体装置の平面の要部を示す模式図である。
【図１７】バンプ電極にワイヤボンディング接続され、この複数のワイヤを介して半導体チップの複数のパッドと、この半導体チップを実装する基板の複数の電極とがそれぞれ電気的に接続された図１４に示す半導体装置の断面の要部を示す模式図である。
【図１８】平面視におけるワイヤの接続状態を示す模式図であり、（ａ）はバンプ電極を介してパッドと接続した状態、（ｂ）、（ｃ）はパッドに直接に接続した状態である。
【図１９】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２０】図１９に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２１】図２０に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２２】図２１に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２３】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２４】図２３に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２５】本発明の他の実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）は再配線とはんだバンプ電極の構造、（ｂ）はスタッドバンプ電極の構造、（ｃ）は再配線とパッドの構造の場合を示す。
【図２６】図２５（ａ）に示す半導体装置の平面の要部を示す模式図である。
【図２７】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２８】図２７に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２９】図２８に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図３０】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はパッド上の開口部がくびれている状態、（ｂ）は開口部が分離されている状態が示されている。
【図３１】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はプローブ領域を千鳥状に配置した状態、（ｂ）はプローブ領域をストレート状に配置した状態が示されている。
【図３２】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図である。
【図３３】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、バンプ電極の平面形状が（ａ）では矩形状とした場合、（ｂ）では多角形状とした場合、（ｃ）では円形状とした場合が示されている。
【図３４】本発明の他の実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）はプローブ領域と接続領域を分離した場合、（ｂ）は接続領域にプローブ領域を含む場合を示している。
【図３５】本発明の他の実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図３６】図３５に続く製造工程中における半導体装置の断面を示す模式図である。
【図３７】図３６に続く製造工程中における半導体装置の断面を示す模式図である。
【図３８】図３７に続く製造工程中における半導体装置の断面を示す模式図である。
【図３９】図３８に続く製造工程中における半導体装置の断面を示す模式図である。
【図４０】積層チップにおけるワイヤの接続の一例を示す模式図である。
【図４１】積層チップにおけるワイヤの接続の他の一例を示す模式図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
まず、本実施の形態における半導体装置の構成について図面を参照して説明する。図２は本実施の形態における半導体装置の平面を示す模式図であり、図３は図２に示す半導体装置の断面の要部を示す模式図であり、図４は図２に示す半導体装置の平面の要部を示す模式図である。また、図４ではその一部を除去した状態で示している。
【００２７】
本実施の形態における半導体装置は、ＢＧＡ（Ball Grid Array）構造の半導体チップ１Ｃから構成されている。半導体チップ１Ｃの中央部にマトリクス配置されたボール状のバンプ電極９が設けられている。このバンプ電極９は半導体チップ１Ｃの外部電極として、表面保護膜となるパッシベーション膜８から突起するように設けられている。なお、図２では、半導体チップ１Ｃの外周部に設けられたパッド（電極）２、およびパッド２とバンプ電極９とを電気的に接続している再配線７は、このパッシベーション膜８で覆われているが、これらを点線で図示している。
【００２８】
矩形状の半導体チップ１Ｃの主面（素子形成面）には図示しない半導体回路（例えばＬＳＩ）が設けられている。半導体回路は、いわゆる前工程（通常のウエハプロセス）において周知技術によって形成され、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、抵抗、容量やそれらを電気的に接続する配線から構成される。
【００２９】
また、半導体回路を構成する配線と電気的に接続され、半導体チップ１Ｃ（半導体回路）上に設けられたパッド２が、矩形状の半導体チップ１Ｃの外周部で設けられている。このパッド２は、図４では破線で区画された２つの領域で示されるように、半導体チップ１Ｃの外周部側にプローブ領域１０Ａと、中央部側に接続領域１０Ｂを有している。
【００３０】
また、半導体チップ１Ｃ（半導体回路）上にパッシベーション膜３が設けられている。このパッシベーション膜３は、例えば無機系絶縁膜の窒化シリコン膜からなり、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有している。また、パッド２上およびパッシベーション膜３上にパッシベーション膜５が設けられている。このパッシベーション膜５は、例えば有機系絶縁膜のポリイミド膜からなり、接続領域１０Ｂのパッド２上に平面形状が正方形状の開口部１２を有している。
【００３１】
接続領域１０Ｂより半導体チップ１Ｃの外周部側に設けられたプローブ領域１０Ａのパッド２に、図１を参照して説明したようにプローブ検査工程でプローブ針４がパッド２と接触して生じるプローブ痕１００（外傷、窪み）が存在している。一方、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上に再配線７がシード膜６（導電膜）を介して設けられている。簡略すれば、パッシベーション膜（絶縁膜）３から露出するパッド（電極）２において、プローブ痕１００が形成されていない領域（プローブ痕が形成されているプローブ領域（第１領域）１０Ａよりも平坦度が高い接続領域（第２領域）１０Ｂ）に導電性部材である配線層（シード膜６及び再配線７）が接続されている。また、接続領域１０Ｂからは、半導体チップ１Ｃの中央部側に延びてシード膜６（導電膜）を介して再配線７が存在している。このように、パッド２の表面上において、接続領域１０Ｂを半導体チップ１Ｃの中央部側に設け、さらに再配線７において、パッド２と接続する一端部とは反対側の他端部を、半導体チップ１Ｃの主面上における中央部側に引き出し、配置することで、以下の効果が得られる。
【００３２】
すなわち、導電性部材である配線層（シード膜６及び再配線７）は、パッド２の表面上においてプローブ痕１００が形成されていない平坦な領域に接続することで、電流経路上にプローブ痕（隙間）１００が生じないことから、半導体装置の電気特性を向上できるが、接続領域１０Ｂと半導体チップ１Ｃの中央部との間（配線層（シード膜６及び再配線７）が配置される経路下）にプローブ領域１０Ａが存在すると、前述したように、プローブ領域１０Ａ上に形成されたこぶのような凸部１０１により、配線層の一部が上方に押し上げられ、後に形成する最表面のパッシベーション膜（絶縁膜）８から露出されてしまい、半導体装置の信頼性が低下する恐れがある。仮に、接続領域１０Ｂを半導体チップ１Ｃの周縁部（辺）側に配置したとしても、配線層（シード膜６及び再配線７）がパッド２から、さらに半導体チップ１Ｃの周縁部（辺）側に引き出せれば、上記した配線層の一部がパッシベーション膜８から露出する恐れはない。しかし、複数のパッド（電極）２は、平面形状が四角形から成る半導体チップ１Ｃの各辺に沿って設けられているため、パッド２と半導体チップ１Ｃの周縁部（辺）との間に配線層の他端部を配置することが困難である。
そこで、本実施の形態１に示すように、平面形状が長方形から成るパッド２において、半導体チップ１Ｃの主面における中央部側に位置する短辺に、接続領域１０Ｂを寄せて設けることで、配線層の一部がパッシベーション膜８から露出する問題を抑制できることから、半導体装置の信頼性も向上できる。
【００３３】
また、再配線７上およびパッシベーション膜５上に最表面の保護膜となるパッシベーション膜８が設けられている。このパッシベーション膜８は、再配線７の一部上に開口部１３を有している。この再配線７の一部上には、開口部１３から突起するボール状のバンプ電極９が設けられている。
【００３４】
このように構成された半導体チップ１Ｃは、狭ピッチ化に対応したパッド２と電気的に接続された再配線７を介して、広いピッチへ変換したバンプ電極９を有することができる。すなわち、本実施の形態における半導体装置は、半導体回路と外部電極のバンプ電極９とを、パッド２および再配線７を介して電気的に接続し、小型化、特に狭ピッチ化に対応することができる。
【００３５】
また、本実施の形態では、プローブ４が接触される領域（そのマージンを含む）であるプローブ領域１０Ａと、マージンを含めたパッド２上でシード膜６（導電膜）が形成される領域（そのマージンを含む）である接続領域１０Ｂとをパッド２上で区画して設けている。このため、プローブ検査工程で生じるプローブ痕１００の影響によって、図１を参照して説明したような再配線７および／またはシード膜６の欠け対策をすることができ、また凸部１０１で示される再配線７がパッシベーション膜８から露出することを抑制することができる。
【００３６】
また、本実施の形態では、パッド２の平面形状は、半導体チップ１Ｃの外周部側から中央部側に長辺を有する長方形状としている。例えばパッド２の寸法２ａを１３０μｍ、寸法２ｂを７５μｍとし、またパッド２のピッチの寸法２ｃを８０μｍとしている。このようにパッド２の平面形状を長方形状とすることで、半導体装置の小型化、特に狭ピッチ化に対応することができる。さらに、本実施の形態では、パッド２を矩形状の半導体チップ１Ｃの外周部で、千鳥状に設けている。これにより、より狭ピッチ化に対応することができる。例えば外側のパッド２と内側のパッド２のピッチの寸法２ｄを４０μｍとしている。
【００３７】
このように、本実施の形態では、半導体装置の小型化、特に、狭ピッチ化に対応することができるので、半導体チップ１Ｃに設けられる半導体回路を高機能化することができ、それに伴う多ピン化（多入力出力化）にも対応することができる。
【００３８】
なお、本実施の形態で示す以外に、プローブ領域と導電性部材（ワイヤ、再配線）の接続領域を分ける方法も考えられるが、この場合、それぞれの領域を引き離す分だけ半導体装置の小型化を実現できない。また、パッドの一部を露出するポリイミド膜は、金属よりも硬度の低い有機系絶縁膜であるため、加工精度が金属材料よりも悪く、断面形状としては、開口部の側面が傾斜した状態となる。そのため、それぞれの領域に分けてパッドを形成する場合、このポリイミド膜の加工精度も考慮して、パッドを大きく形成する必要があり、本実施の形態で示すような長方形から成る１つのパッドで形成するよりも、半導体装置の小型化に不向きである。
【００３９】
次に、本実施の形態における半導体装置の製造方法について図面を参照して説明する。図５は本実施の形態における半導体装置の製造工程の流れを示す図であり、図６は本実施の形態における半導体ウエハの平面を示す模式図であり、図７〜図１２は図５に示す製造工程中における半導体装置の断面の要部を示す模式図である。
【００４０】
まず、図６に示すような、半導体回路が形成されるデバイス形成領域５０を有する半導体ウエハ１Ｗを準備する（Ｓ１０）。なお、図中にはスクライブ領域５１が示されている。後の工程で、スクライブ領域５１に沿って半導体ウエハ１Ｗから個々の半導体チップ１Ｃが切り出される。
【００４１】
詳細に説明すると、半導体回路（半導体素子）、この半導体回路と電気的に接続されたパッド（電極）２、及びこのパッド２の一部を露出するように、パッド２上に形成されたパッシベーション膜（絶縁膜）３を有するデバイス形成領域５０（チップ領域）を、複数個備えた半導体ウエハ１Ｗを準備する。ここで、パッド２は、デバイス形成領域５０の外周部側にプローブ領域（第１領域）１０Ａと、このプローブ領域１０Ａと隣接し、プローブ領域１０Ａよりチップ領域の中央部側に接続領域（第２領域）１０Ｂとを有する。この半導体ウエハ１Ｗは例えば平面円形状の単結晶Ｓｉ基板である。この半導体ウエハの複数のデバイス形成領域から平面矩形状の半導体チップ１Ｃ（図２参照）がダイシングによって各々切り出される。なお、半導体ウエハ１Ｗは、Ｓｉ基板に限らず、ＧａＡｓ基板、ＳｉＣ基板などの化合物半導体基板であっても良い。
【００４２】
続いて、周知技術によって半導体ウエハ１Ｗの主面に例えばｎチャネル型やｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、抵抗、容量などの種々の半導体素子やそれらを電気的に接続する配線（多層配線）から構成される半導体回路を形成する（Ｓ２０）。
【００４３】
続いて、図２、図７に示すように、デバイス形成領域の外周部側にプローブ領域（第１領域）１０Ａと、このプローブ領域１０Ａと隣接し、プローブ領域１０Ａよりデバイス形成領域の中央部側に接続領域（第２領域）１０Ｂとを有するパッド２を、半導体回路を構成する配線と電気的に接続して、半導体ウエハ１Ｗ上に形成する（Ｓ３０）。パッド２は図２および図４で示したようにデバイス形成領域（後に半導体チップ１Ｃとなる）の外周部側から中央部側に長辺を有する長方形状に形成される。また、図４で示したダミーパッド２Ａがパッド２のプローブ領域１０Ａと同程度の大きさで、整列して形成される。ダミーパッド２Ａは、プロービング位置制御を目的として、パッド２のプローブ領域１０Ａの列に形成され、フローティング状態である。
【００４４】
このパッド２は、例えばアルミニウム（Ａｌ）を主導電層とするものである。例えば、主導電層となるＡｌ膜の上下をＴｉ膜およびＴｉＮ膜の積層膜からなるバリア性の導電膜で挟んだ構造としても良い。このような配線は、下のバリア性の導電膜、Ａｌ膜および上のバリア性の導電膜を順次堆積した後に、これらの積層膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてドライエッチングすることで形成することができる。
【００４５】
続いて、半導体ウエハ１Ｗ上にパッシベーション膜３（第１絶縁膜）を形成する（Ｓ４０）。このパッシベーション膜３は、例えば無機系絶縁膜である酸化シリコン膜および窒化シリコン膜の積層膜から構成され、その積層膜は例えばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成することができる。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてドライエッチングし、パッシベーション膜３からパッド２のプローブ領域１０Ａおよび接続領域１０Ｂを露出する。これによりパッシベーション膜３は開口部１１を有することとなる。開口部１１のうち、プローブ領域１０Ａが露出する領域は例えば６０μｍ（寸法１１ａ）×７０μｍ（寸法１１ｃ）、接続領域１０Ｂが露出する領域は例えば６０μｍ（寸法１１ｂ）×７０μｍ（寸法１１ｃ）とすることができる。また、図４で示したダミーパッド２Ａ上に開口部１４が開口部１１のプローブ領域１０Ａと同程度の大きさで形成される。
【００４６】
続いて、半導体回路のプローブ検査を行う（Ｓ５０）。例えば、図８に示すように、プローブ領域１０Ａのパッド２に、カンチレバー方式のプローブ針４を接触させて、種々の電気的特性を測定する。この際、パッド２の表面には、プローブ針４によるプローブ痕１００（外傷）が形成される。このプローブ針４は例えばＷ（タングステン）のような硬化な金属から構成され、また先端が尖端となっているため、Ａｌ膜を主導電層とするパッド２の表面にプローブ痕１００として外傷を与えてしまう。
【００４７】
本実施の形態では、パッド２の平面形状を長方形状とし、半導体チップ１Ｃの外周部側にプローブ領域１０Ａ、中央部側に接続領域１０Ｂを設け、プローブ領域１０Ａのみにプローブ針４を接触させている。このため、プローブ痕１００はプローブ領域１０Ａのパッド２に存在することとなる。
【００４８】
また、本実施の形態では、パッド２の形成と同時に、パッド２のプローブ領域１０Ａと同程度の大きさで、整列したダミーパッド２Ａも形成している（図４参照）。プローブ検査工程においては、このダミーパッド２Ａをターゲットとしているので、プローブ領域１０Ａから接続領域１０Ｂへプローブ針４がずれることを防止することができる。すなわち、プローブ痕１００はプローブ領域１０Ａのパッド２に存在することとなる。
【００４９】
また、プローブ検査には、常温、高温、低温の動作保証温度（例えば−４０℃〜１２５℃）による検査の他に、半導体装置の高機能化により機能別の検査が必要となり、複数の検査装置（テスタ）で同じパッド２に対して複数回、プローブ針４を接触させてしまう。また、プローブ検査には、いわゆるウエハレベルバーンインも含まれており、例えばはんだ融点付近（２００℃以上）の高温環境（高温ベーク）下で、長時間（例えば数時間）、プローブ領域１０Ａのパッド２にプローブ針４を接触させて半導体回路に電圧を印加することも行われる。このため、プローブ痕１００も大きくなってしまうことが考えられる。この場合であっても、本実施の形態では、プローブ痕１００をプローブ領域１０Ａのパッド２に存在させることができる。
【００５０】
なお、バンプ電極９を形成後、プローブ検査することもできるが、その場合、温度履歴によるはんだ表面状態（酸化）変化や、はんだ融点の影響で高温ベーク温度が制限されることで、パッド２上で行うプローブ検査と同等の検査を行うことができない。
【００５１】
続いて、半導体ウエハ１Ｗ上にパッシベーション膜５（第２絶縁膜）を形成する（Ｓ６０）。このパッシベーション膜５は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。次いで、図９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜５からパッド２の接続領域１０Ｂを露出する。これによりパッシベーション膜５は開口部１２を有することとなる。開口部１２のうち、接続領域１０Ｂが露出する領域は、平面形状が正方形状であり、例えば４５μｍ（寸法１２ａ）×４５μｍ（寸法１２ｂ）とすることができる。
【００５２】
続いて、図１０に示すように、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上にシード膜６（配線層、導電膜、めっき層）を形成する（Ｓ７０）。シード膜６は、後の工程でめっき法を用いて形成する導電膜のシード（Seed）膜であり、無電解めっき法によってＰｄ膜などから構成される。なお、シード膜６はスパッタリング法によって堆積されたＰｄ／Ｔｉ膜、Ｔｉ膜またはＴｉＮ膜から構成されても良い。これらの膜は、Ｃｕの拡散バリア性の導電膜でもある。
【００５３】
続いて、図１１に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、シード膜６の一部を露出する再配線形成用の開口部１５を有するマスク１６を形成する。
【００５４】
続いて、シード膜６上に、電解めっき法によって導電膜（配線層、めっき膜）から構成される再配線７を形成する（Ｓ８０）。具体的には、再配線７は、接続領域１０Ｂ上およびパッシベーション膜５上にパッド２と電気的に接続して、接続領域１０Ｂから半導体チップ１Ｃの中央部側に這うように形成される。再配線７は、ＣｕまたはＮｉ／Ｃｕ膜から構成される。その後、レジスト膜から構成されるマスク１６をアッシングに除去し、再配線７をマスクとしてシード膜６に対してウエットエッチング処理を施すことにより、再配線７下のシード膜６を残し、それ以外のマスク１６下にあったシード膜６を除去する。
【００５５】
続いて、図１２に示すように、半導体ウエハ１Ｗ上にパッシベーション膜８（第３絶縁膜）を形成する（Ｓ９０）。このパッシベーション膜８は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。本実施の形態では、このパッシベーション膜８は、最表面の保護膜であり、カバレッジ性を良くするために、パッシベーション膜５より厚くなるように形成される。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜８から再配線７の一部を露出する。これによりパッシベーション膜８は開口部１３を有することとなる。ここで、パッシベーション膜８の材料として、感光性のポリイミドを使用する場合は、ホト処理により開口部１３を形成する。ホト処理技術を適用することで、ウエットエッチング方式よりも、開口部１３を微細に加工することができる。
【００５６】
次いで、図３で示したように、導電膜（配線層、めっき膜）のうち、パッド２の接続領域（第２領域）１０Ｂと接続する一端部とは反対側の他端部において、無電解めっき法により、開口部１３から露出する再配線７上に図示しないＡｕ膜を形成する。そして、はんだ印刷技術により半導体ウエハ１Ｗ上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、前記Ａｕ膜上に外部端子であるバンプ電極（導電性部材、はんだボール）９を形成する（Ｓ１００）。そのはんだペーストとしては、例えばＳｎ（錫）、Ａｇ（銀）およびＣｕから形成されたＰｂ（鉛）フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部１３上に供給した後に、半導体ウエハ１Ｗに対してリフロー処理を施すことによってもバンプ電極９を形成することができる。なお、はんだペーストのリフロー処理によって、前記Ａｕ膜は、バンプ電極９に拡散してなくなってしまう。
【００５７】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間（互いに隣接するチップ領域の間）のスクライブ（ダイシング）領域に沿って切断し、図２に示したように個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。例えば、図１３に示すように、半導体チップ１Ｃは、基板５２上にバンプ電極９を介して実装することができる。具体的には、半導体チップ１Ｃを基板５２上に配置した後、その電極５３上でバンプ電極９をリフローし、次いで半導体チップ１Ｃと基板５２との間にアンダーフィル樹脂５４を充填されて、種々の半導体装置を構成することができる。
【００５８】
高機能化（ピン数増加）と微細プロセス化（チップ小型化）により、接続部のパッドが狭ピッチ化、小型化される。パッドサイズを小さくできる要因は、プロービング精度、プローブ痕サイズの制御などが挙げられる。
【００５９】
例えば、技術革新により、パッドピッチ（サイズ）が縮小されているが、プローブ検査工程のコンタクト性やプロービングの電気抵抗の影響からこのプローブ痕サイズを激減させることは困難となっている。
【００６０】
また、プロービング方式として、本実施の形態に示したようなカンチレバー方式から、上下動方式化を進めているが、コストやコンタクト性からさらなる技術開発が必要となっている。
【００６１】
また、図１（ｃ）で示したように、プローブ痕１００上にパッド２と再配線７とのコンタクトを行おうとすると、めっき形成などが不十分で内部に鬆１０２が形成されてしまう。この鬆１０２が組み立て後の電気特性不良を引き起こし、また、めっきによる凹凸形成により、隣接パッドとのショート（短絡）や、再配線７が表面に露出する（凸部１０１）等の不具合を発生させてしまう。
【００６２】
本実施の形態では、プロービングされるプローブ領域１０Ａと、パッド２と再配線７とが接続される接続領域１０Ｂとを区画して、それぞれの領域を十分確保し、プロービング性の制限を緩和するようにしている。また、プロービング位置制御を目的として、パッド２のプローブ領域１０Ａの列にダミーパッド２Ａを形成している。これにより、カンチレバー方式によるプロービングを用いることができることで、プローブ検査方式を制限せずにコンタクト性を確保することができ、さらに今後ますます厳しくなるアナログ特性を含む製品性能を十分満たすことができる。
【００６３】
（実施の形態２）
前記実施の形態では、めっき法によって形成される導電膜（めっき膜）で、再配線を構成した場合について説明したが、本実施の形態では、めっき膜でバンプ電極を構成した場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【００６４】
まず、本実施の形態における半導体装置の構成について図面を参照して説明する。図１４は本実施の形態における半導体装置の平面を示す模式図であり、図１５は図１４に示す半導体装置の断面の要部を示す模式図であり、図１６は図１４に示す半導体装置の平面の要部を示す模式図である。
【００６５】
本実施の形態における半導体装置を構成する矩形状の半導体チップ１Ｃの主面には図示しない半導体回路（例えばＬＳＩ）が設けられている。半導体回路を構成する配線と電気的に接続され、半導体チップ１Ｃ（半導体回路）上に設けられたパッド２が、矩形状の半導体チップ１Ｃの外周部で設けられており、このパッド２上にバンプ電極１７が設けられている。このパッド２は、図１６では破線で区画された２つの領域で示されるように、半導体チップ１Ｃの外周部側に接続領域１０Ｂと、中央部側にプローブ領域１０Ａを有している。このように接続領域１０Ｂを半導体チップ１Ｃの外周部に設けることで、接続領域１０Ｂ上に設けられたバンプ電極１７からワイヤ（導電性部材）を半導体チップ１Ｃの外側へ延ばすことが容易となる。
【００６６】
すなわち、図１７に示すように、基板５５（配線基板）の主面（上面）に形成された複数の電極５６（ボンディングリード）と、この基板５５の主面（上面）に搭載された半導体チップ１Ｃの主面（表面）に形成された複数のパッド２とをそれぞれ電気的に接続する複数のワイヤ５７（導電性部材）のそれぞれの長さを短くすることができる。これにより、半導体装置の電気特性を向上することができる。
【００６７】
ここで、本実施の形態では、パッド２の表面において、ワイヤ５７の接続領域１０Ｂを、プローブ領域１０Ａよりも半導体チップ１Ｃの周縁部（辺）側に配置することについて説明したが、これに限定されるものではなく、プローブ領域１０Ａよりも半導体チップ１Ｃの中央部側に接続領域１０Ｂを配置し、ここにバンプ電極１７を介してワイヤ５７の一端部（ボール２０）を接続してもよい。しかし、基板５５（配線基板）の主面に設けられた電極５６（ボンディングリード）までの距離を考慮すると、ワイヤ５７の長さを低減できる周縁部（辺）側に、接続領域１０Ｂ及びバンプ電極１７を配置することが好ましい。
【００６８】
また、半導体チップ１Ｃ（半導体回路）上にパッシベーション膜３が設けられている。このパッシベーション膜３は、例えば無機系絶縁膜の窒化シリコン膜からなり、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有している。また、パッド２上およびパッシベーション膜３上にパッシベーション膜１８が設けられている。このパッシベーション膜１８は、例えば有機系絶縁膜のポリイミド膜からなり、接続領域１０Ｂのパッド２上に開口部２１を有している。
【００６９】
接続領域１０Ｂより半導体チップ１Ｃの中央部側に設けられたプローブ領域１０Ａのパッド２に、図１を参照して説明したようにプローブ検査工程でプローブ針４がパッド２と接触して生じるプローブ痕１００（外傷）が存在している。一方、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜３上にバンプ電極１７がシード膜１９（導電膜）を介して設けられている。なお、本実施の形態では、バンプ電極１７の平面形状を矩形状で示した場合について示しているが（図１６参照）、多角形状、円形状であっても良く、バンプ電極１７からワイヤボンディングできるような平面形状であれば良い。
【００７０】
本実施の形態では、パッド２の平面形状は、半導体チップ１Ｃの外周部側から中央部側に長辺を有する長方形状としている。例えばパッド２の寸法２ａを１３０μｍ、寸法２ｂを７５μｍとし、またパッド２のピッチの寸法２ｃを８０μｍとしている。このようにパッド２の平面形状を長方形状とすることで、半導体装置の小型化、特に狭ピッチ化に対応することができる。さらに、本実施の形態では、パッド２を矩形状の半導体チップ１Ｃの外周部で、千鳥状に設けている。これにより、より狭ピッチ化に対応することができる。例えば外側のパッド２と内側のパッド２のピッチの寸法２ｄを４０μｍとしている。
【００７１】
ここで、本実施の形態における半導体チップ１Ｃに導電性部材であるワイヤ５７が電気的に接続された場合について図を参照して説明する。図１７はバンプ電極１７にワイヤボンディング接続され、この複数のワイヤ５７を介して半導体チップ１Ｃの複数のパッド２と、この半導体チップ１Ｃを実装する基板５５（配線基板）の複数の電極５６（ボンディングリード）とがそれぞれ電気的に接続された図１４に示す半導体装置の断面の要部を示す模式図である。図１８は平面視におけるワイヤ５７のボール２０の接続状態を示す模式図であり、（ａ）はバンプ電極１７を介してパッド２と接続する場合、（ｂ）、（ｃ）はパッド２に直接接続する場合である。図１８の（ａ）〜（ｃ）の各々において、図面左側はワイヤボンディングされる前、図面右側はワイヤボンディングされた後の状態を示している。
【００７２】
本実施の形態では、狭ピッチ化に対応した長方形状のパッド２を形成している。このため、図１８（ａ）、（ｃ）で示すように、ワイヤボンディングのずれを含めた領域２０ａ、２０ｃ（図中破線で示す）が各々の開口部１１、すなわちパッシベーション膜３にかかる。
【００７３】
図１８（ｃ）では、ワイヤボンディングのずれを含めた領域２０ｃ内で、パッド２にボール２０を電気的に接続した場合、パッシベーション膜３にボール２０が乗り上げ、その周辺のパッシベーション膜３の割れの原因となる。これは、パッシベーション膜３の開口部１１において、パッシベーション膜３の表面（上面）とパッド２の表面（上面）との間で段差が生じているためである。そのため、ワイヤの一端部をパッド２に接続する際、位置ずれが生じると、パッシベーション膜３にワイヤが乗り上げてしまい、この状態で荷重をかけると、パッシベーション膜３の一部に割れが発生する。
【００７４】
そこで、図１８（ｂ）で示すように、ボール２０の径を縮小化することによってワイヤボンディングのずれを含めた領域２０ｂの領域を小さくし、パッシベーション膜３への乗り上げを防止することができる。但し、ボール２０の接続面積が低下し、また強度が低下してしまうことが考えられる。
【００７５】
このため、本実施の形態では、図１８（ａ）および図１７に示すように、パッド２上にバンプ電極１７を設けている。これにより、バンプ電極１７上にワイヤの一端部を接続する際、バンプ電極１７の中心部に対してワイヤの一端部の中心部がずれたとしても、バンプ電極１７の表面（上面、ワイヤ接続面）は平坦であることから、ワイヤの一端部も変形することなく接続できる。そして、この状態で荷重をかけたとしても、バンプ電極１７の表面とは反対側の裏面（下面、パッド２との接続面）は、パッド２において平坦な領域である接続領域１０Ｂのみと接続しているため、パッド２を露出するパッシベーション膜３の一部（開口部１１）にはワイヤ接続時の荷重はかからず、パッシベーション膜３の割れを抑制することができる。
【００７６】
次に、本実施の形態における半導体装置の製造方法について図面を参照して説明する。図１９〜図２２は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図１９を参照して説明する工程は、前記実施の形態１で図７を参照して説明した工程に続くものであるため、その説明は省略する。
【００７７】
図１９に示すように、半導体ウエハ１Ｗ上にパッシベーション膜１８を形成する。このパッシベーション膜１８は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜１８からパッド２周辺のパッシベーション膜３を露出する（図２０参照）。これによりパッシベーション膜１８は開口部２１を有することとなる。ここで、本実施の形態では、パッド（電極）２の材料は、例えばＡｌ膜から構成される。また、パッシベーション膜８の材料として、感光性のポリイミドを使用する場合は、ホト処理により開口部１３を形成する。ホト処理技術を適用することで、ウエットエッチング方式よりも、開口部１３を微細に加工することができる。
【００７８】
続いて、半導体回路のプローブ検査を行う。例えば、図２０に示すように、プローブ領域１０Ａのパッド２に、カンチレバー方式のプローブ針４を接触させて、種々の電気的特性を測定する。この際、パッド２の表面には、プローブ針４によるプローブ痕１００（外傷）が形成される。
【００７９】
続いて、図２１に示すように、パッド２と電気的に接続され、半導体ウエハ１Ｗ上にシード膜１９を形成する。シード膜１９は、後の工程でめっき法を用いて形成する導電膜のシード（Seed）膜であり、スパッタリング法によって堆積されたＣｕ膜から構成される。
【００８０】
続いて、図２２に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、シード膜１９の一部を露出する再配線形成用の開口部２２を有するマスク２３を形成する。次いで、シード膜１９上に、電解めっき法によって導電膜（めっき膜）から構成されるバンプ電極１７を形成する。具体的には、バンプ電極１７は、接続領域１０Ｂ上にパッド２と電気的に接続して形成される。バンプ電極１７は、例えばＡｕ膜から構成される。ここで、バンプ電極１７の材料にＡｕを使用することで、Ａｕから成るワイヤとの接合性を向上することができる。また、Ａｕから成るワイヤを直接、Ａｌから成るパッド２に接続した場合、ＡｕがＡｌに拡散してしまい、Ａｌから成るパッド２におけるワイヤとの接合面（接合領域）が汚染され、ワイヤの接合強度が低下する恐れがある。しかしながら、本実施の形態ではＡｌから成るパッド２の表面に、シード膜（配線層、導電膜、めっき層）１９としてＮｉ膜上にＰｄ膜を形成し、さらにこのシード膜上にＡｕから成るバンプ電極１７を形成しているため、ワイヤの接合強度の低下を抑制できる。
【００８１】
続いて、レジスト膜から構成されるマスク２３をアッシングに除去し、バンプ電極１７をマスクとしてシード膜１９に対してウエットエッチング処理を施すことにより、バンプ電極１７下のシード膜１９を残し、それ以外のマスク２３下にあったシード膜１９を除去する（図１５参照）。
【００８２】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、図１４に示したように個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。本実施の形態における半導体装置を用いて、例えば、外部の端子とバンプ電極１７とをワイヤボンディングすることによって電気的に接続し、半導体チップ１Ｃをレジンで樹脂封止することによって種々の半導体装置を構成することができる。
【００８３】
（実施の形態３）
前記実施の形態１では、再配線の一部上にはんだ印刷技術を用いたバンプ電極を形成した場合について説明したが、本実施の形態では、再配線の一部上にめっき法を用いたパッドを形成する場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【００８４】
図２３および図２４は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図２３を参照して説明する工程は、前記実施の形態１で図１１を参照して説明した工程に続くものであるため、以下はその後の工程について説明する。
【００８５】
図２３に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、例えばＣｕ／Ｎｉ膜から構成される再配線７の一部を露出する開口部２５を有するマスク２４を形成する。次いで、再配線７上に、電解めっき法によって導電膜（めっき膜）から構成されるパッド２６を形成する。具体的には、パッド２６は、再配線７と電気的に接続して形成され、例えばＡｕ膜から構成される。なお、再配線７をＣｕ膜とした場合、パッド２６はＮｉ／Ａｕ膜としても良い。また、例えば、パッド材のＡｌとの拡散バリア性を持たせるために、Ｐｄ、Ｎｉ膜から構成されるシード膜かめっき層を設ける。
【００８６】
続いて、図２４に示すように、レジスト膜から構成されるマスク２４をアッシングに除去し、再配線７をマスクとしてシード膜６に対してウエットエッチング処理を施すことにより、再配線７下のシード膜６を残し、それ以外のマスク２４下にあったシード膜６を除去する。
【００８７】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、個々の半導体チップに分割して、本実施の形態における半導体装置が完成する。例えば、外部の端子とパッド２６とをワイヤボンディングすることによって電気的に接続し、半導体チップをレジンで樹脂封止することによって種々の半導体装置を構成することができる。再配線７の表層面にＡｕ膜を形成し、そのＡｕ膜にワイヤボンディングを行うことで接触抵抗を低減することができる。
【００８８】
例えば、再配線７全体がＡｕ膜から形成されると、パッケージ組み立て時のモールドレジンと密着性を確保することができない。そこで、本実施の形態では、ワイヤボンディングする箇所にのみＡｕ膜から構成されるパッド２６を形成することによって、半導体装置の信頼性を確保することができる。
【００８９】
また、Ａｕ膜を含むパッド２６の形成工程は、シード膜６の除去後に、パッド２６形成のための例えばレジストから構成されるマスクが形成されていれば無電解めっき、スパッタや印刷メタル等の薄膜技術も適用することができる。
【００９０】
また、パッド２６を構成するＡｕ膜下のＮｉ膜は、再配線７でもパッド２６として構成しても良いが、再配線７として構成するよりパッド２６として構成する方が、膜応力の大きいＮｉ膜によるウエハ（チップ）反りの影響を低減することができる。
【００９１】
また、Ｃｕ／Ｎｉの界面接続を考慮して、Ｃｕ膜から構成される再配線上に、Ｃｕ／Ｎｉ／Ａｕ膜から構成されるパッド２６を形成することもできる。
【００９２】
（実施の形態４）
前記実施の形態１〜３では、プローブ領域のパッド上では、めっき法によって導電膜（めっき膜）を形成しない場合について説明したが、本実施の形態では、接続領域を拡大してプローブ領域のパッド上にもめっき膜を形成する場合について説明する。なお、他の内容については前記実施の形態１〜３と同様である。
【００９３】
図２５は本実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）は再配線とはんだバンプ電極の構造、（ｂ）はスタッドバンプ電極の構造、（ｃ）は再配線とパッドの構造の場合を示す。また図２５（ａ）、（ｂ）、（ｃ）は各々図３、図１５、図２４に対応する本実施の形態における半導体装置の断面の要部を示す模式図である。図２６は図２５（ａ）に示す半導体装置の平面の要部を示す模式図である。また、図２６ではその一部を除去した状態で示している。なお、図２５（ｂ）に示すスタッドバンプ電極の構造では、フリップチップ搭載用Ａｕ−Ａｕ接合、Ａｕ−はんだ接合、ＡＣＦ接合にも対応することができる。
【００９４】
図２５（ａ）および図２６に示すように、パッド２と再配線７とがシード膜６を介して接続される接続領域１０Ｂには、プローブ検査工程によってプローブがパッド２と接触するプローブ領域１０Ａが含まれている。すなわち、プローブ領域１０Ａのパッド２上にもめっき法によって形成された再配線７が設けられている。これにより、パッド２を構成するＡｌの腐食等の懸念に対し、Ａｌが露出することを回避することができる。
【００９５】
図１を参照して説明したように、プローブ痕１００の段差によるシード膜６がコンタクト性を悪化し、めっき膜である再配線７の平坦性を悪化させることが考えられる。そこで、本実施の形態では、パッド２のエリアサイズを広くすることによって、パッド２と再配線７とのコンタクト性を確保し、またパッド２上の再配線の平坦率を向上している。
【００９６】
同様に、図２５（ｂ）、（ｃ）でもパッド２のエリアサイズを広くすることによって、パッド２とめっき膜（バンプ電極１７、再配線７）とのコンタクト性を確保し、またパッド２上の再配線の平坦率を向上することができる。
【００９７】
（実施の形態５）
前記実施の形態２では、パッド上にめっき法によって単層の導電膜（めっき膜）を形成した場合について説明したが、本実施の形態では、めっき法を繰り返して多層の導電膜を形成する場合について説明する。なお、他の内容については前記実施の形態２と同様である。
【００９８】
図２７〜図２９は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図２７を参照して説明する工程は、前記実施の形態２で図２１を参照して説明した工程に続くものであるため、以下はその後の工程について説明する。
【００９９】
図２７に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、Ｃｕ膜から構成されるシード膜１９の一部を露出する開口部２８を有するマスク２７を形成する。この開口部２８で開口された平面領域はＡｌ膜を主導電層とするパッド２の平面領域より大きい。
【０１００】
続いて、シード膜１９上に、電解めっき法によって導電膜２９（めっき膜）を形成する。具体的には、導電膜２９はシード膜１９を介してパッド２と電気的に接続して形成され、例えばＡｕ膜から構成される。その後、レジスト膜から構成されるマスク２７をアッシングによって除去する。
【０１０１】
続いて、図２８に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、Ａｕ膜から構成される導電膜２９の一部を露出する開口部３１を有するマスク３０を形成する。次いで、導電膜２９上に、電解めっき法によって導電膜（めっき膜）から構成されるバンプ電極１７を形成する。具体的には、バンプ電極１７はパッド２と電気的に接続して形成され、例えばＡｕ膜から構成される。このように、本実施の形態では、めっき法によって導電膜２９、バンプ電極１７を積層している。その後、レジスト膜から構成されるマスク３０をアッシングによって除去する。
【０１０２】
なお、バンプ電極１７の平面形状は、バンプ電極１７からワイヤボンディングできるような平面形状であれば良く、矩形状、多角形状、円形状であっても良く、また接触面を大きくできるような形状（最大サイズ形状）が望ましい。
【０１０３】
続いて、図２９に示すように、導電膜２９をマスクとしてシード膜１９に対してウエットエッチング処理を施すことにより、導電膜２９下のシード膜１９を残し、それ以外のシード膜１９を除去する。その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。
【０１０４】
本実施の形態における半導体装置を用いて、例えば、外部の端子とバンプ電極１７とをワイヤボンディングすることによって電気的に接続し、種々の半導体装置を構成することができる。ワイヤボンディングを行うに際して、Ａｌ／Ａｕ接合に比べＡｕ／Ａｕ接合のほうが低温および低荷重といった低ダメージで行うことができる。すなわち、本実施の形態では、Ａｕ膜から構成される導電膜２９上にＡｕ膜から構成されるバンプ電極１７を設けているので、低温でワイヤボンディングすることができる。また、Ａｌ／Ａｕ合金は成長し、もろくなる（劣化する）ので、本実施の形態では、シード膜やめっき層で形成されたバリアメタル層の効果でＡｌ／Ａｕ合金の形成を回避または抑制してワイヤボンディング接続の信頼性の向上を図っている。
【０１０５】
また、本実施の形態では、めっき法によって導電膜２９、バンプ電極１７を積層しており、導電膜２９がＡｌから構成されるパッド２を全面コートすることにより、Ａｌ腐食に対し耐質性を向上し、またバンプ電極１７がその高さ１７ａを表面保護膜であるパッシベーション膜１８より高くすることにより、ワイヤボンディングのボール（またはステッチ部）が例えばパッシベーション膜１８などの外周部と接触するのを防止することができる。
【０１０６】
（実施の形態６）
前記実施の形態１では、プロービングされるプローブ領域と、パッドと再配線とが接続される接続領域とを区画して、それぞれの領域を十分確保し、プロービング性の制限を緩和するようにしている。本実施の形態では、プローブ領域と接続領域との区画をより明確とした場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１０７】
図３０は本実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はパッド上の開口部１１がくびれを有する状態、（ｂ）は開口部１１が分離されている状態が示されている。また、図３０ではその一部を除去した状態で示している。
【０１０８】
前記実施の形態１で図４を参照して説明した場合に比べて、プローブ領域１０Ａと、パッド２と再配線７とが接続される接続領域１０Ｂとが、パッシベーション膜３（図３も参照）に形成される開口部１１によって、より明確に区画することができる。このため、プローブ検査工程で生じるプローブ痕１００の影響によって、図１を参照して説明したような再配線７（シード膜６）の欠け対策をより確実にすることができ、また凸部１０１で示される再配線７がパッシベーション膜８から露出することをより確実に抑制することができる。
【０１０９】
（実施の形態７）
前記実施の形態１では、パッドの平面形状を長方形状とした場合について説明したが、本実施の形態では、凸形状とした場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１０】
図３１は本実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はプローブ領域を千鳥状に配置した状態、（ｂ）はプローブ領域をストレート状に配置した状態が示されている。また、図３１ではその一部を除去した状態で示している。
【０１１１】
本実施の形態では、パッド２と再配線７とが接続される接続領域１０Ｂに対して、プロービングされるプローブ領域１０Ａを小さくしている。例えば、カンチレバー方式によるプロービングを用いる場合、図８を参照して説明したように、プローブ針４は一方向にずれるようにして接触するため、プローブ痕１００はその一方向に延びたものとなる。このため、プローブ領域１０Ａはプローブ痕１００が延びる一方向の領域を確保できれば良い。一方、接続領域１０Ｂは再配線７との接触抵抗を低減するために接触面積を確保する必要があり、プローブ針４が接触する領域より大きいものとなる。したがって、図３１に示すように、平面形状が凸状のパッド２のうち、突起している領域（上部）をプローブ領域１０Ａとし、突起されている領域（下部）を接続領域１０Ｂとしている。
【０１１２】
このように、パッド２と再配線７とが接続される接続領域１０Ｂに対して、プロービングされるプローブ領域１０Ａを小さくすることによって、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１３】
また、例えばペリフェラルでも外周部に引き出しスペースがあるエリアＩ／Ｏ（Input/Output）の場合は、両方向に再配線７を引き出すことができる。さらに、図３１（ｂ）に示すように、プローブ領域１０Ａをストレート状に配置することによって、より半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１４】
（実施の形態８）
前記実施の形態１では、パッド上に形成される再配線接続用の開口部において、その平面形状が正方形状の場合について説明したが、本実施の形態では、長方形状の開口部についても説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１５】
図３２は本実施の形態における半導体装置の平面の要部を示す模式図である。また、図３２ではその一部を除去した状態で示している。
【０１１６】
本実施の形態では、前記実施の形態１で図４を参照して説明したパッド２上に形成される再配線接続用の開口部１２と同様の正方形状の開口部１２と、その正方形状の開口部１２より小さい長方形状の開口部１２Ａとを有している。パッド２と再配線７との接続が高抵抗であっても良い場合、開口部１２Ａを小さくすることによって、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１７】
また、開口部１２を介する接続を、例えばパワー（大電流）系、アナログ、あるいは低抵抗の接続のために用い、開口部１２Ａを介する接続を、高抵抗の接続のために用いるように、２端子以上毎で配置することで、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１８】
（実施の形態９）
前記実施の形態２では、パッドの平面領域内に収まるようにバンプ電極を設ける場合について説明したが、本実施の形態では、パッドの平面領域内を越えてバンプ電極を設ける場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１９】
図３３は本実施の形態における半導体装置の平面の要部を示す模式図であり、バンプ電極の平面形状が（ａ）では矩形状とした場合、（ｂ）では多角形状とした場合、（ｃ）では円形状とした場合を示している。また、図３３ではその一部を除去した状態で示している。
【０１２０】
本実施の形態における半導体装置は、前記実施の形態２で図２２を参照して説明した工程において図３３（ａ）〜（ｃ）に示すような平面形状の開口部２２を有するマスク２３を形成し、その後、シード膜１９上に、電解めっき法によって例えばＡｕ膜からなるバンプ電極１７を形成することによって構成される。
【０１２１】
例えば、多ピン製品の場合、ワイヤボンディング用や前記フリップ用のスタッドバンプ電極よりも本実施の形態におけるＡｕ膜から構成されるバンプ電極１７の方が、外部との接続面積を確保する点、ｌｏｗ−ｋ層（層間絶縁膜）へのダメージ緩和の点において有利となる。また、プローブ痕１００上でのバンプ電極１７の接続は、平坦性の確保などの問題が生じるため、プローブ領域１０Ａと接続領域１０Ｂに分離し、接続領域１０Ｂで確実に接続することが必要である。
【０１２２】
（実施の形態１０）
前記実施の形態１では、はんだから構成されるバンプ電極をパッドから離れた位置のめっき膜（再配線）の一部上に設けた場合について説明したが、本実施の形態では、パッド上にめっき膜を介してはんだから構成されるバンプ電極を設ける場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１２３】
図３４は本実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）はプローブ領域１０Ａと接続領域１０Ｂを分離した場合、（ｂ）は接続領域１０Ｂにプローブ領域１０Ａを含む場合を示している。
【０１２４】
例えば、Ａｌ膜から構成されるパッド２上に直接、はんだから構成されるバンプ電極を形成すると、接続強度が低く、半導体装置の信頼性が低下する場合がある。そこで、本実施の形態で示すように、Ａｌ膜から構成されるパッド２とはんだから構成されるバンプ電極９との間に、めっき法によって形成されためっき膜７を用いることで、接続強度を確保し、半導体装置の信頼性を向上することができる。
【０１２５】
また、図３４（ｂ）に示すように、接続領域１０Ｂにプローブ領域１０Ａを含む場合、接続領域１０Ｂが図３４（ａ）より拡大することができる。また、Ａｌ膜からなるパッド２を露出できない製品に対して適用することができる。
【０１２６】
（実施の形態１１）
本実施の形態では、フリップチップ技術、およびワイヤボンディング技術を用いて半導体チップを積層して小型・高密度のＳｉＰ（System in Package）を構成する場合について説明する。
【０１２７】
図３５〜図３９は本実施の形態における製造工程中の半導体装置の断面を示す模式図である。まず、図３５に示すように、ガラスエポキシ樹脂やポリイミド樹脂等からなる絶縁基板３２の一面（表面）側に、例えば前記実施の形態１で示したような半導体チップ１Ｃ１をフリップ実装する。この絶縁基板３２は半導体チップ１Ｃ１とほぼ同形状で一回り程度大きいものであり、その表面側には半導体チップ１Ｃ１のボール状のバンプ電極９と同じ位置関係で複数のランド電極（図示しない）が形成されている。すなわち、フリップ実装によって、半導体チップ１Ｃ１のバンプ電極９と絶縁基板３２のランド電極とが電気的に接続される。具体的には、前記実施の形態１で説明したように、狭ピッチのパッドから引き出した再配線にバンプ電極９を設け、ボール径を確保しているため、ランド電極とバンプ電極９のずれを防止して電気的に接続することができる。
【０１２８】
続いて、図３６に示すように、半導体チップ１Ｃ上に前記実施の形態２で示した半導体チップ１Ｃ２および前記実施の形態３で示した半導体チップ１Ｃ３を、接着材を用いて積層する。次いで、図３７に示すように、絶縁基板３２上のランド電極と半導体チップ１Ｃ２、１Ｃ２上のパッドとをワイヤ３３で電気的に接続する。
【０１２９】
ここで、積層チップにおけるワイヤ３３の接続の一例を図４０および図４１に示す。図４０および図４１には、半導体チップ１Ｃ２と半導体チップ１Ｃ３とが接着材３６によって接合されている。図４０では、半導体チップ１Ｃ２のパッド１７から半導体チップ１Ｃ３のパッド２６へワイヤ３３ａが電気的に接続されている。すなわち、半導体チップ１Ｃ２のパッド１７上にワイヤ３３ａのボールが形成され、半導体チップ１Ｃ３のパッド２６上にワイヤ３３ａのステッチが形成される。従来は、狭ピッチのＡｌパッドへのステッチは困難なため、ワイヤボンディング用のスタッドバンプを形成し、その上にステッチしている。また、半導体チップ１Ｃ３のパッド２６から絶縁基板３２の表面のランド電極へワイヤ３３ｂが電気的に接続されている。すなわち、パッド２６上で形成されたステッチ上に更にワイヤ３３ｂのボールが形成される。このように、ワイヤ３３ａ、３３ｂを接合することによって、半導体装置の小型化を図ることができる。
【０１３０】
また、図４１では、半導体チップ１Ｃ３の再配線７においてワイヤボンディングの領域を複数設けている。半導体チップ１Ｃ２のパッド１７から半導体チップ１Ｃ３のパッド２６ａへワイヤ３３ａが電気的に接続されている。すなわち、半導体チップ１Ｃ２のパッド１７上にワイヤ３３ａのボールが形成され、半導体チップ１Ｃ３のパッド２６ａ上にワイヤ３３ａのステッチが形成される。また、半導体チップ１Ｃ３のパッド２６ｂから絶縁基板３２の表面のランド電極へワイヤ３３ｂが電気的に接続されている。すなわち、パッド２６ｂ上にワイヤ３３ｂのボールが形成される。このように、半導体チップ１Ｃ３の再配線７上にパッド２６ａ、２６ｂに分けることによって、平坦な領域でワイヤボンディング３３ａ、３３ｂを接続することができ、良好な接続性を確保することができる。また、ワイヤボンディング３３ａ、３３ｂが距離をもっていても、再配線７により電気的に接続することができる。
【０１３１】
続いて、図３８に示すように、レジン３４によって半導体チップ１Ｃ１、１Ｃ２、１Ｃ３を樹脂封止する。次いで、図３９に示すように、絶縁基板３２の表面とは反対の裏面に、表面のランド電極と電気的に接続されるボール電極３５を形成する。このボール電極３５は絶縁基板３２の表面にあるランド電極にそれぞれ対応させてランド電極の電極間ピッチよりも広い間隔で形成される。すなわち、絶縁基板３２はいわゆるインターポーザ基板となる。
【０１３２】
これにより、本実施の形態におけるＳｉＰ製品（半導体装置）を完成することができる。また、本実施の形態におけるＳｉＰ製品をマザー基板へ実装することにより種々の半導体装置を構成することができる。また、インターポーザを用いた方法によれば、マザー基板の電極パターンをインターポーザ基板のボール電極パターンに対応させて形成すればよいから、その分マザー基板の電極間ピッチを拡げることができるので、容易にかつ安価にマザー基板を形成できる。
【０１３３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３４】
例えば、前記実施の形態では、プローブ検査工程においてカンチレバー方式を用いた場合について説明したが、上下動方式を用いた場合についても適用することができる。
【０１３５】
また、前記実施の形態では、プローブ検査工程をしてから、導電性部材を接続領域に接続することについて説明したが、これに限定されるものではない。例えば、パッシベーション,シード,レジスト,及びめっき工程等の熱負荷をプローブテスト後にかけたくない製品（プローブ工程で実施するＲＯＭ書き込みが消えたり、ヒューズカット（メモリビット切り替え,抵抗変動調整等）を必要とする製品）は、バンプ電極（Ａｕめっき）形成後にプローブを実施することが好ましい。尚、導電性部材を形成後にプローブ検査工程を行う場合は、パッドに対してプローブ針を接触させるものではないことから、パッドの材料にＣｕを用いても良い。
【０１３６】
また、プローブ検査工程の前に、導電性部材を接続領域に接続する場合は、プローブ検査工程おける熱負荷の影響で、接続領域の表面が汚染される恐れがあることから、接続領域の表面をクリーニングしておくと良い。
【産業上の利用可能性】
【０１３７】
本発明は、半導体装置、特に、パッドにプローブ針を接触させて行うプローブ検査工程後に、そのパッド上に形成される導電膜を有する半導体装置の製造業に幅広く利用されるものである。例えば、狭ピッチ製品であるモバイル製品、ナビゲーション製品、車載用製品、電気的特性要求の厳しいアナログなどの製品に本発明を適用することができる。
【符号の説明】
【０１３８】
１Ｃ、１Ｃ１、１Ｃ２、１Ｃ３ 半導体チップ
１Ｗ 半導体ウエハ
２ パッド（電極）
２Ａ ダミーパッド
３ パッシベーション膜（第１絶縁膜）
４ プローブ針
５ パッシベーション膜（第２絶縁膜）
６ シード膜（配線層、導電膜、めっき層）
７ 再配線（配線層、導電膜、めっき膜）
８ パッシベーション膜（第３絶縁膜）
９ バンプ電極
１０Ａ プローブ領域（第１領域）
１０Ｂ 接続領域（第２領域）
１１、１２、１２Ａ、１３、１４、１５ 開口部
１６ マスク
１７ バンプ電極
１８ パッシベーション膜
１９ シード膜（配線層、導電膜、めっき層）
２０ ボール
２１、２２ 開口部
２３、２４ マスク
２５ 開口部
２６、２６ａ、２６ｂ パッド
２７ マスク
２８ 開口部
２９ 導電膜
３０ マスク
３１ 開口部
３２ 絶縁基板
３３、３３ａ、３３ｂ ワイヤ（導電性部材）
３４ レジン
３５ ボール電極
３６ 接着材
５０ デバイス形成領域
５１ スクライブ領域
５２ 基板
５３ 電極
５４ アンダーフィル樹脂
５５ 基板
５６ 電極
５７ ワイヤ
１００ プローブ痕（外傷）
１０１ 凸部
１０２ 鬆
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パッドにプローブ針を接触させて行うプローブ検査工程後に、そのパッド上にめっきによって形成される導電膜を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体回路（例えば、ＬＳＩ）を備えた半導体装置のプローブ検査工程（テスト工程）では、半導体ウエハ上に形成されたパッドの表面にプローブ針（探針）を接触させて電気的特性を測定している。このプローブ針は例えばＷ（タングステン）のような硬化な金属から構成され、また先端が尖端となっているため、プローブ検査工程において、例えばＡｌ（アルミニウム）から構成されるパッドの表面にプローブ痕として外傷を与えてしまう。
【０００３】
特開２００７−３１８０１４号公報（特許文献１）には、２つの領域を有するパッドにおいて、一方の領域でプローブ針を接触させて検査を行い、プローブ痕のない他方の領域にバンプ電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は本発明者らが検討した製造工程中における半導体装置の要部の断面を示す模式図であり、（ａ）は半導体回路およびパッドの形成工程が終了した状態、（ｂ）はプローブ検査工程でプロービングした状態、（ｃ）は再配線が形成された状態が示されている。図中の符号は、１Ｗが半導体ウエハ、２がパッド、３がパッシベーション膜、４がプローブ針、５がパッシベーション膜、６がシード膜、７が再配線、８がパッシベーション膜、９がバンプ電極である。
【０００６】
半導体装置を製造する工程において、半導体ウエハ１Ｗの主面（素子形成面）に形成された半導体回路の特性検査を行うために、プローブ針４を用いたプローブ検査工程がある。このプローブ検査工程は、各デバイス形成領域（後の半導体チップとなる領域、チップ領域）上に形成された複数のパッド２（図１（ａ））に、プローブ針４を接触させた状態で行う（図１（ｂ））。そのため、プローブ検査工程を終えた各デバイス形成領域のそれぞれのパッド２の表面には、プローブ針４によるプローブ痕１００（外傷、窪み）が形成される。なお、図１では、プロービングにカンチレバー方式を適用している場合が示されている。
【０００７】
近年では、半導体装置の小型化に伴い、半導体チップにおけるパッドのピッチ（パッドピッチ）も狭くなる傾向である。そのため、高機能化による多ピン化にも対応するためにそれぞれのパッドの寸法が小さくする必要がある。これにより、このようなパッドに対してプローブ検査を行った場合、パッドに対するプローブ痕の大きさは、大きく見える。
【０００８】
例えば、このようなプローブ痕が大きく形成されたパッド上にワイヤ（以下、単にワイヤという）を接続すると、プローブ痕が形成されている分だけ、ワイヤとパッドとの接触面積が低下することから、接続不良の問題が発生する。そこで、前記特許文献１に示すように、形成されたプローブ痕を避けた位置にワイヤを接続することが考えられる。
【０００９】
一方で、半導体装置の狭ピッチ化への対応策として、再配線技術により、パッドのピッチ変換を行うのが有効とされている。再配線技術（ＷＰＰ（Wafer Process Package）技術、ＷＬＰ（Wafer Level Package）技術ともいう）は、通常のウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化した技術であり、半導体ウエハの状態でパッケージングまで完了した後、半導体チップ毎に個片化するものである。すなわち、狭ピッチ化に対応したパッドをウエハプロセスの微細化技術によって形成し、さらにパッドと電気的に接続された再配線を形成して広いピッチへ変換した半導体チップを形成するものである。
【００１０】
本願発明者らは、ワイヤを半導体チップのパッドに接続するような半導体装置ではなく、この再配線技術を用いて、半導体チップのパッドのピッチを変換するような半導体装置について検討しており、このような半導体装置において以下の問題を見出した。
【００１１】
まず、再配線技術は、各デバイス形成領域に形成されたパッド２上に、スパッタ法を用いて導電膜であるシード膜６を形成し、めっき法を用いて再配線７（配線層）を形成する。次いで、半導体ウエハ（後に半導体チップとなる）の主面上において所望の位置（空いた領域）まで、半導体チップの外部と接続するためにパッド２を引き出すものである。すなわち、再配線７はめっき法により形成されるため、たとえパッド２上にプローブ痕１００が形成されていたとしても、再配線７はこのプローブ痕１００を塞ぐようにパッド２上に形成される。そのため、再配線技術を用いれば、パッド２上にプローブ痕１００が大きく形成されていたとしても、再配線７とパッド２との接続は可能である。
【００１２】
しかしながら、本願発明者らは新たに以下の問題を発見した。まず、本願発明者は、図１（ｃ）に示すように、再配線７の表面に、こぶのような凸部１０１が形成されていることに気づいた。そして、この凸部１０１の解析を行った結果、図１（ｃ）に示すように、パッド２の表面と再配線７との界面において、鬆１０２（隙間）が生じていることが分かった。
【００１３】
めっき法により形成された再配線７は、一見、プローブ痕１００が再配線７で塞がれたように見えるが、その内部ではプローブ痕１００（窪み）の上部を塞ぐようにめっき膜（めっき層）が成長するため、鬆１０２が形成されたと考えられる。プローブ４が接触される領域（そのマージンを含む）と、マージンを含めたパッド２上でシード膜６（導電膜）が形成される領域（そのマージンを含む）が同等の場合、電流経路にこのような鬆１０２が形成されていると、配線としての抵抗が高くなり信号伝搬速度に遅延が生じる恐れがある。
【００１４】
また、プローブ痕１０２の段差によるシード膜６が切れることは、その後の一様なめっき成長を妨げる。このため、めっき内部に鬆が形成され、コンタクト面積の減少や接続性の低下、表面平坦性の悪化、上層のパッシベーション膜８のカバレッジの低下、隣接部との短絡（ショート）が懸念される。
【００１５】
本発明の目的は、半導体装置の小型化、特に、狭ピッチ化に対する技術を提供することにある。
【００１６】
本発明の他の目的は、半導体装置の多ピン化に対する技術を提供することにある。
【００１７】
本発明の他の目的は、半導体装置の高速化に伴う電気的特性の向上に対する技術を提供することにある。
【００１８】
本発明の他の目的は、半導体装置の信頼性の向上に対する技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の一実施の形態は、半導体ウエハ上に、プローブ領域および接続領域を有するパッドを形成し、さらに前記プローブ領域および前記接続領域を露出する第１絶縁を形成した後、前記プローブ領域でプローブ針を接触させて電気的特性を測定し、前記パッド上の前記第１絶縁膜および前記接続領域を覆う導電膜を形成するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
本発明の一実施の形態によれば、プローブ痕による鬆を有しない導電膜を用いて、再配線を形成することができる。これにより、半導体装置の小型化、特に、狭ピッチ化に対する技術を提供することができる。また、半導体装置の多ピン化に対する技術を提供することができる。また、半導体装置の信頼性向上に対する技術を提供することができる。また、半導体装置の高速化に伴う電気的特性の向上に対する技術を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明者らが検討した製造工程中における半導体装置の要部の断面を示す模式図であり、（ａ）は半導体回路およびパッドの形成工程が終了した状態、（ｂ）はプローブ検査工程でプロービングした状態、（ｃ）は再配線が形成された状態である。
【図２】本発明の一実施の形態における半導体装置の平面を示す模式図である。
【図３】図２に示す半導体装置の断面の要部を示す模式図である。
【図４】図２に示す半導体装置の平面の要部を示す模式図である。
【図５】本発明の一実施の形態における半導体装置の製造工程の流れを示す図である。
【図６】本発明の一実施の形態における半導体ウエハの平面を示す模式図である。
【図７】図５に示す製造工程中における半導体装置の断面の要部を示す模式図である。
【図８】図７に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図９】図８に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１０】図９に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１１】図１０に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１２】図１１に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図１３】本発明の一実施の形態における半導体装置の実装基板への実装状態を示す模式図である。
【図１４】本発明の他の実施の形態における半導体装置の平面を示す模式図である。
【図１５】図１４に示す半導体装置の断面の要部を示す模式図である。
【図１６】図１４に示す半導体装置の平面の要部を示す模式図である。
【図１７】バンプ電極にワイヤボンディング接続され、この複数のワイヤを介して半導体チップの複数のパッドと、この半導体チップを実装する基板の複数の電極とがそれぞれ電気的に接続された図１４に示す半導体装置の断面の要部を示す模式図である。
【図１８】平面視におけるワイヤの接続状態を示す模式図であり、（ａ）はバンプ電極を介してパッドと接続した状態、（ｂ）、（ｃ）はパッドに直接に接続した状態である。
【図１９】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２０】図１９に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２１】図２０に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２２】図２１に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２３】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２４】図２３に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２５】本発明の他の実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）は再配線とはんだバンプ電極の構造、（ｂ）はスタッドバンプ電極の構造、（ｃ）は再配線とパッドの構造の場合を示す。
【図２６】図２５（ａ）に示す半導体装置の平面の要部を示す模式図である。
【図２７】本発明の他の実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。
【図２８】図２７に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図２９】図２８に続く製造工程中における半導体装置の断面の要部を示す模式図である。
【図３０】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はパッド上の開口部がくびれている状態、（ｂ）は開口部が分離されている状態が示されている。
【図３１】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はプローブ領域を千鳥状に配置した状態、（ｂ）はプローブ領域をストレート状に配置した状態が示されている。
【図３２】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図である。
【図３３】本発明の他の実施の形態における半導体装置の平面の要部を示す模式図であり、バンプ電極の平面形状が（ａ）では矩形状とした場合、（ｂ）では多角形状とした場合、（ｃ）では円形状とした場合が示されている。
【図３４】本発明の他の実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）はプローブ領域と接続領域を分離した場合、（ｂ）は接続領域にプローブ領域を含む場合を示している。
【図３５】本発明の他の実施の形態における製造工程中の半導体装置の断面を示す模式図である。
【図３６】図３５に続く製造工程中における半導体装置の断面を示す模式図である。
【図３７】図３６に続く製造工程中における半導体装置の断面を示す模式図である。
【図３８】図３７に続く製造工程中における半導体装置の断面を示す模式図である。
【図３９】図３８に続く製造工程中における半導体装置の断面を示す模式図である。
【図４０】積層チップにおけるワイヤの接続の一例を示す模式図である。
【図４１】積層チップにおけるワイヤの接続の他の一例を示す模式図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
まず、本実施の形態における半導体装置の構成について図面を参照して説明する。図２は本実施の形態における半導体装置の平面を示す模式図であり、図３は図２に示す半導体装置の断面の要部を示す模式図であり、図４は図２に示す半導体装置の平面の要部を示す模式図である。また、図４ではその一部を除去した状態で示している。
【００２７】
本実施の形態における半導体装置は、ＢＧＡ（Ball Grid Array）構造の半導体チップ１Ｃから構成されている。半導体チップ１Ｃの中央部にマトリクス配置されたボール状のバンプ電極９が設けられている。このバンプ電極９は半導体チップ１Ｃの外部電極として、表面保護膜となるパッシベーション膜８から突起するように設けられている。なお、図２では、半導体チップ１Ｃの外周部に設けられたパッド（電極）２、およびパッド２とバンプ電極９とを電気的に接続している再配線７は、このパッシベーション膜８で覆われているが、これらを点線で図示している。
【００２８】
矩形状の半導体チップ１Ｃの主面（素子形成面）には図示しない半導体回路（例えばＬＳＩ）が設けられている。半導体回路は、いわゆる前工程（通常のウエハプロセス）において周知技術によって形成され、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、抵抗、容量やそれらを電気的に接続する配線から構成される。
【００２９】
また、半導体回路を構成する配線と電気的に接続され、半導体チップ１Ｃ（半導体回路）上に設けられたパッド２が、矩形状の半導体チップ１Ｃの外周部で設けられている。このパッド２は、図４では破線で区画された２つの領域で示されるように、半導体チップ１Ｃの外周部側にプローブ領域１０Ａと、中央部側に接続領域１０Ｂを有している。
【００３０】
また、半導体チップ１Ｃ（半導体回路）上にパッシベーション膜３が設けられている。このパッシベーション膜３は、例えば無機系絶縁膜の窒化シリコン膜からなり、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有している。また、パッド２上およびパッシベーション膜３上にパッシベーション膜５が設けられている。このパッシベーション膜５は、例えば有機系絶縁膜のポリイミド膜からなり、接続領域１０Ｂのパッド２上に平面形状が正方形状の開口部１２を有している。
【００３１】
接続領域１０Ｂより半導体チップ１Ｃの外周部側に設けられたプローブ領域１０Ａのパッド２に、図１を参照して説明したようにプローブ検査工程でプローブ針４がパッド２と接触して生じるプローブ痕１００（外傷、窪み）が存在している。一方、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上に再配線７がシード膜６（導電膜）を介して設けられている。簡略すれば、パッシベーション膜（絶縁膜）３から露出するパッド（電極）２において、プローブ痕１００が形成されていない領域（プローブ痕が形成されているプローブ領域（第１領域）１０Ａよりも平坦度が高い接続領域（第２領域）１０Ｂ）に導電性部材である配線層（シード膜６及び再配線７）が接続されている。また、接続領域１０Ｂからは、半導体チップ１Ｃの中央部側に延びてシード膜６（導電膜）を介して再配線７が存在している。このように、パッド２の表面上において、接続領域１０Ｂを半導体チップ１Ｃの中央部側に設け、さらに再配線７において、パッド２と接続する一端部とは反対側の他端部を、半導体チップ１Ｃの主面上における中央部側に引き出し、配置することで、以下の効果が得られる。
【００３２】
すなわち、導電性部材である配線層（シード膜６及び再配線７）は、パッド２の表面上においてプローブ痕１００が形成されていない平坦な領域に接続することで、電流経路上にプローブ痕（隙間）１００が生じないことから、半導体装置の電気特性を向上できるが、接続領域１０Ｂと半導体チップ１Ｃの中央部との間（配線層（シード膜６及び再配線７）が配置される経路下）にプローブ領域１０Ａが存在すると、前述したように、プローブ領域１０Ａ上に形成されたこぶのような凸部１０１により、配線層の一部が上方に押し上げられ、後に形成する最表面のパッシベーション膜（絶縁膜）８から露出されてしまい、半導体装置の信頼性が低下する恐れがある。仮に、接続領域１０Ｂを半導体チップ１Ｃの周縁部（辺）側に配置したとしても、配線層（シード膜６及び再配線７）がパッド２から、さらに半導体チップ１Ｃの周縁部（辺）側に引き出せれば、上記した配線層の一部がパッシベーション膜８から露出する恐れはない。しかし、複数のパッド（電極）２は、平面形状が四角形から成る半導体チップ１Ｃの各辺に沿って設けられているため、パッド２と半導体チップ１Ｃの周縁部（辺）との間に配線層の他端部を配置することが困難である。
そこで、本実施の形態１に示すように、平面形状が長方形から成るパッド２において、半導体チップ１Ｃの主面における中央部側に位置する短辺に、接続領域１０Ｂを寄せて設けることで、配線層の一部がパッシベーション膜８から露出する問題を抑制できることから、半導体装置の信頼性も向上できる。
【００３３】
また、再配線７上およびパッシベーション膜５上に最表面の保護膜となるパッシベーション膜８が設けられている。このパッシベーション膜８は、再配線７の一部上に開口部１３を有している。この再配線７の一部上には、開口部１３から突起するボール状のバンプ電極９が設けられている。
【００３４】
このように構成された半導体チップ１Ｃは、狭ピッチ化に対応したパッド２と電気的に接続された再配線７を介して、広いピッチへ変換したバンプ電極９を有することができる。すなわち、本実施の形態における半導体装置は、半導体回路と外部電極のバンプ電極９とを、パッド２および再配線７を介して電気的に接続し、小型化、特に狭ピッチ化に対応することができる。
【００３５】
また、本実施の形態では、プローブ４が接触される領域（そのマージンを含む）であるプローブ領域１０Ａと、マージンを含めたパッド２上でシード膜６（導電膜）が形成される領域（そのマージンを含む）である接続領域１０Ｂとをパッド２上で区画して設けている。このため、プローブ検査工程で生じるプローブ痕１００の影響によって、図１を参照して説明したような再配線７および／またはシード膜６の欠け対策をすることができ、また凸部１０１で示される再配線７がパッシベーション膜８から露出することを抑制することができる。
【００３６】
また、本実施の形態では、パッド２の平面形状は、半導体チップ１Ｃの外周部側から中央部側に長辺を有する長方形状としている。例えばパッド２の寸法２ａを１３０μｍ、寸法２ｂを７５μｍとし、またパッド２のピッチの寸法２ｃを８０μｍとしている。このようにパッド２の平面形状を長方形状とすることで、半導体装置の小型化、特に狭ピッチ化に対応することができる。さらに、本実施の形態では、パッド２を矩形状の半導体チップ１Ｃの外周部で、千鳥状に設けている。これにより、より狭ピッチ化に対応することができる。例えば外側のパッド２と内側のパッド２のピッチの寸法２ｄを４０μｍとしている。
【００３７】
このように、本実施の形態では、半導体装置の小型化、特に、狭ピッチ化に対応することができるので、半導体チップ１Ｃに設けられる半導体回路を高機能化することができ、それに伴う多ピン化（多入力出力化）にも対応することができる。
【００３８】
なお、本実施の形態で示す以外に、プローブ領域と導電性部材（ワイヤ、再配線）の接続領域を分ける方法も考えられるが、この場合、それぞれの領域を引き離す分だけ半導体装置の小型化を実現できない。また、パッドの一部を露出するポリイミド膜は、金属よりも硬度の低い有機系絶縁膜であるため、加工精度が金属材料よりも悪く、断面形状としては、開口部の側面が傾斜した状態となる。そのため、それぞれの領域に分けてパッドを形成する場合、このポリイミド膜の加工精度も考慮して、パッドを大きく形成する必要があり、本実施の形態で示すような長方形から成る１つのパッドで形成するよりも、半導体装置の小型化に不向きである。
【００３９】
次に、本実施の形態における半導体装置の製造方法について図面を参照して説明する。図５は本実施の形態における半導体装置の製造工程の流れを示す図であり、図６は本実施の形態における半導体ウエハの平面を示す模式図であり、図７〜図１２は図５に示す製造工程中における半導体装置の断面の要部を示す模式図である。
【００４０】
まず、図６に示すような、半導体回路が形成されるデバイス形成領域５０を有する半導体ウエハ１Ｗを準備する（Ｓ１０）。なお、図中にはスクライブ領域５１が示されている。後の工程で、スクライブ領域５１に沿って半導体ウエハ１Ｗから個々の半導体チップ１Ｃが切り出される。
【００４１】
詳細に説明すると、半導体回路（半導体素子）、この半導体回路と電気的に接続されたパッド（電極）２、及びこのパッド２の一部を露出するように、パッド２上に形成されたパッシベーション膜（絶縁膜）３を有するデバイス形成領域５０（チップ領域）を、複数個備えた半導体ウエハ１Ｗを準備する。ここで、パッド２は、デバイス形成領域５０の外周部側にプローブ領域（第１領域）１０Ａと、このプローブ領域１０Ａと隣接し、プローブ領域１０Ａよりチップ領域の中央部側に接続領域（第２領域）１０Ｂとを有する。この半導体ウエハ１Ｗは例えば平面円形状の単結晶Ｓｉ基板である。この半導体ウエハの複数のデバイス形成領域から平面矩形状の半導体チップ１Ｃ（図２参照）がダイシングによって各々切り出される。なお、半導体ウエハ１Ｗは、Ｓｉ基板に限らず、ＧａＡｓ基板、ＳｉＣ基板などの化合物半導体基板であっても良い。
【００４２】
続いて、周知技術によって半導体ウエハ１Ｗの主面に例えばｎチャネル型やｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、抵抗、容量などの種々の半導体素子やそれらを電気的に接続する配線（多層配線）から構成される半導体回路を形成する（Ｓ２０）。
【００４３】
続いて、図２、図７に示すように、デバイス形成領域の外周部側にプローブ領域（第１領域）１０Ａと、このプローブ領域１０Ａと隣接し、プローブ領域１０Ａよりデバイス形成領域の中央部側に接続領域（第２領域）１０Ｂとを有するパッド２を、半導体回路を構成する配線と電気的に接続して、半導体ウエハ１Ｗ上に形成する（Ｓ３０）。パッド２は図２および図４で示したようにデバイス形成領域（後に半導体チップ１Ｃとなる）の外周部側から中央部側に長辺を有する長方形状に形成される。また、図４で示したダミーパッド２Ａがパッド２のプローブ領域１０Ａと同程度の大きさで、整列して形成される。ダミーパッド２Ａは、プロービング位置制御を目的として、パッド２のプローブ領域１０Ａの列に形成され、フローティング状態である。
【００４４】
このパッド２は、例えばアルミニウム（Ａｌ）を主導電層とするものである。例えば、主導電層となるＡｌ膜の上下をＴｉ膜およびＴｉＮ膜の積層膜からなるバリア性の導電膜で挟んだ構造としても良い。このような配線は、下のバリア性の導電膜、Ａｌ膜および上のバリア性の導電膜を順次堆積した後に、これらの積層膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてドライエッチングすることで形成することができる。
【００４５】
続いて、半導体ウエハ１Ｗ上にパッシベーション膜３（第１絶縁膜）を形成する（Ｓ４０）。このパッシベーション膜３は、例えば無機系絶縁膜である酸化シリコン膜および窒化シリコン膜の積層膜から構成され、その積層膜は例えばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成することができる。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてドライエッチングし、パッシベーション膜３からパッド２のプローブ領域１０Ａおよび接続領域１０Ｂを露出する。これによりパッシベーション膜３は開口部１１を有することとなる。開口部１１のうち、プローブ領域１０Ａが露出する領域は例えば６０μｍ（寸法１１ａ）×７０μｍ（寸法１１ｃ）、接続領域１０Ｂが露出する領域は例えば６０μｍ（寸法１１ｂ）×７０μｍ（寸法１１ｃ）とすることができる。また、図４で示したダミーパッド２Ａ上に開口部１４が開口部１１のプローブ領域１０Ａと同程度の大きさで形成される。
【００４６】
続いて、半導体回路のプローブ検査を行う（Ｓ５０）。例えば、図８に示すように、プローブ領域１０Ａのパッド２に、カンチレバー方式のプローブ針４を接触させて、種々の電気的特性を測定する。この際、パッド２の表面には、プローブ針４によるプローブ痕１００（外傷）が形成される。このプローブ針４は例えばＷ（タングステン）のような硬化な金属から構成され、また先端が尖端となっているため、Ａｌ膜を主導電層とするパッド２の表面にプローブ痕１００として外傷を与えてしまう。
【００４７】
本実施の形態では、パッド２の平面形状を長方形状とし、半導体チップ１Ｃの外周部側にプローブ領域１０Ａ、中央部側に接続領域１０Ｂを設け、プローブ領域１０Ａのみにプローブ針４を接触させている。このため、プローブ痕１００はプローブ領域１０Ａのパッド２に存在することとなる。
【００４８】
また、本実施の形態では、パッド２の形成と同時に、パッド２のプローブ領域１０Ａと同程度の大きさで、整列したダミーパッド２Ａも形成している（図４参照）。プローブ検査工程においては、このダミーパッド２Ａをターゲットとしているので、プローブ領域１０Ａから接続領域１０Ｂへプローブ針４がずれることを防止することができる。すなわち、プローブ痕１００はプローブ領域１０Ａのパッド２に存在することとなる。
【００４９】
また、プローブ検査には、常温、高温、低温の動作保証温度（例えば−４０℃〜１２５℃）による検査の他に、半導体装置の高機能化により機能別の検査が必要となり、複数の検査装置（テスタ）で同じパッド２に対して複数回、プローブ針４を接触させてしまう。また、プローブ検査には、いわゆるウエハレベルバーンインも含まれており、例えばはんだ融点付近（２００℃以上）の高温環境（高温ベーク）下で、長時間（例えば数時間）、プローブ領域１０Ａのパッド２にプローブ針４を接触させて半導体回路に電圧を印加することも行われる。このため、プローブ痕１００も大きくなってしまうことが考えられる。この場合であっても、本実施の形態では、プローブ痕１００をプローブ領域１０Ａのパッド２に存在させることができる。
【００５０】
なお、バンプ電極９を形成後、プローブ検査することもできるが、その場合、温度履歴によるはんだ表面状態（酸化）変化や、はんだ融点の影響で高温ベーク温度が制限されることで、パッド２上で行うプローブ検査と同等の検査を行うことができない。
【００５１】
続いて、半導体ウエハ１Ｗ上にパッシベーション膜５（第２絶縁膜）を形成する（Ｓ６０）。このパッシベーション膜５は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。次いで、図９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜５からパッド２の接続領域１０Ｂを露出する。これによりパッシベーション膜５は開口部１２を有することとなる。開口部１２のうち、接続領域１０Ｂが露出する領域は、平面形状が正方形状であり、例えば４５μｍ（寸法１２ａ）×４５μｍ（寸法１２ｂ）とすることができる。
【００５２】
続いて、図１０に示すように、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜５上にシード膜６（配線層、導電膜、めっき層）を形成する（Ｓ７０）。シード膜６は、後の工程でめっき法を用いて形成する導電膜のシード（Seed）膜であり、無電解めっき法によってＰｄ膜などから構成される。なお、シード膜６はスパッタリング法によって堆積されたＰｄ／Ｔｉ膜、Ｔｉ膜またはＴｉＮ膜から構成されても良い。これらの膜は、Ｃｕの拡散バリア性の導電膜でもある。
【００５３】
続いて、図１１に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、シード膜６の一部を露出する再配線形成用の開口部１５を有するマスク１６を形成する。
【００５４】
続いて、シード膜６上に、電解めっき法によって導電膜（配線層、めっき膜）から構成される再配線７を形成する（Ｓ８０）。具体的には、再配線７は、接続領域１０Ｂ上およびパッシベーション膜５上にパッド２と電気的に接続して、接続領域１０Ｂから半導体チップ１Ｃの中央部側に這うように形成される。再配線７は、ＣｕまたはＮｉ／Ｃｕ膜から構成される。その後、レジスト膜から構成されるマスク１６をアッシングに除去し、再配線７をマスクとしてシード膜６に対してウエットエッチング処理を施すことにより、再配線７下のシード膜６を残し、それ以外のマスク１６下にあったシード膜６を除去する。
【００５５】
続いて、図１２に示すように、半導体ウエハ１Ｗ上にパッシベーション膜８（第３絶縁膜）を形成する（Ｓ９０）。このパッシベーション膜８は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。本実施の形態では、このパッシベーション膜８は、最表面の保護膜であり、カバレッジ性を良くするために、パッシベーション膜５より厚くなるように形成される。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜８から再配線７の一部を露出する。これによりパッシベーション膜８は開口部１３を有することとなる。ここで、パッシベーション膜８の材料として、感光性のポリイミドを使用する場合は、ホト処理により開口部１３を形成する。ホト処理技術を適用することで、ウエットエッチング方式よりも、開口部１３を微細に加工することができる。
【００５６】
次いで、図３で示したように、導電膜（配線層、めっき膜）のうち、パッド２の接続領域（第２領域）１０Ｂと接続する一端部とは反対側の他端部において、無電解めっき法により、開口部１３から露出する再配線７上に図示しないＡｕ膜を形成する。そして、はんだ印刷技術により半導体ウエハ１Ｗ上にはんだペーストを印刷した後、リフロー処理によりはんだペーストを溶融および再結晶化させ、前記Ａｕ膜上に外部端子であるバンプ電極（導電性部材、はんだボール）９を形成する（Ｓ１００）。そのはんだペーストとしては、例えばＳｎ（錫）、Ａｇ（銀）およびＣｕから形成されたＰｂ（鉛）フリーはんだを用いることができる。また、はんだペーストを用いる代わりに、予め球状に成形されたはんだボールを開口部１３上に供給した後に、半導体ウエハ１Ｗに対してリフロー処理を施すことによってもバンプ電極９を形成することができる。なお、はんだペーストのリフロー処理によって、前記Ａｕ膜は、バンプ電極９に拡散してなくなってしまう。
【００５７】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間（互いに隣接するチップ領域の間）のスクライブ（ダイシング）領域に沿って切断し、図２に示したように個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。例えば、図１３に示すように、半導体チップ１Ｃは、基板５２上にバンプ電極９を介して実装することができる。具体的には、半導体チップ１Ｃを基板５２上に配置した後、その電極５３上でバンプ電極９をリフローし、次いで半導体チップ１Ｃと基板５２との間にアンダーフィル樹脂５４を充填されて、種々の半導体装置を構成することができる。
【００５８】
高機能化（ピン数増加）と微細プロセス化（チップ小型化）により、接続部のパッドが狭ピッチ化、小型化される。パッドサイズを小さくできる要因は、プロービング精度、プローブ痕サイズの制御などが挙げられる。
【００５９】
例えば、技術革新により、パッドピッチ（サイズ）が縮小されているが、プローブ検査工程のコンタクト性やプロービングの電気抵抗の影響からこのプローブ痕サイズを激減させることは困難となっている。
【００６０】
また、プロービング方式として、本実施の形態に示したようなカンチレバー方式から、上下動方式化を進めているが、コストやコンタクト性からさらなる技術開発が必要となっている。
【００６１】
また、図１（ｃ）で示したように、プローブ痕１００上にパッド２と再配線７とのコンタクトを行おうとすると、めっき形成などが不十分で内部に鬆１０２が形成されてしまう。この鬆１０２が組み立て後の電気特性不良を引き起こし、また、めっきによる凹凸形成により、隣接パッドとのショート（短絡）や、再配線７が表面に露出する（凸部１０１）等の不具合を発生させてしまう。
【００６２】
本実施の形態では、プロービングされるプローブ領域１０Ａと、パッド２と再配線７とが接続される接続領域１０Ｂとを区画して、それぞれの領域を十分確保し、プロービング性の制限を緩和するようにしている。また、プロービング位置制御を目的として、パッド２のプローブ領域１０Ａの列にダミーパッド２Ａを形成している。これにより、カンチレバー方式によるプロービングを用いることができることで、プローブ検査方式を制限せずにコンタクト性を確保することができ、さらに今後ますます厳しくなるアナログ特性を含む製品性能を十分満たすことができる。
【００６３】
（実施の形態２）
前記実施の形態では、めっき法によって形成される導電膜（めっき膜）で、再配線を構成した場合について説明したが、本実施の形態では、めっき膜でバンプ電極を構成した場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【００６４】
まず、本実施の形態における半導体装置の構成について図面を参照して説明する。図１４は本実施の形態における半導体装置の平面を示す模式図であり、図１５は図１４に示す半導体装置の断面の要部を示す模式図であり、図１６は図１４に示す半導体装置の平面の要部を示す模式図である。
【００６５】
本実施の形態における半導体装置を構成する矩形状の半導体チップ１Ｃの主面には図示しない半導体回路（例えばＬＳＩ）が設けられている。半導体回路を構成する配線と電気的に接続され、半導体チップ１Ｃ（半導体回路）上に設けられたパッド２が、矩形状の半導体チップ１Ｃの外周部で設けられており、このパッド２上にバンプ電極１７が設けられている。このパッド２は、図１６では破線で区画された２つの領域で示されるように、半導体チップ１Ｃの外周部側に接続領域１０Ｂと、中央部側にプローブ領域１０Ａを有している。このように接続領域１０Ｂを半導体チップ１Ｃの外周部に設けることで、接続領域１０Ｂ上に設けられたバンプ電極１７からワイヤ（導電性部材）を半導体チップ１Ｃの外側へ延ばすことが容易となる。
【００６６】
すなわち、図１７に示すように、基板５５（配線基板）の主面（上面）に形成された複数の電極５６（ボンディングリード）と、この基板５５の主面（上面）に搭載された半導体チップ１Ｃの主面（表面）に形成された複数のパッド２とをそれぞれ電気的に接続する複数のワイヤ５７（導電性部材）のそれぞれの長さを短くすることができる。これにより、半導体装置の電気特性を向上することができる。
【００６７】
ここで、本実施の形態では、パッド２の表面において、ワイヤ５７の接続領域１０Ｂを、プローブ領域１０Ａよりも半導体チップ１Ｃの周縁部（辺）側に配置することについて説明したが、これに限定されるものではなく、プローブ領域１０Ａよりも半導体チップ１Ｃの中央部側に接続領域１０Ｂを配置し、ここにバンプ電極１７を介してワイヤ５７の一端部（ボール２０）を接続してもよい。しかし、基板５５（配線基板）の主面に設けられた電極５６（ボンディングリード）までの距離を考慮すると、ワイヤ５７の長さを低減できる周縁部（辺）側に、接続領域１０Ｂ及びバンプ電極１７を配置することが好ましい。
【００６８】
また、半導体チップ１Ｃ（半導体回路）上にパッシベーション膜３が設けられている。このパッシベーション膜３は、例えば無機系絶縁膜の窒化シリコン膜からなり、プローブ領域１０Ａおよび接続領域１０Ｂのパッド２上に開口部１１を有している。また、パッド２上およびパッシベーション膜３上にパッシベーション膜１８が設けられている。このパッシベーション膜１８は、例えば有機系絶縁膜のポリイミド膜からなり、接続領域１０Ｂのパッド２上に開口部２１を有している。
【００６９】
接続領域１０Ｂより半導体チップ１Ｃの中央部側に設けられたプローブ領域１０Ａのパッド２に、図１を参照して説明したようにプローブ検査工程でプローブ針４がパッド２と接触して生じるプローブ痕１００（外傷）が存在している。一方、パッド２と電気的に接続され、接続領域１０Ｂ上およびパッシベーション膜３上にバンプ電極１７がシード膜１９（導電膜）を介して設けられている。なお、本実施の形態では、バンプ電極１７の平面形状を矩形状で示した場合について示しているが（図１６参照）、多角形状、円形状であっても良く、バンプ電極１７からワイヤボンディングできるような平面形状であれば良い。
【００７０】
本実施の形態では、パッド２の平面形状は、半導体チップ１Ｃの外周部側から中央部側に長辺を有する長方形状としている。例えばパッド２の寸法２ａを１３０μｍ、寸法２ｂを７５μｍとし、またパッド２のピッチの寸法２ｃを８０μｍとしている。このようにパッド２の平面形状を長方形状とすることで、半導体装置の小型化、特に狭ピッチ化に対応することができる。さらに、本実施の形態では、パッド２を矩形状の半導体チップ１Ｃの外周部で、千鳥状に設けている。これにより、より狭ピッチ化に対応することができる。例えば外側のパッド２と内側のパッド２のピッチの寸法２ｄを４０μｍとしている。
【００７１】
ここで、本実施の形態における半導体チップ１Ｃに導電性部材であるワイヤ５７が電気的に接続された場合について図を参照して説明する。図１７はバンプ電極１７にワイヤボンディング接続され、この複数のワイヤ５７を介して半導体チップ１Ｃの複数のパッド２と、この半導体チップ１Ｃを実装する基板５５（配線基板）の複数の電極５６（ボンディングリード）とがそれぞれ電気的に接続された図１４に示す半導体装置の断面の要部を示す模式図である。図１８は平面視におけるワイヤ５７のボール２０の接続状態を示す模式図であり、（ａ）はバンプ電極１７を介してパッド２と接続する場合、（ｂ）、（ｃ）はパッド２に直接接続する場合である。図１８の（ａ）〜（ｃ）の各々において、図面左側はワイヤボンディングされる前、図面右側はワイヤボンディングされた後の状態を示している。
【００７２】
本実施の形態では、狭ピッチ化に対応した長方形状のパッド２を形成している。このため、図１８（ａ）、（ｃ）で示すように、ワイヤボンディングのずれを含めた領域２０ａ、２０ｃ（図中破線で示す）が各々の開口部１１、すなわちパッシベーション膜３にかかる。
【００７３】
図１８（ｃ）では、ワイヤボンディングのずれを含めた領域２０ｃ内で、パッド２にボール２０を電気的に接続した場合、パッシベーション膜３にボール２０が乗り上げ、その周辺のパッシベーション膜３の割れの原因となる。これは、パッシベーション膜３の開口部１１において、パッシベーション膜３の表面（上面）とパッド２の表面（上面）との間で段差が生じているためである。そのため、ワイヤの一端部をパッド２に接続する際、位置ずれが生じると、パッシベーション膜３にワイヤが乗り上げてしまい、この状態で荷重をかけると、パッシベーション膜３の一部に割れが発生する。
【００７４】
そこで、図１８（ｂ）で示すように、ボール２０の径を縮小化することによってワイヤボンディングのずれを含めた領域２０ｂの領域を小さくし、パッシベーション膜３への乗り上げを防止することができる。但し、ボール２０の接続面積が低下し、また強度が低下してしまうことが考えられる。
【００７５】
このため、本実施の形態では、図１８（ａ）および図１７に示すように、パッド２上にバンプ電極１７を設けている。これにより、バンプ電極１７上にワイヤの一端部を接続する際、バンプ電極１７の中心部に対してワイヤの一端部の中心部がずれたとしても、バンプ電極１７の表面（上面、ワイヤ接続面）は平坦であることから、ワイヤの一端部も変形することなく接続できる。そして、この状態で荷重をかけたとしても、バンプ電極１７の表面とは反対側の裏面（下面、パッド２との接続面）は、パッド２において平坦な領域である接続領域１０Ｂのみと接続しているため、パッド２を露出するパッシベーション膜３の一部（開口部１１）にはワイヤ接続時の荷重はかからず、パッシベーション膜３の割れを抑制することができる。
【００７６】
次に、本実施の形態における半導体装置の製造方法について図面を参照して説明する。図１９〜図２２は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図１９を参照して説明する工程は、前記実施の形態１で図７を参照して説明した工程に続くものであるため、その説明は省略する。
【００７７】
図１９に示すように、半導体ウエハ１Ｗ上にパッシベーション膜１８を形成する。このパッシベーション膜１８は、例えば有機系絶縁膜であるポリイミド膜から構成され、例えば回転塗布法で形成することができる。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示しない）をマスクとしてウエットエッチングし、パッシベーション膜１８からパッド２周辺のパッシベーション膜３を露出する（図２０参照）。これによりパッシベーション膜１８は開口部２１を有することとなる。ここで、本実施の形態では、パッド（電極）２の材料は、例えばＡｌ膜から構成される。また、パッシベーション膜８の材料として、感光性のポリイミドを使用する場合は、ホト処理により開口部１３を形成する。ホト処理技術を適用することで、ウエットエッチング方式よりも、開口部１３を微細に加工することができる。
【００７８】
続いて、半導体回路のプローブ検査を行う。例えば、図２０に示すように、プローブ領域１０Ａのパッド２に、カンチレバー方式のプローブ針４を接触させて、種々の電気的特性を測定する。この際、パッド２の表面には、プローブ針４によるプローブ痕１００（外傷）が形成される。
【００７９】
続いて、図２１に示すように、パッド２と電気的に接続され、半導体ウエハ１Ｗ上にシード膜１９を形成する。シード膜１９は、後の工程でめっき法を用いて形成する導電膜のシード（Seed）膜であり、スパッタリング法によって堆積されたＣｕ膜から構成される。
【００８０】
続いて、図２２に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、シード膜１９の一部を露出する再配線形成用の開口部２２を有するマスク２３を形成する。次いで、シード膜１９上に、電解めっき法によって導電膜（めっき膜）から構成されるバンプ電極１７を形成する。具体的には、バンプ電極１７は、接続領域１０Ｂ上にパッド２と電気的に接続して形成される。バンプ電極１７は、例えばＡｕ膜から構成される。ここで、バンプ電極１７の材料にＡｕを使用することで、Ａｕから成るワイヤとの接合性を向上することができる。また、Ａｕから成るワイヤを直接、Ａｌから成るパッド２に接続した場合、ＡｕがＡｌに拡散してしまい、Ａｌから成るパッド２におけるワイヤとの接合面（接合領域）が汚染され、ワイヤの接合強度が低下する恐れがある。しかしながら、本実施の形態ではＡｌから成るパッド２の表面に、シード膜（配線層、導電膜、めっき層）１９としてＮｉ膜上にＰｄ膜を形成し、さらにこのシード膜上にＡｕから成るバンプ電極１７を形成しているため、ワイヤの接合強度の低下を抑制できる。
【００８１】
続いて、レジスト膜から構成されるマスク２３をアッシングに除去し、バンプ電極１７をマスクとしてシード膜１９に対してウエットエッチング処理を施すことにより、バンプ電極１７下のシード膜１９を残し、それ以外のマスク２３下にあったシード膜１９を除去する（図１５参照）。
【００８２】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、図１４に示したように個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。本実施の形態における半導体装置を用いて、例えば、外部の端子とバンプ電極１７とをワイヤボンディングすることによって電気的に接続し、半導体チップ１Ｃをレジンで樹脂封止することによって種々の半導体装置を構成することができる。
【００８３】
（実施の形態３）
前記実施の形態１では、再配線の一部上にはんだ印刷技術を用いたバンプ電極を形成した場合について説明したが、本実施の形態では、再配線の一部上にめっき法を用いたパッドを形成する場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【００８４】
図２３および図２４は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図２３を参照して説明する工程は、前記実施の形態１で図１１を参照して説明した工程に続くものであるため、以下はその後の工程について説明する。
【００８５】
図２３に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、例えばＣｕ／Ｎｉ膜から構成される再配線７の一部を露出する開口部２５を有するマスク２４を形成する。次いで、再配線７上に、電解めっき法によって導電膜（めっき膜）から構成されるパッド２６を形成する。具体的には、パッド２６は、再配線７と電気的に接続して形成され、例えばＡｕ膜から構成される。なお、再配線７をＣｕ膜とした場合、パッド２６はＮｉ／Ａｕ膜としても良い。また、例えば、パッド材のＡｌとの拡散バリア性を持たせるために、Ｐｄ、Ｎｉ膜から構成されるシード膜かめっき層を設ける。
【００８６】
続いて、図２４に示すように、レジスト膜から構成されるマスク２４をアッシングに除去し、再配線７をマスクとしてシード膜６に対してウエットエッチング処理を施すことにより、再配線７下のシード膜６を残し、それ以外のマスク２４下にあったシード膜６を除去する。
【００８７】
その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、個々の半導体チップに分割して、本実施の形態における半導体装置が完成する。例えば、外部の端子とパッド２６とをワイヤボンディングすることによって電気的に接続し、半導体チップをレジンで樹脂封止することによって種々の半導体装置を構成することができる。再配線７の表層面にＡｕ膜を形成し、そのＡｕ膜にワイヤボンディングを行うことで接触抵抗を低減することができる。
【００８８】
例えば、再配線７全体がＡｕ膜から形成されると、パッケージ組み立て時のモールドレジンと密着性を確保することができない。そこで、本実施の形態では、ワイヤボンディングする箇所にのみＡｕ膜から構成されるパッド２６を形成することによって、半導体装置の信頼性を確保することができる。
【００８９】
また、Ａｕ膜を含むパッド２６の形成工程は、シード膜６の除去後に、パッド２６形成のための例えばレジストから構成されるマスクが形成されていれば無電解めっき、スパッタや印刷メタル等の薄膜技術も適用することができる。
【００９０】
また、パッド２６を構成するＡｕ膜下のＮｉ膜は、再配線７でもパッド２６として構成しても良いが、再配線７として構成するよりパッド２６として構成する方が、膜応力の大きいＮｉ膜によるウエハ（チップ）反りの影響を低減することができる。
【００９１】
また、Ｃｕ／Ｎｉの界面接続を考慮して、Ｃｕ膜から構成される再配線上に、Ｃｕ／Ｎｉ／Ａｕ膜から構成されるパッド２６を形成することもできる。
【００９２】
（実施の形態４）
前記実施の形態１〜３では、プローブ領域のパッド上では、めっき法によって導電膜（めっき膜）を形成しない場合について説明したが、本実施の形態では、接続領域を拡大してプローブ領域のパッド上にもめっき膜を形成する場合について説明する。なお、他の内容については前記実施の形態１〜３と同様である。
【００９３】
図２５は本実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）は再配線とはんだバンプ電極の構造、（ｂ）はスタッドバンプ電極の構造、（ｃ）は再配線とパッドの構造の場合を示す。また図２５（ａ）、（ｂ）、（ｃ）は各々図３、図１５、図２４に対応する本実施の形態における半導体装置の断面の要部を示す模式図である。図２６は図２５（ａ）に示す半導体装置の平面の要部を示す模式図である。また、図２６ではその一部を除去した状態で示している。なお、図２５（ｂ）に示すスタッドバンプ電極の構造では、フリップチップ搭載用Ａｕ−Ａｕ接合、Ａｕ−はんだ接合、ＡＣＦ接合にも対応することができる。
【００９４】
図２５（ａ）および図２６に示すように、パッド２と再配線７とがシード膜６を介して接続される接続領域１０Ｂには、プローブ検査工程によってプローブがパッド２と接触するプローブ領域１０Ａが含まれている。すなわち、プローブ領域１０Ａのパッド２上にもめっき法によって形成された再配線７が設けられている。これにより、パッド２を構成するＡｌの腐食等の懸念に対し、Ａｌが露出することを回避することができる。
【００９５】
図１を参照して説明したように、プローブ痕１００の段差によるシード膜６がコンタクト性を悪化し、めっき膜である再配線７の平坦性を悪化させることが考えられる。そこで、本実施の形態では、パッド２のエリアサイズを広くすることによって、パッド２と再配線７とのコンタクト性を確保し、またパッド２上の再配線の平坦率を向上している。
【００９６】
同様に、図２５（ｂ）、（ｃ）でもパッド２のエリアサイズを広くすることによって、パッド２とめっき膜（バンプ電極１７、再配線７）とのコンタクト性を確保し、またパッド２上の再配線の平坦率を向上することができる。
【００９７】
（実施の形態５）
前記実施の形態２では、パッド上にめっき法によって単層の導電膜（めっき膜）を形成した場合について説明したが、本実施の形態では、めっき法を繰り返して多層の導電膜を形成する場合について説明する。なお、他の内容については前記実施の形態２と同様である。
【００９８】
図２７〜図２９は本実施の形態における製造工程中の半導体装置の断面の要部を示す模式図である。なお、図２７を参照して説明する工程は、前記実施の形態２で図２１を参照して説明した工程に続くものであるため、以下はその後の工程について説明する。
【００９９】
図２７に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、Ｃｕ膜から構成されるシード膜１９の一部を露出する開口部２８を有するマスク２７を形成する。この開口部２８で開口された平面領域はＡｌ膜を主導電層とするパッド２の平面領域より大きい。
【０１００】
続いて、シード膜１９上に、電解めっき法によって導電膜２９（めっき膜）を形成する。具体的には、導電膜２９はシード膜１９を介してパッド２と電気的に接続して形成され、例えばＡｕ膜から構成される。その後、レジスト膜から構成されるマスク２７をアッシングによって除去する。
【０１０１】
続いて、図２８に示すように、半導体ウエハ１Ｗ上にレジスト膜を塗布した後、そのレジスト膜をフォトリソグラフィ技術によりパターニングすることによって、Ａｕ膜から構成される導電膜２９の一部を露出する開口部３１を有するマスク３０を形成する。次いで、導電膜２９上に、電解めっき法によって導電膜（めっき膜）から構成されるバンプ電極１７を形成する。具体的には、バンプ電極１７はパッド２と電気的に接続して形成され、例えばＡｕ膜から構成される。このように、本実施の形態では、めっき法によって導電膜２９、バンプ電極１７を積層している。その後、レジスト膜から構成されるマスク３０をアッシングによって除去する。
【０１０２】
なお、バンプ電極１７の平面形状は、バンプ電極１７からワイヤボンディングできるような平面形状であれば良く、矩形状、多角形状、円形状であっても良く、また接触面を大きくできるような形状（最大サイズ形状）が望ましい。
【０１０３】
続いて、図２９に示すように、導電膜２９をマスクとしてシード膜１９に対してウエットエッチング処理を施すことにより、導電膜２９下のシード膜１９を残し、それ以外のシード膜１９を除去する。その後、半導体ウエハ１Ｗを区画されたデバイス形成領域間のスクライブ（ダイシング）領域に沿って切断し、個々の半導体チップ１Ｃに分割して、本実施の形態における半導体装置が完成する。
【０１０４】
本実施の形態における半導体装置を用いて、例えば、外部の端子とバンプ電極１７とをワイヤボンディングすることによって電気的に接続し、種々の半導体装置を構成することができる。ワイヤボンディングを行うに際して、Ａｌ／Ａｕ接合に比べＡｕ／Ａｕ接合のほうが低温および低荷重といった低ダメージで行うことができる。すなわち、本実施の形態では、Ａｕ膜から構成される導電膜２９上にＡｕ膜から構成されるバンプ電極１７を設けているので、低温でワイヤボンディングすることができる。また、Ａｌ／Ａｕ合金は成長し、もろくなる（劣化する）ので、本実施の形態では、シード膜やめっき層で形成されたバリアメタル層の効果でＡｌ／Ａｕ合金の形成を回避または抑制してワイヤボンディング接続の信頼性の向上を図っている。
【０１０５】
また、本実施の形態では、めっき法によって導電膜２９、バンプ電極１７を積層しており、導電膜２９がＡｌから構成されるパッド２を全面コートすることにより、Ａｌ腐食に対し耐質性を向上し、またバンプ電極１７がその高さ１７ａを表面保護膜であるパッシベーション膜１８より高くすることにより、ワイヤボンディングのボール（またはステッチ部）が例えばパッシベーション膜１８などの外周部と接触するのを防止することができる。
【０１０６】
（実施の形態６）
前記実施の形態１では、プロービングされるプローブ領域と、パッドと再配線とが接続される接続領域とを区画して、それぞれの領域を十分確保し、プロービング性の制限を緩和するようにしている。本実施の形態では、プローブ領域と接続領域との区画をより明確とした場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１０７】
図３０は本実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はパッド上の開口部１１がくびれを有する状態、（ｂ）は開口部１１が分離されている状態が示されている。また、図３０ではその一部を除去した状態で示している。
【０１０８】
前記実施の形態１で図４を参照して説明した場合に比べて、プローブ領域１０Ａと、パッド２と再配線７とが接続される接続領域１０Ｂとが、パッシベーション膜３（図３も参照）に形成される開口部１１によって、より明確に区画することができる。このため、プローブ検査工程で生じるプローブ痕１００の影響によって、図１を参照して説明したような再配線７（シード膜６）の欠け対策をより確実にすることができ、また凸部１０１で示される再配線７がパッシベーション膜８から露出することをより確実に抑制することができる。
【０１０９】
（実施の形態７）
前記実施の形態１では、パッドの平面形状を長方形状とした場合について説明したが、本実施の形態では、凸形状とした場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１０】
図３１は本実施の形態における半導体装置の平面の要部を示す模式図であり、（ａ）はプローブ領域を千鳥状に配置した状態、（ｂ）はプローブ領域をストレート状に配置した状態が示されている。また、図３１ではその一部を除去した状態で示している。
【０１１１】
本実施の形態では、パッド２と再配線７とが接続される接続領域１０Ｂに対して、プロービングされるプローブ領域１０Ａを小さくしている。例えば、カンチレバー方式によるプロービングを用いる場合、図８を参照して説明したように、プローブ針４は一方向にずれるようにして接触するため、プローブ痕１００はその一方向に延びたものとなる。このため、プローブ領域１０Ａはプローブ痕１００が延びる一方向の領域を確保できれば良い。一方、接続領域１０Ｂは再配線７との接触抵抗を低減するために接触面積を確保する必要があり、プローブ針４が接触する領域より大きいものとなる。したがって、図３１に示すように、平面形状が凸状のパッド２のうち、突起している領域（上部）をプローブ領域１０Ａとし、突起されている領域（下部）を接続領域１０Ｂとしている。
【０１１２】
このように、パッド２と再配線７とが接続される接続領域１０Ｂに対して、プロービングされるプローブ領域１０Ａを小さくすることによって、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１３】
また、例えばペリフェラルでも外周部に引き出しスペースがあるエリアＩ／Ｏ（Input/Output）の場合は、両方向に再配線７を引き出すことができる。さらに、図３１（ｂ）に示すように、プローブ領域１０Ａをストレート状に配置することによって、より半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１４】
（実施の形態８）
前記実施の形態１では、パッド上に形成される再配線接続用の開口部において、その平面形状が正方形状の場合について説明したが、本実施の形態では、長方形状の開口部についても説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１５】
図３２は本実施の形態における半導体装置の平面の要部を示す模式図である。また、図３２ではその一部を除去した状態で示している。
【０１１６】
本実施の形態では、前記実施の形態１で図４を参照して説明したパッド２上に形成される再配線接続用の開口部１２と同様の正方形状の開口部１２と、その正方形状の開口部１２より小さい長方形状の開口部１２Ａとを有している。パッド２と再配線７との接続が高抵抗であっても良い場合、開口部１２Ａを小さくすることによって、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１７】
また、開口部１２を介する接続を、例えばパワー（大電流）系、アナログ、あるいは低抵抗の接続のために用い、開口部１２Ａを介する接続を、高抵抗の接続のために用いるように、２端子以上毎で配置することで、半導体装置の小型化、特に狭ピッチ化に対応することができる。
【０１１８】
（実施の形態９）
前記実施の形態２では、パッドの平面領域内に収まるようにバンプ電極を設ける場合について説明したが、本実施の形態では、パッドの平面領域内を越えてバンプ電極を設ける場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１１９】
図３３は本実施の形態における半導体装置の平面の要部を示す模式図であり、バンプ電極の平面形状が（ａ）では矩形状とした場合、（ｂ）では多角形状とした場合、（ｃ）では円形状とした場合を示している。また、図３３ではその一部を除去した状態で示している。
【０１２０】
本実施の形態における半導体装置は、前記実施の形態２で図２２を参照して説明した工程において図３３（ａ）〜（ｃ）に示すような平面形状の開口部２２を有するマスク２３を形成し、その後、シード膜１９上に、電解めっき法によって例えばＡｕ膜からなるバンプ電極１７を形成することによって構成される。
【０１２１】
例えば、多ピン製品の場合、ワイヤボンディング用や前記フリップ用のスタッドバンプ電極よりも本実施の形態におけるＡｕ膜から構成されるバンプ電極１７の方が、外部との接続面積を確保する点、ｌｏｗ−ｋ層（層間絶縁膜）へのダメージ緩和の点において有利となる。また、プローブ痕１００上でのバンプ電極１７の接続は、平坦性の確保などの問題が生じるため、プローブ領域１０Ａと接続領域１０Ｂに分離し、接続領域１０Ｂで確実に接続することが必要である。
【０１２２】
（実施の形態１０）
前記実施の形態１では、はんだから構成されるバンプ電極をパッドから離れた位置のめっき膜（再配線）の一部上に設けた場合について説明したが、本実施の形態では、パッド上にめっき膜を介してはんだから構成されるバンプ電極を設ける場合について説明する。なお、他の内容については前記実施の形態１と同様である。
【０１２３】
図３４は本実施の形態における半導体装置の断面の要部を示す模式図であり、（ａ）はプローブ領域１０Ａと接続領域１０Ｂを分離した場合、（ｂ）は接続領域１０Ｂにプローブ領域１０Ａを含む場合を示している。
【０１２４】
例えば、Ａｌ膜から構成されるパッド２上に直接、はんだから構成されるバンプ電極を形成すると、接続強度が低く、半導体装置の信頼性が低下する場合がある。そこで、本実施の形態で示すように、Ａｌ膜から構成されるパッド２とはんだから構成されるバンプ電極９との間に、めっき法によって形成されためっき膜７を用いることで、接続強度を確保し、半導体装置の信頼性を向上することができる。
【０１２５】
また、図３４（ｂ）に示すように、接続領域１０Ｂにプローブ領域１０Ａを含む場合、接続領域１０Ｂが図３４（ａ）より拡大することができる。また、Ａｌ膜からなるパッド２を露出できない製品に対して適用することができる。
【０１２６】
（実施の形態１１）
本実施の形態では、フリップチップ技術、およびワイヤボンディング技術を用いて半導体チップを積層して小型・高密度のＳｉＰ（System in Package）を構成する場合について説明する。
【０１２７】
図３５〜図３９は本実施の形態における製造工程中の半導体装置の断面を示す模式図である。まず、図３５に示すように、ガラスエポキシ樹脂やポリイミド樹脂等からなる絶縁基板３２の一面（表面）側に、例えば前記実施の形態１で示したような半導体チップ１Ｃ１をフリップ実装する。この絶縁基板３２は半導体チップ１Ｃ１とほぼ同形状で一回り程度大きいものであり、その表面側には半導体チップ１Ｃ１のボール状のバンプ電極９と同じ位置関係で複数のランド電極（図示しない）が形成されている。すなわち、フリップ実装によって、半導体チップ１Ｃ１のバンプ電極９と絶縁基板３２のランド電極とが電気的に接続される。具体的には、前記実施の形態１で説明したように、狭ピッチのパッドから引き出した再配線にバンプ電極９を設け、ボール径を確保しているため、ランド電極とバンプ電極９のずれを防止して電気的に接続することができる。
【０１２８】
続いて、図３６に示すように、半導体チップ１Ｃ上に前記実施の形態２で示した半導体チップ１Ｃ２および前記実施の形態３で示した半導体チップ１Ｃ３を、接着材を用いて積層する。次いで、図３７に示すように、絶縁基板３２上のランド電極と半導体チップ１Ｃ２、１Ｃ２上のパッドとをワイヤ３３で電気的に接続する。
【０１２９】
ここで、積層チップにおけるワイヤ３３の接続の一例を図４０および図４１に示す。図４０および図４１には、半導体チップ１Ｃ２と半導体チップ１Ｃ３とが接着材３６によって接合されている。図４０では、半導体チップ１Ｃ２のパッド１７から半導体チップ１Ｃ３のパッド２６へワイヤ３３ａが電気的に接続されている。すなわち、半導体チップ１Ｃ２のパッド１７上にワイヤ３３ａのボールが形成され、半導体チップ１Ｃ３のパッド２６上にワイヤ３３ａのステッチが形成される。従来は、狭ピッチのＡｌパッドへのステッチは困難なため、ワイヤボンディング用のスタッドバンプを形成し、その上にステッチしている。また、半導体チップ１Ｃ３のパッド２６から絶縁基板３２の表面のランド電極へワイヤ３３ｂが電気的に接続されている。すなわち、パッド２６上で形成されたステッチ上に更にワイヤ３３ｂのボールが形成される。このように、ワイヤ３３ａ、３３ｂを接合することによって、半導体装置の小型化を図ることができる。
【０１３０】
また、図４１では、半導体チップ１Ｃ３の再配線７においてワイヤボンディングの領域を複数設けている。半導体チップ１Ｃ２のパッド１７から半導体チップ１Ｃ３のパッド２６ａへワイヤ３３ａが電気的に接続されている。すなわち、半導体チップ１Ｃ２のパッド１７上にワイヤ３３ａのボールが形成され、半導体チップ１Ｃ３のパッド２６ａ上にワイヤ３３ａのステッチが形成される。また、半導体チップ１Ｃ３のパッド２６ｂから絶縁基板３２の表面のランド電極へワイヤ３３ｂが電気的に接続されている。すなわち、パッド２６ｂ上にワイヤ３３ｂのボールが形成される。このように、半導体チップ１Ｃ３の再配線７上にパッド２６ａ、２６ｂに分けることによって、平坦な領域でワイヤボンディング３３ａ、３３ｂを接続することができ、良好な接続性を確保することができる。また、ワイヤボンディング３３ａ、３３ｂが距離をもっていても、再配線７により電気的に接続することができる。
【０１３１】
続いて、図３８に示すように、レジン３４によって半導体チップ１Ｃ１、１Ｃ２、１Ｃ３を樹脂封止する。次いで、図３９に示すように、絶縁基板３２の表面とは反対の裏面に、表面のランド電極と電気的に接続されるボール電極３５を形成する。このボール電極３５は絶縁基板３２の表面にあるランド電極にそれぞれ対応させてランド電極の電極間ピッチよりも広い間隔で形成される。すなわち、絶縁基板３２はいわゆるインターポーザ基板となる。
【０１３２】
これにより、本実施の形態におけるＳｉＰ製品（半導体装置）を完成することができる。また、本実施の形態におけるＳｉＰ製品をマザー基板へ実装することにより種々の半導体装置を構成することができる。また、インターポーザを用いた方法によれば、マザー基板の電極パターンをインターポーザ基板のボール電極パターンに対応させて形成すればよいから、その分マザー基板の電極間ピッチを拡げることができるので、容易にかつ安価にマザー基板を形成できる。
【０１３３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３４】
例えば、前記実施の形態では、プローブ検査工程においてカンチレバー方式を用いた場合について説明したが、上下動方式を用いた場合についても適用することができる。
【０１３５】
また、前記実施の形態では、プローブ検査工程をしてから、導電性部材を接続領域に接続することについて説明したが、これに限定されるものではない。例えば、パッシベーション,シード,レジスト,及びめっき工程等の熱負荷をプローブテスト後にかけたくない製品（プローブ工程で実施するＲＯＭ書き込みが消えたり、ヒューズカット（メモリビット切り替え,抵抗変動調整等）を必要とする製品）は、バンプ電極（Ａｕめっき）形成後にプローブを実施することが好ましい。尚、導電性部材を形成後にプローブ検査工程を行う場合は、パッドに対してプローブ針を接触させるものではないことから、パッドの材料にＣｕを用いても良い。
【０１３６】
また、プローブ検査工程の前に、導電性部材を接続領域に接続する場合は、プローブ検査工程おける熱負荷の影響で、接続領域の表面が汚染される恐れがあることから、接続領域の表面をクリーニングしておくと良い。
【産業上の利用可能性】
【０１３７】
本発明は、半導体装置、特に、パッドにプローブ針を接触させて行うプローブ検査工程後に、そのパッド上に形成される導電膜を有する半導体装置の製造業に幅広く利用されるものである。例えば、狭ピッチ製品であるモバイル製品、ナビゲーション製品、車載用製品、電気的特性要求の厳しいアナログなどの製品に本発明を適用することができる。
【符号の説明】
【０１３８】
１Ｃ、１Ｃ１、１Ｃ２、１Ｃ３ 半導体チップ
１Ｗ 半導体ウエハ
２ パッド（電極）
２Ａ ダミーパッド
３ パッシベーション膜（第１絶縁膜）
４ プローブ針
５ パッシベーション膜（第２絶縁膜）
６ シード膜（配線層、導電膜、めっき層）
７ 再配線（配線層、導電膜、めっき膜）
８ パッシベーション膜（第３絶縁膜）
９ バンプ電極
１０Ａ プローブ領域（第１領域）
１０Ｂ 接続領域（第２領域）
１１、１２、１２Ａ、１３、１４、１５ 開口部
１６ マスク
１７ バンプ電極
１８ パッシベーション膜
１９ シード膜（配線層、導電膜、めっき層）
２０ ボール
２１、２２ 開口部
２３、２４ マスク
２５ 開口部
２６、２６ａ、２６ｂ パッド
２７ マスク
２８ 開口部
２９ 導電膜
３０ マスク
３１ 開口部
３２ 絶縁基板
３３、３３ａ、３３ｂ ワイヤ（導電性部材）
３４ レジン
３５ ボール電極
３６ 接着材
５０ デバイス形成領域
５１ スクライブ領域
５２ 基板
５３ 電極
５４ アンダーフィル樹脂
５５ 基板
５６ 電極
５７ ワイヤ
１００ プローブ痕（外傷）
１０１ 凸部
１０２ 鬆
【特許請求の範囲】
【請求項１】
主面、前記主面に形成されたパッド、前記パッドの周縁部を覆うように前記主面上に形成されたパッシベーション膜、および前記主面とは反対側の裏面を有する半導体チップと、
前記パッドのうちの前記パッシベーション膜から露出する面に接続され、かつ、前記パッシベーション膜の厚さよりも大きい厚さを有する電極と、
ボール部を有し、前記ボール部が前記電極に接続されたワイヤと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体チップは、基板上に搭載されており、
前記ワイヤのうちの前記ボール部とは反対側の端部は、前記基板のボンディングリードと接続されていることを特徴とする半導体装置。
【請求項１】
主面、前記主面に形成されたパッド、前記パッドの周縁部を覆うように前記主面上に形成されたパッシベーション膜、および前記主面とは反対側の裏面を有する半導体チップと、
前記パッドのうちの前記パッシベーション膜から露出する面に接続され、かつ、前記パッシベーション膜の厚さよりも大きい厚さを有する電極と、
ボール部を有し、前記ボール部が前記電極に接続されたワイヤと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体チップは、基板上に搭載されており、
前記ワイヤのうちの前記ボール部とは反対側の端部は、前記基板のボンディングリードと接続されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１２−１６０７３９（Ｐ２０１２−１６０７３９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−５６９７２（Ｐ２０１２−５６９７２）
【出願日】平成２４年３月１４日（２０１２．３．１４）
【分割の表示】特願２００８−９２６３３（Ｐ２００８−９２６３３）の分割
【原出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年３月１４日（２０１２．３．１４）
【分割の表示】特願２００８−９２６３３（Ｐ２００８−９２６３３）の分割
【原出願日】平成２０年３月３１日（２００８．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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