【課題】チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持する微細デバイスを実現できるようにする。
【解決手段】ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。チャネル拡散層１０３は不純物として炭素を含んでいる。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
（もっと読む）

【課題】ＭＩＳ型トランジスタの短チャネル効果の抑制および、ゲートのフリンジング容量を小さくして、信号遅延の高速化を可能とすることにある。
【解決手段】ＭＩＳ型トランジスタに対して、高い誘電率を有する絶縁膜でサイドウォールスペーサを形成し、これを導入端として不純物拡散層領域を形成する。高誘電率のサイドウォールスペーサの側壁は高駆動電流を達成するために必要な最適膜厚（５から１５ｎｍ）とし、その外側のサイドウォールスペーサは誘電率の小さい絶縁膜（シリコン酸化膜）で構成する。
【効果】短チャネル効果を十分に抑制し、かつソース・ドレイン寄生抵抗の抑制が達成される。さらに、寄生容量を低く抑えることができるため、高い駆動能力を同時に達成することができる。 （もっと読む）

【課題】 エクステンション領域におけるチャネル方向の不純物濃度分布を急峻にすることができる。
【解決手段】 基板上にゲート絶縁膜を介して形成されたゲート電極と、基板の第１の深さまで形成された、不純物を含有する不純物拡散領域と、第１の深さよりも深い第２の深さまで、基板に形成された、不活性物質を含有する不活性物質含有領域と、第２の深さよりも深い第３の深さまで、基板に形成された、不純物の拡散を抑制する拡散抑制物質を含有する拡散抑制領域と、を有し、基板はシリコンからなり、不活性物質は、シリコン以上に重い物質からなり、不活性物質は、ゲルマニウムである。 （もっと読む）

【課題】ヘテロ接合型電界効果トランジスタであって、ＡｌＮ層や、ｘが０．６以上であるＡｌ_ｘＧａ_１−ｘＮ層を、電子供給層として用いる。
【解決手段】チャネル層４０である第１ＧａＮ層と、電子供給層５０であるＡｌＮ層と、キャップ層６０である第２ＧａＮ層とが順次に積層された積層体３０を備えて構成される。また、この発明のヘテロ接合型電界効果トランジスタの他の好適実施形態によれば、チャネル層である第１ＧａＮ層と、電子供給層であるＡｌ_ｘＧａ_１−ｘＮ層（０．６≦ｘ＜１）と、キャップ層である第２ＧａＮ層とが順次に積層された積層体を備えて構成される。 （もっと読む）

【課題】微細ショットキーＭＩＳＦＥＴのソース電極がチャネル端の表面ポテンシャルをピニングすることで発生するトランジスタ性能の劣化を防止する。
【解決手段】ショットキーＭＩＳＦＥＴを構成する、半導体基板上に形成したソース金属電極８と半導体基板中のチャネル領域１１との接触で形成されるショットキー障壁高さとφ_Ｂ０、半導体基板のバンドギャップＥ_Ｇと、半導体基板の真性キャリア濃度ｎ_ｉと、デバイスの動作温度Ｔと、ボルツマン係数ｋに対して、少なくともソース電極と接するチャネル端近傍の不純物濃度Ｎ_ＣＨを、Ｎ_ＣＨ≦ｎ_ｉ・ｅｘｐ（（ｑφ_Ｂ０−０．５Ｅ_Ｇ）／ｋＴ）の条件を満たすようにする。 （もっと読む）

【課題】 ゲートバーズビークの影響を受けない安定したソース層を形成することにより特性向上を図る。
【解決手段】 イオン注入開口部１１からボディ層２と反対の導電型となる不純物元素のイオン注入を行ってボディ層２内にゲートバーズビーク６の発生領域よりも横拡がりのソース形成規制層５を形成し、イオン注入開口部１１からソース形成規制層５と同一の導電型となる不純物元素のイオン注入を行ってソース形成規制層５内にソース層４を拡散形成する。 （もっと読む）

【課題】サイドウォールの幅及びゲート長の微小化を図りつつ、短チャンネル効果及び拡散層領域における接合容量の増大が抑えられ、また、拡散層領域の寄生抵抗が小さく、ＨＣ耐性に優れた半導体装置及びその製造方法を提供すること。
【解決手段】本発明の半導体装置は、半導体基板１と、１対の第１の拡散層領域６ａ、６ｂと、ゲート電極３と、第１の拡散層領域６ａ、６ｂと重なるように設けられた一対のシリコン選択成長層１０ａ、１０ｂと、シリコン選択成長層１０ａ、１０ｂに設けられた第２の拡散層領域７ａ、７ｂと、第１の拡散層領域６ａ、６ｂと第２の拡散層領域７ａ、７ｂとを電気的に接続する第３の拡散層領域８ａ、８ｂと、第１の拡散層領域６ａ、６ｂの周囲に設けられ、第１の拡散層領域６ａ、６ｂと逆導電型の第４の拡散層領域９ａ、９ｂとを有する。
（もっと読む）

【課題】短チャネル効果の発生を防止しつつ、かつシリサイド層端部でのリーク電流の発生を防止した半導体装置を提供する。
【解決手段】シリコン基板上に、ゲート金属、ハードマスク、および第１スペーサを形成する工程と、第１スペーサの両側のシリコン基板に拡散層を形成する工程と、シリコン基板の温度を５００℃以下に保持しながら、シリコン基板を窒化シリコン層で覆う工程と、窒化シリコン層に窒素プラズマを照射し窒素濃度を高くする工程と、窒化シリコン層をエッチングして、第１スペーサを覆う第２スペーサを形成する工程と、第２スペーサの両側のシリコン基板にソース／ドレイン領域を形成する工程と、フッ化水素酸を用いてシリコン基板の表面をエッチングする工程と、シリコン基板上に金属層を形成し、熱処理によりソース／ドレイン領域中に金属シリサイド層を形成する工程とを含む。 （もっと読む）

【課題】半導体素子の製造方法を提供する。
【解決手段】基板上に導電膜パターンを形成する。前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する。不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する。その後、前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する。前記方法によって形成される半導体素子は、導電膜パターン及び基板にドープされている不純物の拡散が減少して高性能を有する。 （もっと読む）

【課題】 ＭＯＳトランジスタの閾値電圧を基板濃度に依ることなく制御でき、チャネル長が極微細化した場合のショートチャネル効果の抑制が容易となる基板構造を提供する。
【解決手段】 シリコン基板２００の表面のシリコン酸化膜２００Ａの上に、同一粒径のナノシリコン粒よりなる第１のナノシリコン膜２０１を形成する。さらに、この上に窒化シリコン膜２０１Ａを形成した後、平均粒径が第１のナノシリコン膜２０１とは異なる第２のナノシリコン膜２０２を形成する。このようにして作製したナノシリコン半導体基板上に半導体回路素子を形成する。 （もっと読む）

【課題】短チャネル特性を劣化させること無しに、トランジスタの閾値電圧を低下させることができる半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１に対して、窒素（またはハロゲン元素）を導入する。その後、熱処理を施すことにより、ＮＭＯＳ領域（またはＰＭＯＳ領域）の半導体基板１０１上にゲート絶縁膜１０７Ｎ，１０７Ｐを形成する。 （もっと読む）

【課題】トランジスタを有する半導体装置において、チャネル長が短くなることを防止しつつ、ソース／ドレイン拡散層を深さ方向に拡大する。
【解決手段】半導体装置は、素子分離領域１１に囲まれた活性領域１２ｃと、活性領域１２ｃを横切るゲート電極１３ａ，１３ｂと、ゲート電極１３ａ，１３ｂの両側に位置し活性領域１２ｃ内に形成されるソース／ドレイン拡散層２０，２１とを備える。ソース／ドレイン拡散層２０，２１が、活性領域１２ｃ内に埋め込まれた、不純物を含有する埋め込みプラグ２０ｂ，２１ｂから拡散した不純物によって形成された不純物拡散層から成る。 （もっと読む）

【課題】本発明はフィントランジスタを含む半導体素子及びその製造方法に関する。
【解決手段】半導体素子は、ソース／ドレインとゲートを含む活性領域と、活性領域を画成する素子分離領域とを含むものの、ゲートはフィンゲートの一部で形成され、ソース／ドレインはシード層に隣接したゲートの間に形成されたエピタキシャル層であり、ゲートの長手方向でソース／ドレイン線幅はゲート線幅より大きい。 （もっと読む）

【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上に形成された絶縁膜Ｉにゲート電極用溝Ａが形成され、ゲート電極用溝の底部にゲート絶縁膜２１が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極２２が形成され、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサ１５が形成され、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサ１７ａが形成され、オフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域１６を有するソース・ドレイン領域１８が形成されている構成とする。 （もっと読む）

【課題】しきい値電圧の変動などに代表される素子特性の劣化を抑制しながら微細化を図ることができる半導体装置およびその製造技術を提供する。
【解決手段】ソース領域あるいはドレイン領域を構成する不純物拡散領域であって、ゲート電極Ｇに整合して形成されたｎ^＋型半導体領域ＮＲ１をＭＩＳＦＥＴのチャネル領域よりも上部に形成し、かつ、ｎ^＋型半導体領域ＮＲ１のうちチャネル領域に隣接する隣接領域の深さをチャネル領域の底部と同等になるように構成する。さらに、ｎ^＋型半導体領域ＮＲ１の不純物拡散を抑制するためにｎ^＋型半導体領域ＮＲ１に接触するように形成されるｐ型半導体領域ＰＲを、チャネル領域へ入り込まないように構成して、ｎ^＋型半導体領域ＮＲ１とチャネル領域がｐ型半導体領域ＰＲを介さず直接接触するようにする。 （もっと読む）

【課題】 チャネルドープを行うことなく閾値電圧を調整可能なＭＯＳＦＥＴの製造方法を提供する。
【解決手段】 本発明はＭＯＳＦＥＴの製造方法として具現化される。その製造方法は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を結ぶチャネル領域を有する半導体基板を用意する工程と、チャネル領域の表面にゲート絶縁膜を形成する工程と、反応性スパッタリング法によってゲート絶縁膜上に金属化合物材料からなるゲート電極を形成する工程を備えている。本発明の製造方法では、反応性スパッタリング法で用いる希ガスと反応性ガスの流量比率を、目標とするＭＯＳＦＥＴの閾値電圧に応じて調整する。 （もっと読む）

【課題】傾斜型積み上げソース／ドレイン構造のＭＩＳトランジスタを高速化する。
【解決手段】ＭＩＳトランジスタは、基板１上のゲート電極４と、基板１上にゲート電極４の側壁に沿う側壁絶縁膜６ａと、基板１の主面に一端がゲート電極４の側壁下のソース／ドレイン半導体領域３と、ソース／ドレイン半導体領域３上に第１の側壁絶縁膜６ａに接する積み上げ層５ａと、積み上げ層５ａ上に側壁絶縁膜６ａに沿う側壁絶縁膜６ｂと、積み上げ層５ａ上に側壁絶縁膜６ｂに接する積み上げ層５ｂと、を備える。 （もっと読む）

【課題】トランジスタ構造を非対称にすることなく、短チャネル効果が抑制された状態で、寄生抵抗を十分に低減することができ、チャネル領域の結晶欠陥が抑制された半導体装置の製造方法および半導体装置を提供する。
【解決手段】まず、Ｓｉ層１１ａ、ＳｉＯ₂層１１ｂおよびＳｉ層１１ｃがこの順に積層されたＳＯＩ基板１１上に、ゲート絶縁膜１５を介してゲート電極１６を形成する工程を行う。次に、ゲート電極１６をマスクにしたエッチングにより、ＳＯＩ基板１１を最下層のＳｉ層１１ａが露出するまで掘り下げる工程を行う。次いで、露出されたＳｉ層１１ａの表面上に、Ｓｉ層をエピタキシャル成長させてエピタキシャル成長層２２を形成するとともに、エピタキシャル成長層２２にソース・ドレイン領域２３を形成する工程を行うことを特徴とする半導体装置の製造方法および半導体装置である。 （もっと読む）