【課題】 半導体装置及びその製造方法に関し、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【解決手段】 半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴに於いては、Ｓｉ層１上に形成されたＳｉＣ層２と、ＳｉＣ層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、Ｓｉ層１上に形成されたＳｉＣ層２のうちソース領域５及びドレイン領域６を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層、即ち、３Ｃ−ＳｉＣ層８とを備える。 （もっと読む）

【課題】従来の半導体装置では、バックゲート領域としての拡散層の形成領域がばらつくことで、オン抵抗値が安定しないという問題があった。
【解決手段】本発明の半導体装置では、ドレイン領域は、不純物濃度の異なるＮ型の拡散層９〜１４により構成されている。高不純物濃度であるＮ型の拡散層１１、１４の形成領域も広い領域に渡り、Ｎ型の拡散層１１、１４より低不純物濃度のＮ型の拡散層１０、１３が形成されている。そして、Ｐ型の拡散層５が、Ｎ型の拡散層１０、１３の形成領域に収束している。この構造により、Ｐ型の拡散層５がばらついた場合でも、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値を安定させることができる。 （もっと読む）

【課題】 ＬＳＩの高集積化を目指し、性能を維持、向上させながら微細化を進めるには
、ゲート絶縁膜として高誘電率で、かつ界面特性を良好に保持できるものが要求されてい
る。
【解決手段】 Ｓｉ基板３１上に２モノレイヤ以下のシリサイド膜、またはシリケイト膜
を設け、その上に絶縁膜を積層したゲート絶縁膜３３を用いた電界効果トランジスタ、及
び、２モノレイヤ以下のシリサイド膜、シリケイト膜でＳｉ表面をターミネイトした後に
、絶縁膜を積層するゲート絶縁膜を有する電界効果トランジスタの製造方法を提供する。 （もっと読む）

本発明は、電界効果トランジスタを有する半導体装置（１０）の製造方法に関し、この方法において、シリコン製の基板（１１）を有する半導体基体（１２）の表面に、埋め込み分離領域（３，４）の上に設置した第１導電型のソース領域（１）およびドレイン領域（２）と、ソース領域とドレイン領域（１，２）との間にあり、第１導電型と反対の第2導電型のチャネル領域（５）と、ゲート誘電体（７）によって半導体基体（１２）の表面から離れ、チャネル領域（５）上に設置したゲート領域（６）と、を設け、また、メサ（Ｍ）を、チャネル領域（５）を形成する半導体基体（１２）内に形成し、ソースおよびドレイン領域（１，２）を、エピタキシャル成長を用いて形成する半導体領域（８）でメサ（Ｍ）の両側の側面上に形成し、したがって、ソースおよびドレイン領域（１，２）は、チャネル領域（５）と接触するものとする。本発明によれば、半導体領域（８）は、半導体領域（８）の厚さのほぼ全体にわたりメサ（Ｍ）と接触するよう形成し、また、ゲート誘電体のレベルより下方に形成する。この方法は、より用途が広く、したがって、得られた装置（１０）は、改善された高周波挙動を有する。
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【課題】デザインルールによって制限されるチャネル長の限界を克服し、セル電流を増加させることによって、セルを安定して動作させることができる垂直チャネルを有する半導体素子及びその製造方法を提供すること。
【解決手段】表面領域、及び表面領域間に形成された底部が表面領域より低い第１リセス２３０Ａを備えた活性領域２２３と、活性領域２２３の周囲を囲む素子分離膜２２２と、活性領域２２３と交差する方向に、活性領域２２３の表面領域上を横切るように形成された少なくとも１対のゲートライン２２７と、ゲートライン２２７の下部の素子分離膜２２２に形成され、ゲートライン２２７の一部が埋め込まれた第２リセス２２５と、
第１リセスの底部の活性領域２２３に形成された第１接合領域と、ゲートライン２２７の外側の表面領域に形成され、第１接合領域との間に垂直チャネルを構成する第２接合領域を備える。 （もっと読む）

【課題】同一基板上に形成されるＰＭＯＳトランジスタとＮＭＯＳトランジスタのＦＵＳＩゲート構造における組成を制御することができる半導体装置を得ること。
【解決手段】ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって広くなる逆テーパ形状を有し、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの基板面と平行な方向の断面積が、基板表面から上方に行くにしたがって狭くなる順テーパ形状を有し、ＰＭＯＳトランジスタ４０Ｐのゲート電極４２Ｐの上面の面積が、ＮＭＯＳトランジスタ４０Ｎのゲート電極４２Ｎの上面の面積よりも広く、ゲート電極におけるフルシリサイド化させるための金属とシリコンの組成比がＰＭＯＳトランジスタ４０ＰとＮＭＯＳトランジスタ４０Ｎとで異なる。 （もっと読む）

【課題】 本発明は、適切な仕事関数を有する半導体装置を提供することを目的とする。
【解決手段】 第１の発明の半導体装置は、基板と、基板に形成されたＮ型半導体層とＮ型半導体層上に形成された第１ゲート絶縁層と第１ゲート絶縁層上に形成され膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第１下層ゲート電極と第１下層ゲート電極上に形成され真空仕事関数が４．６ｅＶ以上５．２ｅＶ以下の金属珪化物を有する第１上層ゲート電極とを有するＰ型ＭＩＳＦＥＴと、基板に形成されたＰ型半導体層とＰ型半導体層上に形成された第２ゲート絶縁層と第２ゲート絶縁層上に形成され膜厚が１ｎｍ以上５ｎｍ以下でありＴａの炭化物を有する第２下層ゲート電極と第２下層ゲート電極上に形成され、真空仕事関数が４．０ｅＶ以上４．５ｅＶ以下の金属珪化物を有する第２上層ゲート電極とを有するＮ型ＭＩＳＦＥＴと、を具備することを特徴とする。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】高ｋ誘電体を含むゲート・スタック上において熱に対して安定な新規の金属化合物であって、金属炭化物の場合に起こるような炭素拡散を引き起こさない金属化合物を提供すること。
【解決手段】仕事関数が約４．７５から約５．３、好ましくは約５ｅＶであるｐ型金属であり、高ｋ誘電体とインタフェース層とを含むゲート・スタック上で熱に対して安定なＭＯ_ｘＮ_ｙを含む金属化合物、およびこのＭＯ_ｘＮ_ｙ金属化合物を製作する方法が提供される。さらに、本発明のＭＯ_ｘＮ_ｙ金属化合物は、１０００℃において非常に効率的な酸素拡散障壁であり、ｐ金属酸化物半導体（ｐＭＯＳ）デバイスにおいて、非常に攻撃的な等価酸化膜厚（ＥＯＴ）および１４Å未満の反転層厚を可能にする。上式で、Ｍは元素周期表のＩＶＢ、ＶＢ、ＶＩＢまたはＶＩＩＢ族から選択された金属、ｘは約５から約４０原子％、ｙは約５から約４０原子％である。 （もっと読む）

【課題】接合リーク不良の抑制が可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０の表面上にゲート電極３４を形成し、ゲート電極３４の側壁に側壁絶縁膜４１を形成する。ゲート電極３４及び側壁絶縁膜４１を覆うように半導体基板１０に金属膜を堆積し、半導体基板１０を雰囲気ガス中に載置して、半導体基板１０の表面及び裏面のそれぞれから雰囲気ガスの熱伝導により金属膜を加熱して金属シリサイド膜を形成する。 （もっと読む）

発明の実施形態は、多数ゲートを有すデバイスを提供する。デバイス本体金属ゲートのリセス内の応力材料は、デバイスのチャネル領域に応力を生じてよく、これによりデバイスの性能が向上する。 （もっと読む）

【課題】ＭＯＳトランジスタを微細化した上で駆動力を向上させることを目的とする。
【解決手段】チャネル領域において、チャネル領域中央が最も薄く、チャネル領域中央からソースおよびドレインのエクステンション領域の表面側に向けては中央部よりも濃い第１導電型不純物濃度を持つ第１ハロー領域を有し、チャネル中央部からソースおよびドレインのエクステンション領域の下部の半導体基板表面から深い位置には、さらに濃い第１導電型不純物濃度を持つ第２ハロー領域を有する。これらの半導体装置の製造方法としては、第１ハロー領域のドーピング工程を、第１導電型不純物をゲート電極の上方からゲート電極をマスクとして、ゲート電極側壁を眺めるように斜めにイオン注入し、さらに、第２ハロー領域は、ゲート電極上方からゲート電極をマスクとして、ゲート側壁に沿う方向に基板表面にはほぼ垂直に、かつ第１ハロー領域のイオン注入ドーズ量よりも大きなドーズ量でイオン注入することにより形成する。 （もっと読む）

【課題】ゲート長が異なっていても、均一な金属組成比のフルシリサイドゲート電極を備え、かつその金属組成比を容易に制御できる半導体装置及びその製造方法を提供する。
【解決手段】異なるゲート長のポリシリコンゲート電極９，２９において、その上端の高さを等しく、かつサイドウオール２０よりも低く形成する。そして、ポリシリコンゲート電極９，２９を覆うように金属膜８を形成後、熱処理によりシリサイド化する。ポリシリコンゲート電極２１の上端の高さが、サイドウオール２０の上端の高さよりも低く形成されているので、微細なゲート長であってもシリサイド反応が加速されることなく、一次元的に進む。その結果、ゲート長が異なるポリシリコンゲート電極９，２９でも、均一な金属組成比のフルシリサイドゲート電極を安定して形成できる。 （もっと読む）

【課題】シリコン基板にダメージを与えずに、ゲート下の不純物分布の正確な評価を安定して行うことのできる半導体装置の評価方法を提供する。
【解決手段】半導体装置の評価方法は、半導体基板上に、ゲート絶縁膜を介して位置するシリコンを含有する材料からなるゲート電極と、前記半導体基板に、前記ゲート電極を挟んで形成されたソース・ドレイン電極とを有する半導体装置に、熱分解によって生成された熱分解水素を接触させることによって、前記ゲート絶縁膜を除去することなく、前記シリコンを含有する材料からなるゲート電極を除去する。前記半導体基板上に残るゲート絶縁膜の形状を観察することによって、ゲート加工形状を評価する。半導体基板上に残るゲート絶縁膜をウェット処理により除去し、ゲート下の不純物分布を測定、評価する。 （もっと読む）

【課題】イオン注入によりｎ型窒化アルミニウムを得る。
【解決手段】窒化アルミニウム層の表面に、加速エネルギー９０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2でシリコンイオン（Ｓｉ⁺）を注入した。１０ＴｏｒｒのＮ₂雰囲気下で１４００℃、１０分間熱処理した。シリコンはＡｌＮ層の表面から０．２μｍの深さに渡ってほぼ均一に注入された。測定温度５０℃において電子濃度が２．０×１０¹⁵ｃｍ^-3、測定温度１５０℃において電子濃度が３．０×１０¹⁶ｃｍ^-3、測定温度３００℃において電子濃度が２．８×１０¹⁷ｃｍ^-3と算出された。また、窒化アルミニウム（ＡｌＮ）中のシリコンのドナー準位は３１１ｍｅＶであると結論付けられた。このように、本発明によりｎ型の窒化アルミニウム（ＡｌＮ）を得ることができた。 （もっと読む）

【課題】高いオン電流とソース／ドレイン拡散層における低い接合リーク電流を両立可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に設けられたゲート絶縁膜３を含む。ゲート電極２１は、ゲート絶縁膜上に設けられ、第１部分を含む。第１部分は、半導体と金属との化合物からなり、下面がゲート絶縁膜に達する。第１部分内の金属元素の密度は第１値である。１対のソース／ドレイン拡散層１１は、ゲート電極の下方のチャネル領域を挟む。導電膜２３は、半導体基板のソース／ドレイン拡散層の部分に設けられ、半導体と金属との化合物からなる。導電膜内の金属元素の密度は、第１値より小さい第２値である。 （もっと読む）

【課題】容易に動作耐圧を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】ドレイン側及びソース側にオフセット拡散層９、１０を有するトランジスタにおいて、Ｐ型ソース領域８とソース側オフセット拡散層９の一部と空間的に重なる位置にＮ型の不純物拡散層３０を形成する。これにより、ソース側オフセット拡散層９の一部である補償領域３１の不純物が補償され、補償領域３１の不純物濃度はドレイン側オフセット拡散層１０よりも低濃度となる、これにより、オン抵抗が増大し、結果としてトランジスタの動作耐圧を向上させることができる。 （もっと読む）

【課題】 半導体装置の電気的特性を損なうことがないように、金属系膜中の炭素濃度を低減できる脱炭素処理方法および成膜方法を提供する。
【解決手段】 半導体基板であるＳｉ基板１上に、ゲート絶縁膜２を形成し、次いでゲート絶縁膜２上に、Ｗ（ＣＯ）_６ガスを含む成膜ガス用いたＣＶＤによって、Ｗ系膜３ａを形成する。その後、還元性ガスの存在下で酸化処理し、Ｗ系膜３ａ中のＷは酸化させずにＣのみを選択的に酸化させてＷ系膜３ａ中に含まれるＣ濃度を減少させる。その後、必要に応じて熱処理を施した後、レジスト塗布、パターニング、エッチング等を行い、さらにイオン注入等によって不純物拡散領域１０を形成し、ＭＯＳ構造の半導体装置を形成する。 （もっと読む）

【課題】特性変動を伴うことなく、ＮＢＴＩの劣化を改善できる半導体装置を提供する。
【解決手段】ｎ型半導体領域(101)における第１の領域(PMOS)に形成された第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜(103)と、第１のゲート電極(104)と、第１のエクステンション拡散層(106)と、第１のフッ素拡散層(108)とを備える。第１のフッ素拡散層(108)は、第１のエクステンション拡散層(106)によって挟まれたチャネル領域に形成されており、第１のエクステンション拡散層(106)側から伸びて第１のゲート電極(104)の直下の領域でオーバーラップするように形成されている。 （もっと読む）

【課題】 素子特性の劣化を可及的に防止する。
【解決手段】 本願発明は、一導電型半導体基板に形成されたトレンチの表面を水素熱処
理することを特徴とする。また、本願発明は、一導電型半導体基板の不純物濃度を通常よ
りも低くしておくことを特徴とする。また、本願発明は、トレンチから一導電型半導体基
板にむけて反対導電型不純物を拡散させることを特徴とする。また、本願発明は、水素熱
処理により、トレンチ付近から一導電型不純物を外方拡散させることを特徴とする。また
、本願発明は、ｐ型シリコン基板１０１上に絶縁膜１０３、１０５を形成した後、この絶
縁膜およびシリコン基板をエッチングすることによりトレンチ１０９を形成する工程と、
所定の還元雰囲気でアニールする工程と、を備えていることを特徴とする。 （もっと読む）