【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１に形成したｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン用のｎ^＋型半導体領域７ｂおよびゲート電極ＧＥ１上と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン用のｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ２上とに、ニッケル白金シリサイドからなる金属シリサイド層１３ｂをサリサイドプロセスで形成する。その後、半導体基板１全面上に引張応力膜ＴＳＬ１を形成してから、ｐチャネル型ＭＩＳＦＥＴＱｐ上の引張応力膜ＴＳＬ１をドライエッチングで除去し、半導体基板１全面上に圧縮応力膜ＣＳＬ１を形成してからｎチャネル型ＭＩＳＦＥＴＱｎ上の圧縮応力膜ＣＳＬ１をドライエッチングで除去する。金属シリサイド層１３ｂにおけるＰｔ濃度は、表面が最も高く、表面から深い位置になるほど低くなっている。 （もっと読む）

【課題】ソース領域を燐注入によって高濃度不純物のソース領域を形成すると、ソース領域表面のみ増速酸化され、ウェル領域とソース領域表面との間に段差を生じるため、チャネル抵抗が増大する。
【解決手段】炭化珪素からなる絶縁ゲート半導体装置であって、少なくともウェル領域３、ソース領域４の表面に、等しい燐の濃度プロファイルを持つ犠牲層１４を形成する。このようにすれば、ゲート絶縁膜を形成するときに、ウェル領域３とソース領域４の表面で増速酸化が均一に起こり、もってウェル領域３表面とソース領域４表面の間に段差が生じることが無い。 （もっと読む）

【課題】高い降伏電圧を持つ半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００に形成された第１導電型ウェル領域に相互離隔して形成される第２導電型ドリフト領域、ドリフト領域３１０上に突起されるバーティカル領域３２０、及びバーティカル領域上に形成される第２導電型ソース／ドレイン領域６００を含む。 （もっと読む）

【課題】 ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能な半導体装置の製造方法を提供する。
【解決手段】 Ｐ型半導体基板１上に、ゲート酸化膜４及びゲート電極膜５を形成後、ゲート電極５ａよりもパターン幅を拡げて形成された第１マスク手段６ａをマスクとして、高濃度のＮ型不純物イオンを注入して高濃度不純物拡散領域７を形成する。その後、第１マスク手段６ａに対してスリミング処理を施してパターン幅を狭めた第２マスク手段をマスクとして、低濃度のＮ型不純物イオンを注入して低濃度不純物拡散領域８を形成する。これによりＬＤＤ構造のソース・ドレイン領域を有するＮＭＯＳトランジスタが形成される。ＰＭＯＳトランジスタについても同様に行って、ＣＭＯＳトランジスタを形成する。 （もっと読む）

【課題】 トレンチ溝の周囲にオフセットドレイン領域を有する横型高耐圧トレンチＭＯＳＦＥＴを製造するため、トレンチ溝の周囲に最適な濃度の不純物を注入し、また幅の広いトレンチ溝内を酸化膜で埋めること。
【解決手段】 トレンチ溝２の周囲にオフセットドレイン領域３を形成するにあたり、トレンチ内面にドープドポリシリコン膜２４を形成し、ドライブおこないトレンチ溝の側面および底面に拡散する。その後、ドープドポリシリコン膜２４を熱酸化する。その後トレンチ溝内を酸化膜で埋めるにあたり、熱酸化によりトレンチ溝２内を酸化物４で埋めるか、熱酸化によりトレンチ溝内に酸化膜を生成して溝を狭めた後、残った溝を酸化物の堆積により埋める。あるいは、複数のトレンチ溝を形成し、それらの中を酸化物で埋めると共に、トレンチ間の基板部分を熱酸化して酸化膜に変える。 （もっと読む）

【課題】 選択エピタキシャル成長技術を用いて基板上のソース及びドレインをせり上げた構造を有するＭＯＳトランジスタにおいて、選択エピタキシャル成長によるシリコン層への不純物濃度を低く抑えたまま、バルクの抵抗を低減する。
【解決手段】 シリコン基板上に形成したサイドウォールを有するゲートと、シリコン基板上に選択エピタキシャル成長により形成したシリコン層とを備えるＭＯＳトランジスタにおいて、シリコン層及びゲートを含む断面の少なくとも一部に、ゲートと反対の方向に下る傾斜部を形成する。 （もっと読む）

【課題】オーミックコンタクト抵抗が低減できるようなオーミックコンタクト形成のためのアニール処理を施した、炭化ケイ素(000-1)面上に絶縁膜を有する半導体装置の製造方法および半導体装置を提供すること。
【解決手段】炭化ケイ素半導体の(000-1)面8上に、少なくとも酸素と水分を含むガス中で熱酸化し前記炭化ケイ素半導体の(000-1)面8上に接するように絶縁膜18を形成する工程と、絶縁膜18の一部を除去し開口部を形成する工程と、開口部の少なくとも一部にコンタクトメタル20を堆積する工程と、熱処理によりコンタクトメタル20と炭化ケイ素の反応層21を形成する工程とを有する炭化ケイ素半導体装置の製造方法において、前記熱処理を不活性ガスと水素の混合ガス中にて実施することを特徴とする炭化ケイ素半導体装置の製造方法である。 （もっと読む）

【課題】ソース・ドレイン領域にシリサイド層が設けられたトランジスタの接合リーク電流を抑制する。
【解決手段】シリコン基板１０１の素子形成面にゲート電極１０５を形成した後、シリコン基板１０１に絶縁膜を形成する。絶縁膜をエッチバックしてゲート電極１０５の側壁を覆うサイドウォール１０７を形成するとともに、サイドウォール１０７の側方のソース・ドレイン領域１０９が形成される領域において、シリコン基板１０１の素子形成面をエッチング除去し、素子形成面に略水平な掘り下げ面を形成する。その後、ゲート電極１０５の周囲のシリコン基板１０１に不純物をイオン注入し、ソース・ドレイン領域１０９を形成する。そして、ゲート電極１０５が設けられたシリコン基板１０１の素子形成面にＮｉ膜を形成し、Ｎｉ膜とシリコン基板１０１とを反応させて、Ｎｉシリサイド層１１１を形成する。 （もっと読む）

【課題】スイッチング損失を低減することができ、混載されたバイポーラトランジスタ回路などの特性変動を抑制する。
【解決手段】コレクタ領域をＰ型不純物層８ｂ、ベース領域をＮ型不純物層２、エミッタ領域をＰ型不純物層３とＰ型拡散層８ａとＰ型基板１とする横型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であって、前記Ｎ型不純物層２内に格子欠陥層１２を形成し、このＮ型不純物層２内に形成された格子欠陥層１２がライフタイムキラーの役割を果たす。 （もっと読む）

【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。
【解決手段】ゲート長Ｌ_ｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ_２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。 （もっと読む）

【課題】 配線工程完了後においても簡便に電気的特性を調整することができる半導体素子を提供する。
【解決手段】 半導体基板上に形成される半導体素子であって、半導体基板と、半導体基板の一主面に形成される不純物拡散層と、不純物拡散層上に形成される絶縁膜と、絶縁膜上に形成され所定の熱処理により正電荷の量が変動して不純物拡散層の表面近傍の不純物濃度を制御するシリコン窒化膜と、を備えることを特徴とする半導体素子。 （もっと読む）