薄層の、移動後の高温における弛緩である。本発明は、基材上に弛緩または疑似弛緩した層（該弛緩した層は、半導体材料から選択された材料から形成されている）を形成する方法であって、下記の工程、すなわちａ）ドナー基材（１）上に、半導体材料の中から選択された少なくとも一種の材料により構成された、弾性的に歪み層（２）を成長させる工程、ｂ）該歪み層（２）上に、またはレシーバー基材（７）上に、約９００℃を超える粘性温度より上で粘性である材料から製造されたガラス質層（４）を形成する工程、ｃ）該レシーバー基材（７）を該歪み層（２）に、工程（ｂ）で形成された該ガラス質層（４）を経由して結合させる工程、ｄ）該ドナー基材（１）を除去し、該レシーバー基材、該ガラス質層（４）および該歪み層（２）を含んでなる構造（２０）を形成する工程、ｅ）該構造を、該粘性温度に近いか、またはそれより高い温度で熱処理し、該歪み層（２）中の束縛の少なくとも一部を弛緩させる工程を含んでなる方法に関する。
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【課題】歪みシリコン層における貫通転位密度の一層の低減化を図る歪みシリコンウェーハを提供する。
【解決手段】単結晶シリコン基板上に格子不整合性のあるエピタキシャル層と歪みＳｉ層の構造を有し、前記シリコン基板の結晶表面が面方位（１００）面から結晶方位＜１００＞方向および＜０−１０＞方向に対して０．０１°〜０．０５°傾斜したオフカット面を用いる。 （もっと読む）

【課題】歪みシリコン層における貫通転位密度の一層の低減化を図る歪みシリコンウェーハを提供する。
【解決手段】単結晶シリコン基板上に格子不整合性のあるエピタキシャル層と歪みＳｉ層の構造を有し、前記シリコン基板の結晶表面が面方位（１００）面から結晶方位＜１００＞方向および＜０−１０＞方向に対して０．２°〜１°傾斜したオフカット面を用いる。 （もっと読む）

本発明は、半導体歪み層の製造方法と、シリコンの半導体本体（１１）に、その表面において、シリコンおよびゲルマニウムの混晶の格子と、格子が実質的に緩和されるような厚さとを有する第１の半導体層（１）が設けられ、かつ第１の半導体層（１）の上に、歪みシリコンを含む第２の半導体層（２）が設けられ、その層（２）内に半導体装置（１０）の一部が形成され、半導体装置（１０）を形成するのに必要な後続の処理中に、歪みシリコン層（２）の有効厚さの低減を回避するための手段が取られ、前記手段が、シリコンおよびゲルマニウムの混晶の格子を有する第３の層（３）を使用することを含む、半導体装置（１０）の製造方法とに関する。本発明によれば、第３の層（３）は、薄く、かつ第１の半導体層（１）および第２の半導体層（２）の境界面に近接して第２の層（２）内に位置付けられる。このようにして、歪みシリコン層（２）の結果として得られる厚さは、後続のＭＯＳＦＥＴの形成の後に増加されることができ、その結果、より良好な高周波特性を備えたＭＯＳＦＥＴが得られる。本発明は、また、本発明による方法で得られる装置、およびそのような方法で使用するのに適した半導体基板構造を含む。
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Ｓｉ表面（１５）上において分離層（１１）を貫通するウィンドウ（１３）により、Ｓｉ表面（１５）の選択された領域（１２）を画定するステップ、分離層（１１）の一部によってＳｉ表面（１５）から分離されたくぼみ（１４）を分離層（１１）内に画定するステップ、Ｓｉ表面（１５）の選択された領域（１２）の上にＳｉＧｅ層（１６）を成長させることにより、ウィンドウ（１３）内に転位（１７）を形成してＳｉＧｅ層（１６）内のひずみを開放するステップ、及び、分離層（１１）を越えてくぼみ（１４）内に延びるまでＳｉＧｅ層（１６）を更に成長させることにより、くぼみ（１４）内にＳｉＧｅのほぼ転位のない領域（１８）を形成するステップを含む格子チューニング半導体基板形成方法を提供する。必要に応じて、ＳｉＧｅ層（１６）の、分離層（１１）を越えて成長した部分を研磨によって除去し、くぼみ（１４）内のＳｉＧｅのほぼ転位のない領域（１８）をウィンドウ（１３）内のＳｉＧｅ領域から分離することができる。更に、ＳｉＧｅ層（１６）及び分離層（１１）をくぼみ（１４）の近傍を除くＳｉ表面（１５）から除去し、分離層（１１）部分によってＳｉ表面（１５）から分離されたＳｉＧｅのほぼ転位のない領域（１８）をＳｉ表面（１５）上に残すことができる。
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本発明は、半導体材料からなる部分と電気絶縁材料からなる部分とを含み、これらの材料が互いにボンディングされた絶縁体上半導体構造に関する。この半導体材料内には弾性応力が存在する。電機絶縁材料からなる部分は、ＳｉＯ_２の粘度温度Ｔ_{ＧＳｉＯ２}を超える粘度温度Ｔ_Ｇを有する。本発明は、絶縁体上半導体構造を作成する方法にも関する。
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