【課題】厚膜化が可能で、反りが小さく、かつリーク電流が小さい半導体素子を提供する。
【解決手段】基板と、基板の上方に形成された第１のバッファ領域と、第１のバッファ領域上に形成された第２のバッファ領域と、第２のバッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、第１のバッファ領域は、第１半導体層と、第２半導体層とが順に積層した複合層を少なくとも一層有し、第２のバッファ領域は、第３半導体層と、第４半導体層と、第５半導体層とが順に積層した複合層を少なくとも一層有し、第４半導体層の格子定数は、第３半導体層と第５半導体層の間の格子定数を有する半導体素子。 （もっと読む）

【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数と異なる第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。 （もっと読む）

【課題】歪み吸収III族窒化物中間層モジュールを有する種々の半導体構造を提供する。
【解決手段】基板および当該基板の上方の第一遷移本体を有する。前記第一遷移本体は、第一表面において第一の格子パラメータを有し、前記第一表面とは反対側の第二表面において第二の格子パラメータを有する。前記典型的な実施では、遷移モジュール等の第二遷移本体をさらに有し、この第二遷移本体は前記第一遷移本体の前記第二表面に重層する下表面においてより小さい格子パラメータを有し、前記第二遷移本体の上表面においてより大きい格子パラメータを有し、前記第二遷移本体の上方のIII族窒化物半導体層も同様である。前記第二遷移本体は２以上の遷移モジュールからなっていてもよく、各遷移モジュールは２以上の中間層を有していてもよい。前記第一遷移本体および前記第二遷移本体は前記半導体構造の歪みを減少させる。 （もっと読む）

【課題】デバイス活性層へのオートドーピングやミスフィット転位が発生し難く、且つ、デバイス形成後に薄厚化されても不純物金属によるデバイス活性層の汚染を有効に抑制することができるエピタキシャルウェーハおよびその製造方法を提供する。
【解決手段】シリコン基板の表面から内部に向かってＶ族原子を拡散させて形成した、濃度：２×１０^１３ａｔｏｍｓ／ｃｍ^３以上１×１０^１８ａｔｏｍｓ／ｃｍ^３以下のＶ族原子を含有してシリコン基板の表層に位置するバリア層と、バリア層上に形成したシリコンエピタキシャル膜よりなるデバイス活性層とを備えることを特徴とするエピタキシャルウェーハである。また、バリア層形成工程と、デバイス活性層形成工程とを含むエピタキシャルウェーハの製造方法である。 （もっと読む）

【課題】電気的に隔離された発光ダイオードを提供する。
【解決手段】半導体発光ダイオードは、半導体基板５１と、基板上にあるｎ型ＩＩＩ群窒化物のエピタキシャル層５２と、ｎ型エピタキシャル層上にあり当該ｎ型層と共にｐ−ｎ接合部を形成する、ＩＩＩ群窒化物のｐ型エピタキシャル層５３と、ｎ型エピタキシャル層上にありｐ型エピタキシャル層に隣接し、ｐ−ｎ接合部５８の一部を電気的に隔離する抵抗性窒化ガリウム領域５４とを含む。ｐ型エピタキシャル層上に金属接点層５５を形成する。方法の実施形態では、ｐ型エピタキシャル領域上に打ち込みマスクを形成し、ｐ型エピタキシャル領域の部分にイオンを打ち込んでｐ型エピタキシャル領域の部分を半絶縁性にすることによって、抵抗性窒化ガリウム境界を形成する。フォトレジスト・マスク又は十分に厚い金属層を、打ち込みマスクとして用いることができる。 （もっと読む）

【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

【課題】緩和した格子不整合の半導体へテロ構造を提供すること。
【解決手段】組成的に勾配した半導体層における転位パイルアップは、減少もしくは実質的に除かれ、これによって、増加した半導体デバイス歩合および製造性に導く。このことは、組成的に勾配したバッファ層の後に続く成長および緩和の前のスタート層としておよび／または組成的に勾配した層の成長および緩和中の少なくとも１つの中間層としてその表面にわたり実質的に均一に分布する複数のスレッディング転位を有する半導体層を導入することによって達成される。この半導体層は、半導体層の表面に近接して位置するシード層、およびそこに均一的に分布するレッディング転位を有することを含み得る。 （もっと読む）

【課題】おもて面と裏面とを有するシリコン単結晶基板及び前記おもて面上に堆積されたＳｉＧｅの層を含んでなるウェーハを製造する方法。
【解決手段】本方法は、次の順序で工程：前記シリコン単結晶基板のおもて面及び裏面を同時に研磨する工程；応力補償層を前記シリコン単結晶基板の裏面上に堆積させる工程；前記シリコン単結晶基板のおもて面を研磨する工程；前記裏面上に堆積された応力補償層を有する前記シリコン単結晶基板を洗浄する工程；及びＳｉＧｅの完全に又は部分的に緩和された層を前記シリコン単結晶基板の前記おもて面上に堆積させる工程を含んでなる。 （もっと読む）

ゲルマニウム含有量が漸次変化した高ゲルマニウム化合物領域を供する装置及び方法に係る実施例が全体として記載されている。他の実施例も記載及びクレームされている。
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【課題】異なる格子の基板上に成長した良質なエピタキシャル層を備えたウェーハおよびウェーハ製造方法の提供。
【解決手段】単結晶の第１の材料の基板はオンアクシスシリコン基板であり、オンアクシスシリコン基板上に第２の材料を成長させるウェーハの製造方法に関し、第２の材料が、第１の材料上にエピタキシャル成長し、第１の材料の格子とは異なる格子を持っている。オンアクシスシリコン基板を研磨ステップ１０４で研磨して、ウェーハ表面粗さを増大させる。ＳｉＧｅ層である傾斜バッファ層及び緩和層をウェーハ上に形成した後、ＣＭＰ最終研磨１０８を実施する。上述のタイプの方法により解決され、基板の最終表面仕上げの前に第２の材料の成長を実施する。 （もっと読む）

【課題】緩和III−Ｖ族またはII−VI族マテリアルオンインシュレータの製造方法の提供。
【解決手段】緩和Ｓｉ１−ｙＧｅｙ層１０４を有する半導体構造の形成プロセスは、第１の基板上へのグレーデッドＳｉ１−ｘＧｅｘバッファ層１０２の堆積であって、前記Ｇｅ濃度ｘはゼロから値ｙまで増加するものである堆積、緩和Ｓｉ１−ｙＧｅｙ層１０４の堆積、前記緩和Ｓｉ１−ｙＧｅｙ層１０４中にイオンを導入して第１のヘテロ構造を規定、前記第１のヘテロ構造を第２の基板１０８に接合して第２のヘテロ構造を規定、および前記導入されたイオンの領域での前記第２のヘテロ構造の分割であって、前記緩和Ｓｉ１−ｙＧｅｙ層１０４の表層部分は前記第２の基板上１０８に残るものである分割を含む。 （もっと読む）

【解決手段】 微小電子デバイスを形成する方法および対応する構造を記載する。当該方法は、基板にＧａＳｂ核生成層を形成する段階と、ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階と、Ｇａ（Ａｌ）ＡｓＳｂバッファ層にＩｎ_０．５２Ａｌ_０．４８Ａｓ下側バリア層を形成する段階と、Ｉｎ_０．５２Ａｌ_０．４８Ａｓ下側バリア層にＩｎ_ｘＡｌ_１−ｘＡｓグレーデッド層を形成する段階とを備えるとしてよい。当該方法によれば、欠陥の少ない、勾配をつけたＩｎＧａＡｓベースの量子井戸構造を有するデバイスを製造することができる。 （もっと読む）

【課題】本発明は、補助基板上に緩和エピタキシャルベース層を得ることを含む、エピタキシャル成長のための基板の作製方法に関する。本発明の目的は、望ましい格子パラメータを有する材料が、異なる格子パラメータを有する別の材料の上で、より効率的に、熱力学的及び結晶学的に高い安定性を有してエピタキシャル成長することを可能にする基板を作ることにある。
【解決手段】この目的は、上記のタイプの方法であって、エピタキシャルベース層の少なくとも一部をキャリア基板上に移してベース基板を形成することと；エピタキシャルベース層の材料をキャリア基板上でさらに成長させることとをさらに含む方法により達成される。 （もっと読む）

【課題】従来に比べ極めて薄いバッファ層を用いて、工業的に安定でかつ低コストで、基板と格子定数の異なる良質の薄膜を形成した半導体基板を提供すること。
【解決手段】基板１は、格子定数ｘを有するものである。第１の半導体層２は、基板１上に形成され、格子定数ｙを有し、少なくともＳｂを含んでいる。第２の半導体層３は、第１の半導体層２上に形成され、格子定数ｙからｚまで格子定数を段階的又は連続的に変化させものである。第３の半導体層４は、第２の半導体層３上に形成され、格子定数ｚを有するものある。これらの格子定数の関係は、ｘ＜ｚ＜ｙの関係を有している。基板１上に格子定数の異なる薄膜を形成する際に、まずＳｂを含む半導体を形成し、その上層に格子定数を変化させるためのバッファ層を形成することで、従来に比べ薄いバッファ層で結晶欠陥のない薄膜形成が可能となる。 （もっと読む）

【課題】不純物の無い区域を有するひずみ材料層を含む半導体構造とデバイス、及びそれを製作するための方法を提供する。
【解決手段】ひずみ材料層１０４の特定の領域１０８は、半導体の隣接する部分から相互拡散することができる不純物を無い状態にしておく。不純物がひずみ材料層１０４の特定の領域１０８に存在する場合、デバイス性能の低下となる。説明された特徴を有する、又は説明されたステップに従って製作される半導体構造１００とデバイス（例えば、電界効果トランジスタ、即ち「FET」）を使用することにより、デバイスの動作が向上する。 （もっと読む）

【課題】
歪み層／歪み印加結晶層構造において、歪み印加結晶層構造より発生する結晶欠陥によ
る歪み層の結晶性劣化を低減し、かつ絶縁層上に歪み層／歪み印加結晶層構造を薄膜で形
成した基板の形成方法を提供する。
【解決手段】
Ｓｉ基板上の絶縁層と、別の半導体基板上のＳｉＧｅ層とを、半導体張り合わせ技術を
用いて接合し、ＳｉＧｅ層側の半導体基板を研磨等により除去する。 （もっと読む）

【課題】マイクロエレクトロニクス及びオプトエレクトロニクス向けＳＯＩ（ＳＥＭＩＣＯＮＤＵＣＴＯＲ‐ＯＮ‐ＩＮＳＵＬＡＴＯＲ）基板の製造方法に関連し、単一基板上において、電子及びフォトニック部品のコインテグレーションを可能にする。
【解決手段】本発明の方法は、＜１１０＞又は＜１１１＞配向を有する薄いひずみシリコン層を支持する誘電材料から形成される１つの面を有する支持材を含む基板を供給する段階と、前記薄いひずみシリコン層の一部上に第一マスクを形成する段階と、Ｓｉ_１―ＸＧｅ_Ｘのエピタキシー段階と、ゲルマニウム濃縮する段階と、前記第一マスク及び前記酸化シリコン層を除去する段階と、前記段階によって露出された前記薄い半導体層上に第二マスクを形成する段階と、残留ひずみゲルマニウムの部分上にゲルマニウムをエピタキシャル成長させる段階と、前記第二マスクを除去する段階とを含む。 （もっと読む）

【課題】高い結晶品質を有する、多様な材料からなる、完全に緩和した、又は歪んだ半導体層を積層するために絶縁体層の格子寸法を調整するための高い柔軟性を許容する、ＳＯＩ構造の作製のための基板を提供する。
【解決手段】実質的にシリコンからなる単結晶基板ウェハ１、電気絶縁性材料を含み、かつ２ｎｍ〜１００ｎｍの厚さを有する第一非晶質中間層２、立方晶系Ｉａ−３結晶構造と、（Ｍｅ１₂Ｏ₃）_-1-x（Ｍｅ２₂Ｏ₃）_xの組成と、基板ウェハの材料の格子定数と０％〜５％異なる格子定数とを有する単結晶第一酸化物層３を示される順序で含むことを特徴とする半導体ウェハ。 （もっと読む）

【課題】半導体素子を形成するためにエピタキシャル成長された半導体層による湾曲を抑制したシリコン基板を提供すること。
【解決手段】シリコン基板１において、窒化物系化合物半導体層２の成長によって凹状に反る方向に加わる圧縮応力と拮抗する応力が、シリコン基板１の窒素不純物濃度分布に対応した密度またはサイズの分布を有する酸素析出物の膨張力によって与えられたことを特徴とする、実質的に平坦な主面を有するシリコン基板、およびその製造方法。 （もっと読む）

半導体構造は、窒化物半導体材料の第１の層、前記窒化物半導体材料の第１の層上の実質的に歪みのない窒化物中間層、及び前記窒化物中間層上の窒化物半導体材料の第２の層を含む。前記窒化物中間層は第１の格子定数を有し、アルミニウム及びガリウムを含むこと、並びにｎ型ドーパントで導電的にドープすることができる。前記第１の層及び前記第２の層は、全体として少なくとも約０．５μｍの厚さを有する。前記窒化物半導体材料は、前記第１の層が前記窒化物中間層の一方の側において、前記第２の層が前記窒化物中間層の他方の側で受け得るより大きい引っ張り歪みを受けることができるような、第２の格子定数を有することが可能である。
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