シリコン上にバッファ層構造を形成する方法および当該方法により形成された構造
【解決手段】 微小電子デバイスを形成する方法および対応する構造を記載する。当該方法は、基板にＧａＳｂ核生成層を形成する段階と、ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階と、Ｇａ（Ａｌ）ＡｓＳｂバッファ層にＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を形成する段階と、Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層にＩｎｘＡｌ１−ｘＡｓグレーデッド層を形成する段階とを備えるとしてよい。当該方法によれば、欠陥の少ない、勾配をつけたＩｎＧａＡｓベースの量子井戸構造を有するデバイスを製造することができる。
【発明の詳細な説明】
【背景技術】
【０００１】
元素シリコン（Ｓｉ）基板上に薄膜状の緩和した格子定数の第ＩＩＩ−Ｖ族半導体を形成することによって、多岐にわたる電子デバイスおよび光電子デバイスを実現することができる。第ＩＩＩ−Ｖ族材料による性能上の利点を有する表面層であれば、これらに限定されないが、アンチモン化インジウム（ＩｎＳｂ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、および、インジウムヒ素（ＩｎＡｓ）等の超高移動度材料から製造される相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび量子井戸（ＱＷ）トランジスタのようなさまざまな高性能電子デバイスを収容し得る。
【図面の簡単な説明】
【０００２】
本明細書は最後に請求項を記載して本発明と見なされる内容を具体的に指し示すと共に明確に請求しているが、本発明の利点は、以下に記載する本発明の説明を添付図面を参照しつつ読むことによってより容易に理解することができる。添付図面は以下の通りである。
【図１Ａ】本発明の実施形態に係る構造を示す図である。
【図１Ｂ】本発明の実施形態に係る構造を示す図である。
【図１Ｃ】本発明の実施形態に係る構造を示す図である。
【図１Ｄ】本発明の実施形態に係る構造を示す図である。
【図１Ｅ】本発明の実施形態に係る構造を示す図である。
【図１Ｆ】本発明の実施形態に係る構造を示す図である。
【図１Ｇ】本発明の実施形態に係る構造を示す図である。
【図２】本発明の実施形態に係るバンド図である。
【図３】本発明の実施形態に係るフローチャートである。
【発明を実施するための形態】
【０００３】
以下に記載する詳細な説明では、本発明を実施し得る具体的な実施形態を例示的に示す添付図面を参照する。これらの実施形態は、当業者が本発明を実施できる程度に十分に詳細に説明される。本発明のさまざまな実施形態は、互いに異なるものの、必ずしも全く共通点がないわけではないと理解されたい。例えば、一実施形態に関連付けて本明細書で説明される特定の特徴、構造、または、特性は、本発明の精神または範囲を逸脱することなく、他の実施形態にも含まれ得る。また、開示している各実施形態においてそれぞれの構成要素の位置または配置は、本発明の精神または範囲を逸脱することなく、変更され得るものと理解されたい。このため、以下に記載する詳細な説明は本発明を限定するものと解釈されるべきではなく、本発明の範囲は、請求項によってのみ定められるものであり、請求項の全均等例に基づき適切に解釈されたい。図面では、複数の図面にわたって同様の参照番号が用いられている場合、同一または同様の機能を指し示すものとする。
【０００４】
微小電子構造を形成する方法および対応する構造を記載する。当該方法は、基板にＧａＳｂ核生成層を形成する段階と、ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層を形成する段階と、グレーデッドバッファ層に格子整合したＩｎＡｌＡｓ下側バリアを形成する段階と、下側バリアにＩｎｘＡｌ１−ｘＡｓグレーデッドバッファを形成する段階とを備えるとしてよい。ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ上にはＩｎＧａＡｓデバイス層を成長させるとしてよく、当該ＩｎＧａＡｓデバイス層は、メタモルフィック高電子移動度トランスジスタ（ＨＥＭＴ）分野において、バリア層およびデバイス分離層として機能するとしてよい。本発明に係る方法によれば、格子特性、熱特性、および極性を一致させつつ、シリコン基板上に第ＩＩＩ−Ｖ族材料を成長させることができる。
【０００５】
結晶欠陥は、第ＩＩＩ−Ｖ族半導体エピタキシャル層とシリコン半導体基板との間での格子不整合、極性−非極性不整合、および熱不整合のために発生することがある。このような不整合は、キャリアの移動度が低くなったり、リーク電流が大きくなったりと電気的特性を劣化させる要因になり得る。エピタキシャル層と基板との間の格子不整合が数パーセントを越えると、当該不整合に起因する歪みが大きくなり過ぎて、エピタキシャル膜によって格子不整合による歪みを緩和させると、エピタキシャル層に欠陥が発生してしまう場合がある。
【０００６】
貫通転位および双晶等、多くの欠陥は、半導体デバイスの形成箇所である「デバイス層」にも広がる可能性がある。これらの欠陥は、高品質のＩｎＧａＡｓ材料をシリコン基板上に集積化する際に深刻な問題となり得る。ＧａＡｓがコーティングされたシリコン上に高品質のＩｎＧａＡｓ薄膜が形成されている先行技術に係る構造は、約１ｅ１０ｃｍ−２のオーダにも達し得る多くの欠陥および転位を含むことが分かっている。本発明の実施形態によれば、良好な構造特性および電気特性を維持しつつ、欠陥が少ないデバイス用ＩｎＧａＡｓグレーデッド層およびＩｎＧａＡｓベースのＱＷ構造をシリコン上に製造することが可能となる。
【０００７】
図１Ａから図１Ｇは、例えば、インジウムガリウムヒ素（ＩｎＧａＡｓ）ベースの半導体デバイス等の微小電子構造を形成する方法の実施形態を示す図である。一部の実施形態によると、低電力且つ高速度の第ＩＩＩ−Ｖ族化合物半導体ベース相補型金属−シリコン（ＣＭＯＳ）デバイスの分野において、シリコン基板上に高電子移動度ｎチャネルＩｎＧａＡｓデバイス構造を集積化するべく、バッファ構造が形成されるとしてよい。一部の実施形態によると、バッファ構造は、アクティブなＩｎＧａＡｓチャネル層とシリコン基板との間の材料不整合の問題について橋渡しの役割を果たすとしてよい。
【０００８】
図１Ａは、例えばシリコン基板等の基板１００の一部分の断面を示す図である。実施形態によると、構造１００は、抵抗率が高く、例えば、これに限定されないが、約１Ωｃｍから約５０ｋΩｃｍで、且つ、ｎ型またはｐ型のシリコン基板である基板１００を含むとしてよい。さまざまな実施形態によると、基板１００は、抵抗率が高いｎ型またはｐ型（１００）のずれた配向のシリコン基板１００であってよいが、本発明の範囲はこれに限定されない。実施形態によると、基板１００は、インゴットから基板１００をオフカットすることによって得られる微斜面を持つとしてよい。
【０００９】
基板１００は、一実施形態によると、テラスを有する面を得るべく、（１１０）方向に向かって約２度から約８度の角度でオフカットされるとしてよい。他の実施形態によると、オフカットの方向を変えるとしてもよいし、または、オフカットなしの基板１００を利用するとしてもよい。このような高抵抗率の基板１００によると、デバイス分離が可能となるとしてよい。さらに、基板１００をオフカットすることによって、基板１００上に層を成長させる際に、例えば、基板１００上に第ＩＩＩ−Ｖ族の層を成長させる際に、逆位相境界において逆位相ドメインが形成されないとしてよい。
【００１０】
基板１００上には、核生成層１０２が形成されるとしてよい（図１Ｂ）。核生成層１０２は、非常に薄く、溶融点が低い材料、例えば、ある実施形態によるとＧａＳｂを含むとしてよい。ある実施形態によると、核生成層１０２は、バンドギャップが小さいＧａＳｂ核生成層１０２を含むとしてよい。ある実施形態によると、ＧａＳｂ核生成層１０２は、厚みが約５０オングストロームから約３００オングストロームの間であるとしてよい。ＧａＳｂ核生成層１０２を形成することによって、逆位相ドメインがなくなり、実質的に極性を持つ基板１００の形成が容易になるとしてよい。ＧａＳｂ核生成層１０２は、溶融点が比較的低いので、欠陥の対消滅／滑りが活発になるとしてよい。低温ＧａＳｂ核生成層１０２を利用して欠陥の拡大を食い止めるという効果が奏される。
【００１１】
核生成層１０２は、有機金属気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、または、その他の同様の方法によって形成されるとしてよい。ある実施形態によると、核生成層１０２は、ＧａＳｂ材料の原子二重層によって最下層のシリコン基板１００のテラスを充填して、逆位相ドメインのない実質的に極性の基板を実現するべく用いられるとしてよい。一部の実施形態によると、核生成層１０２の形成は、約摂氏４００度から約摂氏５００度の間の温度で実行されるとしてよい。
【００１２】
核生成層１０２を設けることによって、滑り転位が発生し、シリコン基板１００と、核生成層１０２の上方に後に形成されるバッファ層１０４（図１Ｃ）との間の格子不整合が約４％から約８％に制御されるとしてよい。ある実施形態によると、バッファ層１０４は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層１０４を含むとしてよい。ある実施形態によると、Ｇａ（Ａｌ）ＡｓＳｂバッファ層１０４は、厚みが約０．３μｍから約５μｍであるとしてよい。ある実施形態によると、バッファ層１０４は、バッファ層１０４上に後に形成される、格子定数が約５．８６９オングストロームのＩｎ０．５２Ａｌ０．４８Ａｓ材料と格子整合するように成長させられるとしてよい。
【００１３】
バッファ層１０４はさらに、バンドギャップが大きいために、基板１００上でデバイス分離層として機能するとしてよい。一部の実施形態によると、バッファ層１０４は、グレーデッドバッファ層１０４を含むとしてよい。例えば、５０／５０の割合で混合させたＡｌ／ＧａをＧａＳｂ核生成層１０２に混合して、後に形成されるＩｎＡｌＡｓ層と格子整合するように成長させるとしてよい／勾配をつけるとしてよい。ある実施形態によると、ＡｌＡｓの格子定数は約５．６６１オングストロームで、ＧａＡｓの格子定数は約５．６５３２オングストロームである。バッファ層１０４は、例えば、ＭＯＣＶＤ法、ＭＢＥ法、化学気相成長（ＣＶＤ）法、および、その他の任意の適切な方法で形成されるとしてよい。バッファ層１０４には、薄いＧａＳｂ核生成層１０２と、バッファ層１０４上に後に形成される薄いＩｎＡｌＡｓ下側バリア層との間に必要なのは、Ｇａ（Ａｌ）ＡｓＳｂバッファ層１０４の１段階のみであるので、比較的薄い層を形成するので十分であるという利点がある。
【００１４】
下側バリア層１０６は、バッファ層１０４上に形成されるとしてよい（図１Ｄ）。下側バリア層１０６は、ある実施形態によると、ＩｎＧａＡｓベースの量子井戸構造に格子整合するＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を含むとしてよい。ある実施形態によると、下側バリア層１０６は、伝導帯Ｅｃが約６０％オフセットしているとしてよい。下側バリア層１０６は、その上に形成される量子井戸層よりもバンドギャップが大きい材料で形成されるとしてよい。ある実施形態によると、下側バリア層１０６は、トランジスタスタック内の荷電キャリアに対してバリアとして機能するために十分な厚みを持つとしてよい。一実施形態によると、下側バリア層１０６は、厚みが約１００Åから２５０Åであるとしてよい。別の実施形態によると、下側バリア層１０６は、約０．５μｍから約１．０μｍであるとしてよい。
【００１５】
ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８は、下側バリア層１０６（図１Ｅ）および／またはバッファ層１０４の上に形成されるとしてよい。ある実施形態によると、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８におけるインジウムの濃度は、約５２％から約７０％であるとしてよい。ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８におけるアルミニウムの割合は、均衡を保つように歪みを持つＩｎｘＡｌ１−ｘＡｓグレーデッド層が得られるように調整されるとしてよい。
【００１６】
ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８を形成することによって、ＩｎｘＡｌ１−ｘＡｓグレーデッド層内で相対的に傾斜した面に沿って転位が滑るとしてよい。一部の実施形態によると、ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、約０．５ミクロンから約２．０ミクロンであってよい。一実施形態によると、核生成層１０２、バッファ層１０４、下側バリア層１０６、およびＩｎｘＡｌ１−ｘＡｓグレーデッド層は、転位フィルタリングバッファ構造１１０を形成するとしてよい。このバッファ構造１１０は、その上に後に形成されるＩｎＧａＡｓ量子井戸（ＱＷ）構造に対して圧縮歪みを供するとしてよい。また、これらの層は、貫通転位を最小限に抑えるべく、格子不整合を約４％以内に制御するとしてよい。
【００１７】
一例によると、Ｉｎ０．５２Ａｌ０．４８Ａｓ層を、格子整合しているＩｎＰ上に成長させて、バリア層として機能するこのＩｎ０．５２Ａｌ０．４８Ａｓ層の上にＩｎｘＧａ１−ｘＡｓ量子井戸を成長させるとしてよい。量子井戸を形成するＩｎｘＧａ１−ｘＡｓ内のインジウムの組成（ｘ）によって、ＩｎＧａＡｓ量子井戸内の歪みを制御することができる。例えば、バリア層がＩｎ０．５２Ａｌ０．４８Ａｓで、量子井戸がＩｎ０．７Ｇａ０．３Ａｓである場合に、歪みは約１．０％となるとしてよい。
【００１８】
別の実施形態によると、ＩｎｘＧａ１−ｘＡｓ量子井戸構造は、（バリア層として機能し得る）ＩｎｘＡｌ１−ｘＡｓグレーデッド層上に形成されるとしてよく、ＩｎｘＧａ１−ｘＡｓ量子井戸構造およびＩｎｘＡｌ１−ｘＡｓグレーデッド層に含まれるインジウムの組成（ｘ）を制御することによって、歪みを制御することができる。バリア層に勾配をつける場合、ＩｎｘＧａ１−ｘＡｓチャネル内の歪みを制御するべく、ＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層およびＩｎｘＧａ１−ｘＡｓチャネルの両方で、インジウムの組成を制御することができる。
【００１９】
バッファ構造１１０の各層を形成する工程が終わった後、および／または、バッファ構造１１０を構成する全ての層が形成された後（図１Ｆ）、バッファ構造１１０に対して、インサイチュ熱サイクルアニーリング１１１を実行するとしてよい。一部の実施形態によると、アニーリングは、転位および欠陥を低減／除去するべく、量子井戸層がバッファ構造１１０上に形成される前に実行されるとしてもよい。ある実施形態によると、バッファ構造はさらに、下側バリア層１０６およびＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層のうち一方のみを含むとしてもよい。下側バリア層１０６およびＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層のいずれか一方が量子井戸構造に対してバリア層として機能し得る。
【００２０】
量子井戸層１１２は、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８上に形成されるとしてもよいし（図１Ｇ）、量子井戸層１１２は、下側バリア層１０６上に形成されるとしてもよい。量子井戸層１１２は、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８および／または下側バリア層１０６よりも小さいバンドギャップの材料で形成されるとしてもよい。一実施形態によると、量子井戸層１１２は、ＩｎｘＧａ１−ｘＡｓから形成されるとしてよく、ｘは約０．５３から約０．８の範囲内である。量子井戸層１１２は、適切なチャネル伝導性を実現するのに十分な厚みを持つとしてよい。一部の実施形態によると、量子井戸層１１２は、約１０ナノメートルから約５０ナノメートルであるとしてよい。量子井戸層１１２によれば、Ｓｉベースのデバイスと比較した場合に、ＮＭＯＳデバイスの場合には高電子移動度および高速度が実現され、ＰＭＯＳデバイスの場合も高正孔移動度および高速度が実現されるとしてよい。このｎ型チャネル材料、ＩｎＧａＡｓは、ＩｎＡｌＡｓグレーデッド層に対する伝導帯のオフセットがより大きく（ΔＥｃは約０．６０ｅＶ）、Ｉ型量子井戸（ＩｎＧａＡｓ）内に電子を良好に閉じ込めるとしてよい。
【００２１】
図１Ｇにさらに示すように、量子井戸層１１２の上方にスペーサ層１１４が形成されるとしてよい。スペーサ層１１４は、一部の実施形態によると、ＩｎｘＡｌ１−ｘＡｓまたはＩｎＡｌＡｓから成るスペーサ層１１４であってよい。スペーサ層１１４を形成することによって、キャリア閉じ込めが実現されると共に、ドーピング層とチャネル（つまり量子井戸層１１２のチャネル）内に形成される２次元電子ガス（２ＤＥＧ）との間の相互作用が低減されるとしてよい。また、スペーサ層１１４は、量子井戸層１１２のチャネルに対して圧縮歪みを供するとしてよい。さまざまな実施形態によると、スペーサ層１１４は、厚みが約２０オングストロームから約３０オングストロームであるとしてよい。
【００２２】
ドーピング層１１６は、スペーサ層１１２の上方に形成されるとしてよい。ドーピング層１１６は、デルタドーピング、変調ドーピング、および／またはこれらの組み合わせによって形成されるとしてよい。例えば、一実施形態によると、ドーピング層１１６は、厚みが約３オングストロームから約５オングストロームであるシリコン変調デルタドーピング層であってよい。ＮＭＯＳデバイスの場合、シリコンおよびテルル（Ｔｅ）不純物を用いてドーピングを行うとしてよい。ＰＭＯＳデバイスの場合、ベリリウム（Ｂｅ）または炭素（Ｃ）でドーピングが行われるとしてよい。
【００２３】
さらに図１Ｇを参照して説明を続けると、ドーピング層１１６の上方には上側バリア層１１８が形成されており、これによってデバイススタックが完成している。一実施形態によると、上側バリア層１１８は、ＩｎｘＡｌ１−ｘＡｓバリア層を含むとしてよい。上側バリア層１１８は、厚みが約５０オングストロームから約５００オングストロームであってよく、ゲート制御用のショットキ上側バリア層１１８であってよい。上側バリア層１１６の上方には、エッチストップ層１１８が形成されているとしてよく、エッチストップ層１１８は、一部の実施形態によると、リン化インジウム（ＩｎＰ）であってよい。
【００２４】
さらに図１Ｇに示すように、さまざまな実施形態によると、接触抵抗を低く抑えつつソースコンタクトおよびドレインコンタクトを実現するためのコンタクト層として機能するコンタクト層１２０が設けられているとしてよい。コンタクト層１２０は、ＩｎｘＧａ１−ｘＡｓから形成されるとしてよい。コンタクト層１２０は、ＮＭＯＳデバイスの場合にはｎ＋型にドーピングされており、ＰＭＯＳデバイスの場合にはｐ＋型にドーピングされているとしてよい。ある実施形態によると、コンタクト層１２０は、厚みが約３０オングストロームから約３００オングストロームであってよい。
【００２５】
図１Ｇには図示していないが、完全に完成したデバイスはさらに、ソース電極およびドレイン電極を含むとしてよい。また、上側バリア層１１８上には誘電材料が形成され、その上にはゲート電極が形成されるとしてよい。尚、上側バリア層１１８内でゲート用凹部エッチングが施されて、誘電層およびゲート電極をその上に形成するゲート用凹部が形成されるとしてよい。このため、ショットキ接合が形成されて、当該ショットキ接合を介してゲート電極が量子井戸層１１２を制御するとしてよい。
【００２６】
したがって、さまざまな実施形態によると、高速且つ低消費電力の高電子移動度トランジスタ（ＨＥＭＴ）を形成するべく高電子移動度材料を用いてデバイスを形成するとしてよい。このようなデバイスは、寸法が約５０ｎｍ未満であり、スイッチング周波数が約５６２ギガヘルツ（ＧＨｚ）であるとしてよい。このようなデバイスは、駆動電流を大きく減少させることなく、約０．５から１．０ボルトで動作することができるとしてよい。また、本発明の実施形態によると、シリコンベースのデバイスに比べて、ゲート長を所与とすると、ゲート遅延が小さくなるとしてよい。
【００２７】
尚、このバッファ構造には、上に形成されている量子井戸層に対して圧縮歪みを供する経路が３つあり、つまり、経路Ａ、経路Ｂ、および経路Ｃが考えられる（図２を参照のこと）。経路Ａは、約１．５ｅＶのバンドギャップに対応し、バッファ層およびバリア層のインジウム濃度を約５２％、つまりＩｎ０．５２Ａｌ０．４８Ａｓとする場合に形成されるとしてよい。このように層を形成すると適切なキャリア閉じ込め特性が得られるが、この種の層と下方に位置する基板との間での格子定数の差異に起因して、格子定数が不整合となり、界面で欠陥が発生する場合がある。一方、点線で示す経路Ｃは、キャリア閉じ込め特性は比較的低いが、格子定数の不整合が小さくなり、欠陥が形成されない。経路Ｃについては、インジウム濃度が約０％（つまり、ＡｌＡｓ）から約７０％（つまり、Ｉｎ０．７０Ａｌ０．３０Ａｓ）へと線形に増加しているとしてよい。この場合、ＩｎｘＡｌ１−ｘＡｓまたはＩｎＧａＡｌＡｓＳｂグレーデッドバッファ内でのＩｎの組成は、その上方に形成されているＩｎｘＧａ１−ｘＡｓチャネル内のＩｎの組成と略同じであるので、当該チャネルは下側バリアに対して歪みを持たない。ＱＷ層内に含まれる欠陥は減少するが、ＩｎｘＡｌ１−ｘＡｓ（例えば、ｘ＝０．７）下側バリアとＩｎｘＧａ１−ｘＡｓ（例えば、ｘ＝０．７）チャネルとの間の価電子帯のオフセットが低く、量子井戸内の歪みという利点がないので、キャリア閉じ込め特性は低い。
【００２８】
キャリア閉じ込め特性、および、略完全に緩和した（つまり、メタモルフィック）構造を実現する緩和特性を共に良好にするべく、経路Ｂが実現されるとしてよい。この場合、バリア層は、インジウム濃度「ｘ」を、経路Ｂに示すように、ＧａＡｓ核生成層とバッファ層との間の界面における０％から約６２％または６３％まで変化させて、その後約５２％まで戻すように逆のグレーデッドを与えて、形成されるとしてよい。このような構成とすることによって、実質的にメタモルフィックなプロフィールを実現しつつ、適切なキャリア閉じ込め特性を実現することができる。
【００２９】
さらに図２を参照しつつ説明すると、この下側バリア層の上方には、バンドギャップが比較的小さいＱＷ層が形成されているとしてよい。具体的には、一実施形態によると、ＱＷ層は、インジウムガリウムヒ素から形成され、ｘを０．７（つまり、Ｉｎ０．７Ｇａ０．３Ａｓ）に設定するとしてよい。この場合、バンドギャップは約０．６ｅＶである。このＱＷ構造に対する圧縮歪みを大きくするべく、上側バリアは、インジウムアルミニウムヒ素から形成され、ｘは約５２％（つまり、Ｉｎ０．５２Ａｌ０．４８Ａｓ）に設定するとしてよい。この場合、バンドギャップは約１．５ｅＶである。
【００３０】
図３は、本発明の実施形態に係る方法を示すフローチャートである。図３に示すように、段階３０２では、シリコン基板にＧａＳｂ核生成層を形成する。次の段階３０４では、ＧａＳｂ核生成層に、Ｇａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層を形成するとしてよい。段階３０６では、Ｇａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層に、Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を形成するとしてよい。段階３０８では、下側バリア層に、ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層を形成するとしてよい。段階３１０では、ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層に、ＩｎＧａＡｓベースの量子井戸構造を形成するとしてよい。図３に示す実施形態ではこのような特定の実施例を示しているが、本発明の範囲はこれに限定されない。
【００３１】
上述したように、本発明の実施形態の利点としては、これらに限定されないが、ＨＥＭＴデバイスの基板とチャネル構造との間に格子定数の橋渡しを行う層を形成すること、ＩｎＡｌＡｓ下側バリア層とＩｎＧａＡｓチャネル構造との間の伝導帯オフセットを大きくすることと、バッファ層（ＧａＡｌＡｓＳｂ層およびＩｎＡｌＡｓ層）のバンドギャップをより大きくすることによって、デバイス分離を実現すると共にバッファ層からチャネル層への平行伝導をなくすことが挙げられる。本発明の実施形態に係るバッファ構造は、寄生抵抗を小さくする。さらに、当該バッファ構造は、ＩｎＧａＡｓ量子井戸構造内にキャリアを閉じ込めるべく下側バリアとして機能する。
【００３２】
上述の説明では本発明に係る方法で用いられ得る具体的な工程および材料を指定したが、多くの点で変更および置換が可能であることは当業者には明らかである。したがって、このような変更例、変形例、置換例、および、追加例はすべて、本願特許請求の範囲に定められている本発明の思想および範囲内に含まれるものとする。また、微小電子デバイスのある側面については関連技術分野で公知であると考えられる。このため、本明細書に含まれる図面では、微小電子デバイスの例のうち本発明の実施に関連する部分のみを図示している。このため、本発明は本明細書に記載している構造に限定されない。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【背景技術】
【０００１】
元素シリコン（Ｓｉ）基板上に薄膜状の緩和した格子定数の第ＩＩＩ−Ｖ族半導体を形成することによって、多岐にわたる電子デバイスおよび光電子デバイスを実現することができる。第ＩＩＩ−Ｖ族材料による性能上の利点を有する表面層であれば、これらに限定されないが、アンチモン化インジウム（ＩｎＳｂ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、および、インジウムヒ素（ＩｎＡｓ）等の超高移動度材料から製造される相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび量子井戸（ＱＷ）トランジスタのようなさまざまな高性能電子デバイスを収容し得る。
【図面の簡単な説明】
【０００２】
本明細書は最後に請求項を記載して本発明と見なされる内容を具体的に指し示すと共に明確に請求しているが、本発明の利点は、以下に記載する本発明の説明を添付図面を参照しつつ読むことによってより容易に理解することができる。添付図面は以下の通りである。
【図１Ａ】本発明の実施形態に係る構造を示す図である。
【図１Ｂ】本発明の実施形態に係る構造を示す図である。
【図１Ｃ】本発明の実施形態に係る構造を示す図である。
【図１Ｄ】本発明の実施形態に係る構造を示す図である。
【図１Ｅ】本発明の実施形態に係る構造を示す図である。
【図１Ｆ】本発明の実施形態に係る構造を示す図である。
【図１Ｇ】本発明の実施形態に係る構造を示す図である。
【図２】本発明の実施形態に係るバンド図である。
【図３】本発明の実施形態に係るフローチャートである。
【発明を実施するための形態】
【０００３】
以下に記載する詳細な説明では、本発明を実施し得る具体的な実施形態を例示的に示す添付図面を参照する。これらの実施形態は、当業者が本発明を実施できる程度に十分に詳細に説明される。本発明のさまざまな実施形態は、互いに異なるものの、必ずしも全く共通点がないわけではないと理解されたい。例えば、一実施形態に関連付けて本明細書で説明される特定の特徴、構造、または、特性は、本発明の精神または範囲を逸脱することなく、他の実施形態にも含まれ得る。また、開示している各実施形態においてそれぞれの構成要素の位置または配置は、本発明の精神または範囲を逸脱することなく、変更され得るものと理解されたい。このため、以下に記載する詳細な説明は本発明を限定するものと解釈されるべきではなく、本発明の範囲は、請求項によってのみ定められるものであり、請求項の全均等例に基づき適切に解釈されたい。図面では、複数の図面にわたって同様の参照番号が用いられている場合、同一または同様の機能を指し示すものとする。
【０００４】
微小電子構造を形成する方法および対応する構造を記載する。当該方法は、基板にＧａＳｂ核生成層を形成する段階と、ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層を形成する段階と、グレーデッドバッファ層に格子整合したＩｎＡｌＡｓ下側バリアを形成する段階と、下側バリアにＩｎｘＡｌ１−ｘＡｓグレーデッドバッファを形成する段階とを備えるとしてよい。ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ上にはＩｎＧａＡｓデバイス層を成長させるとしてよく、当該ＩｎＧａＡｓデバイス層は、メタモルフィック高電子移動度トランスジスタ（ＨＥＭＴ）分野において、バリア層およびデバイス分離層として機能するとしてよい。本発明に係る方法によれば、格子特性、熱特性、および極性を一致させつつ、シリコン基板上に第ＩＩＩ−Ｖ族材料を成長させることができる。
【０００５】
結晶欠陥は、第ＩＩＩ−Ｖ族半導体エピタキシャル層とシリコン半導体基板との間での格子不整合、極性−非極性不整合、および熱不整合のために発生することがある。このような不整合は、キャリアの移動度が低くなったり、リーク電流が大きくなったりと電気的特性を劣化させる要因になり得る。エピタキシャル層と基板との間の格子不整合が数パーセントを越えると、当該不整合に起因する歪みが大きくなり過ぎて、エピタキシャル膜によって格子不整合による歪みを緩和させると、エピタキシャル層に欠陥が発生してしまう場合がある。
【０００６】
貫通転位および双晶等、多くの欠陥は、半導体デバイスの形成箇所である「デバイス層」にも広がる可能性がある。これらの欠陥は、高品質のＩｎＧａＡｓ材料をシリコン基板上に集積化する際に深刻な問題となり得る。ＧａＡｓがコーティングされたシリコン上に高品質のＩｎＧａＡｓ薄膜が形成されている先行技術に係る構造は、約１ｅ１０ｃｍ−２のオーダにも達し得る多くの欠陥および転位を含むことが分かっている。本発明の実施形態によれば、良好な構造特性および電気特性を維持しつつ、欠陥が少ないデバイス用ＩｎＧａＡｓグレーデッド層およびＩｎＧａＡｓベースのＱＷ構造をシリコン上に製造することが可能となる。
【０００７】
図１Ａから図１Ｇは、例えば、インジウムガリウムヒ素（ＩｎＧａＡｓ）ベースの半導体デバイス等の微小電子構造を形成する方法の実施形態を示す図である。一部の実施形態によると、低電力且つ高速度の第ＩＩＩ−Ｖ族化合物半導体ベース相補型金属−シリコン（ＣＭＯＳ）デバイスの分野において、シリコン基板上に高電子移動度ｎチャネルＩｎＧａＡｓデバイス構造を集積化するべく、バッファ構造が形成されるとしてよい。一部の実施形態によると、バッファ構造は、アクティブなＩｎＧａＡｓチャネル層とシリコン基板との間の材料不整合の問題について橋渡しの役割を果たすとしてよい。
【０００８】
図１Ａは、例えばシリコン基板等の基板１００の一部分の断面を示す図である。実施形態によると、構造１００は、抵抗率が高く、例えば、これに限定されないが、約１Ωｃｍから約５０ｋΩｃｍで、且つ、ｎ型またはｐ型のシリコン基板である基板１００を含むとしてよい。さまざまな実施形態によると、基板１００は、抵抗率が高いｎ型またはｐ型（１００）のずれた配向のシリコン基板１００であってよいが、本発明の範囲はこれに限定されない。実施形態によると、基板１００は、インゴットから基板１００をオフカットすることによって得られる微斜面を持つとしてよい。
【０００９】
基板１００は、一実施形態によると、テラスを有する面を得るべく、（１１０）方向に向かって約２度から約８度の角度でオフカットされるとしてよい。他の実施形態によると、オフカットの方向を変えるとしてもよいし、または、オフカットなしの基板１００を利用するとしてもよい。このような高抵抗率の基板１００によると、デバイス分離が可能となるとしてよい。さらに、基板１００をオフカットすることによって、基板１００上に層を成長させる際に、例えば、基板１００上に第ＩＩＩ−Ｖ族の層を成長させる際に、逆位相境界において逆位相ドメインが形成されないとしてよい。
【００１０】
基板１００上には、核生成層１０２が形成されるとしてよい（図１Ｂ）。核生成層１０２は、非常に薄く、溶融点が低い材料、例えば、ある実施形態によるとＧａＳｂを含むとしてよい。ある実施形態によると、核生成層１０２は、バンドギャップが小さいＧａＳｂ核生成層１０２を含むとしてよい。ある実施形態によると、ＧａＳｂ核生成層１０２は、厚みが約５０オングストロームから約３００オングストロームの間であるとしてよい。ＧａＳｂ核生成層１０２を形成することによって、逆位相ドメインがなくなり、実質的に極性を持つ基板１００の形成が容易になるとしてよい。ＧａＳｂ核生成層１０２は、溶融点が比較的低いので、欠陥の対消滅／滑りが活発になるとしてよい。低温ＧａＳｂ核生成層１０２を利用して欠陥の拡大を食い止めるという効果が奏される。
【００１１】
核生成層１０２は、有機金属気相成長（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法、または、その他の同様の方法によって形成されるとしてよい。ある実施形態によると、核生成層１０２は、ＧａＳｂ材料の原子二重層によって最下層のシリコン基板１００のテラスを充填して、逆位相ドメインのない実質的に極性の基板を実現するべく用いられるとしてよい。一部の実施形態によると、核生成層１０２の形成は、約摂氏４００度から約摂氏５００度の間の温度で実行されるとしてよい。
【００１２】
核生成層１０２を設けることによって、滑り転位が発生し、シリコン基板１００と、核生成層１０２の上方に後に形成されるバッファ層１０４（図１Ｃ）との間の格子不整合が約４％から約８％に制御されるとしてよい。ある実施形態によると、バッファ層１０４は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層１０４を含むとしてよい。ある実施形態によると、Ｇａ（Ａｌ）ＡｓＳｂバッファ層１０４は、厚みが約０．３μｍから約５μｍであるとしてよい。ある実施形態によると、バッファ層１０４は、バッファ層１０４上に後に形成される、格子定数が約５．８６９オングストロームのＩｎ０．５２Ａｌ０．４８Ａｓ材料と格子整合するように成長させられるとしてよい。
【００１３】
バッファ層１０４はさらに、バンドギャップが大きいために、基板１００上でデバイス分離層として機能するとしてよい。一部の実施形態によると、バッファ層１０４は、グレーデッドバッファ層１０４を含むとしてよい。例えば、５０／５０の割合で混合させたＡｌ／ＧａをＧａＳｂ核生成層１０２に混合して、後に形成されるＩｎＡｌＡｓ層と格子整合するように成長させるとしてよい／勾配をつけるとしてよい。ある実施形態によると、ＡｌＡｓの格子定数は約５．６６１オングストロームで、ＧａＡｓの格子定数は約５．６５３２オングストロームである。バッファ層１０４は、例えば、ＭＯＣＶＤ法、ＭＢＥ法、化学気相成長（ＣＶＤ）法、および、その他の任意の適切な方法で形成されるとしてよい。バッファ層１０４には、薄いＧａＳｂ核生成層１０２と、バッファ層１０４上に後に形成される薄いＩｎＡｌＡｓ下側バリア層との間に必要なのは、Ｇａ（Ａｌ）ＡｓＳｂバッファ層１０４の１段階のみであるので、比較的薄い層を形成するので十分であるという利点がある。
【００１４】
下側バリア層１０６は、バッファ層１０４上に形成されるとしてよい（図１Ｄ）。下側バリア層１０６は、ある実施形態によると、ＩｎＧａＡｓベースの量子井戸構造に格子整合するＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を含むとしてよい。ある実施形態によると、下側バリア層１０６は、伝導帯Ｅｃが約６０％オフセットしているとしてよい。下側バリア層１０６は、その上に形成される量子井戸層よりもバンドギャップが大きい材料で形成されるとしてよい。ある実施形態によると、下側バリア層１０６は、トランジスタスタック内の荷電キャリアに対してバリアとして機能するために十分な厚みを持つとしてよい。一実施形態によると、下側バリア層１０６は、厚みが約１００Åから２５０Åであるとしてよい。別の実施形態によると、下側バリア層１０６は、約０．５μｍから約１．０μｍであるとしてよい。
【００１５】
ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８は、下側バリア層１０６（図１Ｅ）および／またはバッファ層１０４の上に形成されるとしてよい。ある実施形態によると、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８におけるインジウムの濃度は、約５２％から約７０％であるとしてよい。ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８におけるアルミニウムの割合は、均衡を保つように歪みを持つＩｎｘＡｌ１−ｘＡｓグレーデッド層が得られるように調整されるとしてよい。
【００１６】
ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８を形成することによって、ＩｎｘＡｌ１−ｘＡｓグレーデッド層内で相対的に傾斜した面に沿って転位が滑るとしてよい。一部の実施形態によると、ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、約０．５ミクロンから約２．０ミクロンであってよい。一実施形態によると、核生成層１０２、バッファ層１０４、下側バリア層１０６、およびＩｎｘＡｌ１−ｘＡｓグレーデッド層は、転位フィルタリングバッファ構造１１０を形成するとしてよい。このバッファ構造１１０は、その上に後に形成されるＩｎＧａＡｓ量子井戸（ＱＷ）構造に対して圧縮歪みを供するとしてよい。また、これらの層は、貫通転位を最小限に抑えるべく、格子不整合を約４％以内に制御するとしてよい。
【００１７】
一例によると、Ｉｎ０．５２Ａｌ０．４８Ａｓ層を、格子整合しているＩｎＰ上に成長させて、バリア層として機能するこのＩｎ０．５２Ａｌ０．４８Ａｓ層の上にＩｎｘＧａ１−ｘＡｓ量子井戸を成長させるとしてよい。量子井戸を形成するＩｎｘＧａ１−ｘＡｓ内のインジウムの組成（ｘ）によって、ＩｎＧａＡｓ量子井戸内の歪みを制御することができる。例えば、バリア層がＩｎ０．５２Ａｌ０．４８Ａｓで、量子井戸がＩｎ０．７Ｇａ０．３Ａｓである場合に、歪みは約１．０％となるとしてよい。
【００１８】
別の実施形態によると、ＩｎｘＧａ１−ｘＡｓ量子井戸構造は、（バリア層として機能し得る）ＩｎｘＡｌ１−ｘＡｓグレーデッド層上に形成されるとしてよく、ＩｎｘＧａ１−ｘＡｓ量子井戸構造およびＩｎｘＡｌ１−ｘＡｓグレーデッド層に含まれるインジウムの組成（ｘ）を制御することによって、歪みを制御することができる。バリア層に勾配をつける場合、ＩｎｘＧａ１−ｘＡｓチャネル内の歪みを制御するべく、ＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層およびＩｎｘＧａ１−ｘＡｓチャネルの両方で、インジウムの組成を制御することができる。
【００１９】
バッファ構造１１０の各層を形成する工程が終わった後、および／または、バッファ構造１１０を構成する全ての層が形成された後（図１Ｆ）、バッファ構造１１０に対して、インサイチュ熱サイクルアニーリング１１１を実行するとしてよい。一部の実施形態によると、アニーリングは、転位および欠陥を低減／除去するべく、量子井戸層がバッファ構造１１０上に形成される前に実行されるとしてもよい。ある実施形態によると、バッファ構造はさらに、下側バリア層１０６およびＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層のうち一方のみを含むとしてもよい。下側バリア層１０６およびＩｎｘＡｌ１−ｘＡｓグレーデッドバリア層のいずれか一方が量子井戸構造に対してバリア層として機能し得る。
【００２０】
量子井戸層１１２は、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８上に形成されるとしてもよいし（図１Ｇ）、量子井戸層１１２は、下側バリア層１０６上に形成されるとしてもよい。量子井戸層１１２は、ＩｎｘＡｌ１−ｘＡｓグレーデッド層１０８および／または下側バリア層１０６よりも小さいバンドギャップの材料で形成されるとしてもよい。一実施形態によると、量子井戸層１１２は、ＩｎｘＧａ１−ｘＡｓから形成されるとしてよく、ｘは約０．５３から約０．８の範囲内である。量子井戸層１１２は、適切なチャネル伝導性を実現するのに十分な厚みを持つとしてよい。一部の実施形態によると、量子井戸層１１２は、約１０ナノメートルから約５０ナノメートルであるとしてよい。量子井戸層１１２によれば、Ｓｉベースのデバイスと比較した場合に、ＮＭＯＳデバイスの場合には高電子移動度および高速度が実現され、ＰＭＯＳデバイスの場合も高正孔移動度および高速度が実現されるとしてよい。このｎ型チャネル材料、ＩｎＧａＡｓは、ＩｎＡｌＡｓグレーデッド層に対する伝導帯のオフセットがより大きく（ΔＥｃは約０．６０ｅＶ）、Ｉ型量子井戸（ＩｎＧａＡｓ）内に電子を良好に閉じ込めるとしてよい。
【００２１】
図１Ｇにさらに示すように、量子井戸層１１２の上方にスペーサ層１１４が形成されるとしてよい。スペーサ層１１４は、一部の実施形態によると、ＩｎｘＡｌ１−ｘＡｓまたはＩｎＡｌＡｓから成るスペーサ層１１４であってよい。スペーサ層１１４を形成することによって、キャリア閉じ込めが実現されると共に、ドーピング層とチャネル（つまり量子井戸層１１２のチャネル）内に形成される２次元電子ガス（２ＤＥＧ）との間の相互作用が低減されるとしてよい。また、スペーサ層１１４は、量子井戸層１１２のチャネルに対して圧縮歪みを供するとしてよい。さまざまな実施形態によると、スペーサ層１１４は、厚みが約２０オングストロームから約３０オングストロームであるとしてよい。
【００２２】
ドーピング層１１６は、スペーサ層１１２の上方に形成されるとしてよい。ドーピング層１１６は、デルタドーピング、変調ドーピング、および／またはこれらの組み合わせによって形成されるとしてよい。例えば、一実施形態によると、ドーピング層１１６は、厚みが約３オングストロームから約５オングストロームであるシリコン変調デルタドーピング層であってよい。ＮＭＯＳデバイスの場合、シリコンおよびテルル（Ｔｅ）不純物を用いてドーピングを行うとしてよい。ＰＭＯＳデバイスの場合、ベリリウム（Ｂｅ）または炭素（Ｃ）でドーピングが行われるとしてよい。
【００２３】
さらに図１Ｇを参照して説明を続けると、ドーピング層１１６の上方には上側バリア層１１８が形成されており、これによってデバイススタックが完成している。一実施形態によると、上側バリア層１１８は、ＩｎｘＡｌ１−ｘＡｓバリア層を含むとしてよい。上側バリア層１１８は、厚みが約５０オングストロームから約５００オングストロームであってよく、ゲート制御用のショットキ上側バリア層１１８であってよい。上側バリア層１１６の上方には、エッチストップ層１１８が形成されているとしてよく、エッチストップ層１１８は、一部の実施形態によると、リン化インジウム（ＩｎＰ）であってよい。
【００２４】
さらに図１Ｇに示すように、さまざまな実施形態によると、接触抵抗を低く抑えつつソースコンタクトおよびドレインコンタクトを実現するためのコンタクト層として機能するコンタクト層１２０が設けられているとしてよい。コンタクト層１２０は、ＩｎｘＧａ１−ｘＡｓから形成されるとしてよい。コンタクト層１２０は、ＮＭＯＳデバイスの場合にはｎ＋型にドーピングされており、ＰＭＯＳデバイスの場合にはｐ＋型にドーピングされているとしてよい。ある実施形態によると、コンタクト層１２０は、厚みが約３０オングストロームから約３００オングストロームであってよい。
【００２５】
図１Ｇには図示していないが、完全に完成したデバイスはさらに、ソース電極およびドレイン電極を含むとしてよい。また、上側バリア層１１８上には誘電材料が形成され、その上にはゲート電極が形成されるとしてよい。尚、上側バリア層１１８内でゲート用凹部エッチングが施されて、誘電層およびゲート電極をその上に形成するゲート用凹部が形成されるとしてよい。このため、ショットキ接合が形成されて、当該ショットキ接合を介してゲート電極が量子井戸層１１２を制御するとしてよい。
【００２６】
したがって、さまざまな実施形態によると、高速且つ低消費電力の高電子移動度トランジスタ（ＨＥＭＴ）を形成するべく高電子移動度材料を用いてデバイスを形成するとしてよい。このようなデバイスは、寸法が約５０ｎｍ未満であり、スイッチング周波数が約５６２ギガヘルツ（ＧＨｚ）であるとしてよい。このようなデバイスは、駆動電流を大きく減少させることなく、約０．５から１．０ボルトで動作することができるとしてよい。また、本発明の実施形態によると、シリコンベースのデバイスに比べて、ゲート長を所与とすると、ゲート遅延が小さくなるとしてよい。
【００２７】
尚、このバッファ構造には、上に形成されている量子井戸層に対して圧縮歪みを供する経路が３つあり、つまり、経路Ａ、経路Ｂ、および経路Ｃが考えられる（図２を参照のこと）。経路Ａは、約１．５ｅＶのバンドギャップに対応し、バッファ層およびバリア層のインジウム濃度を約５２％、つまりＩｎ０．５２Ａｌ０．４８Ａｓとする場合に形成されるとしてよい。このように層を形成すると適切なキャリア閉じ込め特性が得られるが、この種の層と下方に位置する基板との間での格子定数の差異に起因して、格子定数が不整合となり、界面で欠陥が発生する場合がある。一方、点線で示す経路Ｃは、キャリア閉じ込め特性は比較的低いが、格子定数の不整合が小さくなり、欠陥が形成されない。経路Ｃについては、インジウム濃度が約０％（つまり、ＡｌＡｓ）から約７０％（つまり、Ｉｎ０．７０Ａｌ０．３０Ａｓ）へと線形に増加しているとしてよい。この場合、ＩｎｘＡｌ１−ｘＡｓまたはＩｎＧａＡｌＡｓＳｂグレーデッドバッファ内でのＩｎの組成は、その上方に形成されているＩｎｘＧａ１−ｘＡｓチャネル内のＩｎの組成と略同じであるので、当該チャネルは下側バリアに対して歪みを持たない。ＱＷ層内に含まれる欠陥は減少するが、ＩｎｘＡｌ１−ｘＡｓ（例えば、ｘ＝０．７）下側バリアとＩｎｘＧａ１−ｘＡｓ（例えば、ｘ＝０．７）チャネルとの間の価電子帯のオフセットが低く、量子井戸内の歪みという利点がないので、キャリア閉じ込め特性は低い。
【００２８】
キャリア閉じ込め特性、および、略完全に緩和した（つまり、メタモルフィック）構造を実現する緩和特性を共に良好にするべく、経路Ｂが実現されるとしてよい。この場合、バリア層は、インジウム濃度「ｘ」を、経路Ｂに示すように、ＧａＡｓ核生成層とバッファ層との間の界面における０％から約６２％または６３％まで変化させて、その後約５２％まで戻すように逆のグレーデッドを与えて、形成されるとしてよい。このような構成とすることによって、実質的にメタモルフィックなプロフィールを実現しつつ、適切なキャリア閉じ込め特性を実現することができる。
【００２９】
さらに図２を参照しつつ説明すると、この下側バリア層の上方には、バンドギャップが比較的小さいＱＷ層が形成されているとしてよい。具体的には、一実施形態によると、ＱＷ層は、インジウムガリウムヒ素から形成され、ｘを０．７（つまり、Ｉｎ０．７Ｇａ０．３Ａｓ）に設定するとしてよい。この場合、バンドギャップは約０．６ｅＶである。このＱＷ構造に対する圧縮歪みを大きくするべく、上側バリアは、インジウムアルミニウムヒ素から形成され、ｘは約５２％（つまり、Ｉｎ０．５２Ａｌ０．４８Ａｓ）に設定するとしてよい。この場合、バンドギャップは約１．５ｅＶである。
【００３０】
図３は、本発明の実施形態に係る方法を示すフローチャートである。図３に示すように、段階３０２では、シリコン基板にＧａＳｂ核生成層を形成する。次の段階３０４では、ＧａＳｂ核生成層に、Ｇａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層を形成するとしてよい。段階３０６では、Ｇａ（Ａｌ）ＡｓＳｂグレーデッドバッファ層に、Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を形成するとしてよい。段階３０８では、下側バリア層に、ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層を形成するとしてよい。段階３１０では、ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層に、ＩｎＧａＡｓベースの量子井戸構造を形成するとしてよい。図３に示す実施形態ではこのような特定の実施例を示しているが、本発明の範囲はこれに限定されない。
【００３１】
上述したように、本発明の実施形態の利点としては、これらに限定されないが、ＨＥＭＴデバイスの基板とチャネル構造との間に格子定数の橋渡しを行う層を形成すること、ＩｎＡｌＡｓ下側バリア層とＩｎＧａＡｓチャネル構造との間の伝導帯オフセットを大きくすることと、バッファ層（ＧａＡｌＡｓＳｂ層およびＩｎＡｌＡｓ層）のバンドギャップをより大きくすることによって、デバイス分離を実現すると共にバッファ層からチャネル層への平行伝導をなくすことが挙げられる。本発明の実施形態に係るバッファ構造は、寄生抵抗を小さくする。さらに、当該バッファ構造は、ＩｎＧａＡｓ量子井戸構造内にキャリアを閉じ込めるべく下側バリアとして機能する。
【００３２】
上述の説明では本発明に係る方法で用いられ得る具体的な工程および材料を指定したが、多くの点で変更および置換が可能であることは当業者には明らかである。したがって、このような変更例、変形例、置換例、および、追加例はすべて、本願特許請求の範囲に定められている本発明の思想および範囲内に含まれるものとする。また、微小電子デバイスのある側面については関連技術分野で公知であると考えられる。このため、本明細書に含まれる図面では、微小電子デバイスの例のうち本発明の実施に関連する部分のみを図示している。このため、本発明は本明細書に記載している構造に限定されない。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図１ｇ】
【特許請求の範囲】
【請求項１】
基板にＧａＳｂ核生成層を形成する段階と、
前記ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階と、
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層にＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を形成する段階と、
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層にＩｎｘＡｌ１−ｘＡｓグレーデッド層を形成する段階と
を備える方法。
【請求項２】
前記基板は、［１１０］方向に約２度から約８度の範囲内でオフカットされた（１００）面を持つ高抵抗率のｐ型シリコン基板を含む請求項１に記載の方法。
【請求項３】
前記ＧａＳｂ核生成層は、低溶融点材料を含み、厚みが約５０オングストロームから約３００オングストロームである請求項１に記載の方法。
【請求項４】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層を含み、厚みが約０．３ミクロンから約２ミクロンである請求項１に記載の方法。
【請求項５】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と格子整合している請求項１に記載の方法。
【請求項６】
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に略格子整合するように前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に勾配をつけることによって、前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階をさらに備える請求項１に記載の方法。
【請求項７】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、インジウムの割合が約５２％から７０％である請求項１に記載の方法。
【請求項８】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層にＩｎｘＧａ１−ｘＡｓ量子井戸構造を形成する段階
をさらに備え、
前記ＩｎｘＧａ１−ｘＡｓ量子井戸構造および前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層に含まれるインジウム組成を制御することによって、歪みを制御する請求項１に記載の方法。
【請求項９】
前記ＩｎＧａＡｓ量子井戸構造は、インジウムガリウムヒ素から形成される歪み層を含む請求項８に記載の方法。
【請求項１０】
前記核生成層、前記バッファ層、前記下側バリア層、および前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層を形成することによって、バッファ構造を形成し、前記バッファ構造にインサイチュ熱アニーリングを行うことによって転位を除去する請求項１に記載の方法。
【請求項１１】
基板に配設されているＧａＳｂ核生成層と、前記ＧａＳｂ核生成層に配設されているＧａ（Ａｌ）ＡｓＳｂバッファ層と、前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に配設されているＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と、前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層とを含む転位フィルタリングバッファ構造を形成する段階と、
前記転位フィルタリングバッファ構造に量子井戸構造を形成する段階と
を備える方法。
【請求項１２】
前記量子井戸層の上方にスペーサ層を形成する段階と、
前記スペーサ層の上方にデルタドーピング層を形成する段階と、
前記デルタドーピング層の上方に上側バリア層を形成する段階と
をさらに備える請求項１１に記載の方法。
【請求項１３】
基板に配設されているＧａＳｂ核生成層と、
前記ＧａＳｂ核生成層に配設されているＧａ（Ａｌ）ＡｓＳｂバッファ層と、
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に配設されているＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と、
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層と
を備える構造。
【請求項１４】
前記基板は、［１１０］方向に約２度から約８度の範囲内でオフカットされた（１００）面を持つ高抵抗率のｐ型シリコン基板を含む
請求項１３に記載の構造。
【請求項１５】
前記ＧａＳｂ核生成層は、低溶融点材料を含み、厚みが約５０オングストロームから約３００オングストロームである
請求項１３に記載の構造。
【請求項１６】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層を含み、厚みが約０．３ミクロンから約２ミクロンである
請求項１３に記載の構造。
【請求項１７】
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層をさらに備え、
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、インジウムの割合が約５２％から７０％である
請求項１３に記載の構造。
【請求項１８】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層に配設されている量子井戸構造
をさらに備える請求項１７に記載の構造。
【請求項１９】
前記量子井戸構造に配設されているスペーサ層と、
前記スペーサ層に配設されているデルタドーピング層と、
前記デルタドーピング層に配設されている上側バリア層と
をさらに備える請求項１８に記載の構造。
【請求項２０】
高電子移動度トランジスタ（ＨＥＭＴ）を備え、前記量子井戸層は、前記ＨＥＭＴのチャネルを有する
請求項１３に記載の構造。
【請求項１】
基板にＧａＳｂ核生成層を形成する段階と、
前記ＧａＳｂ核生成層にＧａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階と、
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層にＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層を形成する段階と、
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層にＩｎｘＡｌ１−ｘＡｓグレーデッド層を形成する段階と
を備える方法。
【請求項２】
前記基板は、［１１０］方向に約２度から約８度の範囲内でオフカットされた（１００）面を持つ高抵抗率のｐ型シリコン基板を含む請求項１に記載の方法。
【請求項３】
前記ＧａＳｂ核生成層は、低溶融点材料を含み、厚みが約５０オングストロームから約３００オングストロームである請求項１に記載の方法。
【請求項４】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層を含み、厚みが約０．３ミクロンから約２ミクロンである請求項１に記載の方法。
【請求項５】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と格子整合している請求項１に記載の方法。
【請求項６】
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に略格子整合するように前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に勾配をつけることによって、前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層を形成する段階をさらに備える請求項１に記載の方法。
【請求項７】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、インジウムの割合が約５２％から７０％である請求項１に記載の方法。
【請求項８】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層にＩｎｘＧａ１−ｘＡｓ量子井戸構造を形成する段階
をさらに備え、
前記ＩｎｘＧａ１−ｘＡｓ量子井戸構造および前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層に含まれるインジウム組成を制御することによって、歪みを制御する請求項１に記載の方法。
【請求項９】
前記ＩｎＧａＡｓ量子井戸構造は、インジウムガリウムヒ素から形成される歪み層を含む請求項８に記載の方法。
【請求項１０】
前記核生成層、前記バッファ層、前記下側バリア層、および前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層を形成することによって、バッファ構造を形成し、前記バッファ構造にインサイチュ熱アニーリングを行うことによって転位を除去する請求項１に記載の方法。
【請求項１１】
基板に配設されているＧａＳｂ核生成層と、前記ＧａＳｂ核生成層に配設されているＧａ（Ａｌ）ＡｓＳｂバッファ層と、前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に配設されているＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と、前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層とを含む転位フィルタリングバッファ構造を形成する段階と、
前記転位フィルタリングバッファ構造に量子井戸構造を形成する段階と
を備える方法。
【請求項１２】
前記量子井戸層の上方にスペーサ層を形成する段階と、
前記スペーサ層の上方にデルタドーピング層を形成する段階と、
前記デルタドーピング層の上方に上側バリア層を形成する段階と
をさらに備える請求項１１に記載の方法。
【請求項１３】
基板に配設されているＧａＳｂ核生成層と、
前記ＧａＳｂ核生成層に配設されているＧａ（Ａｌ）ＡｓＳｂバッファ層と、
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層に配設されているＩｎ０．５２Ａｌ０．４８Ａｓ下側バリア層と、
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層と
を備える構造。
【請求項１４】
前記基板は、［１１０］方向に約２度から約８度の範囲内でオフカットされた（１００）面を持つ高抵抗率のｐ型シリコン基板を含む
請求項１３に記載の構造。
【請求項１５】
前記ＧａＳｂ核生成層は、低溶融点材料を含み、厚みが約５０オングストロームから約３００オングストロームである
請求項１３に記載の構造。
【請求項１６】
前記Ｇａ（Ａｌ）ＡｓＳｂバッファ層は、バンドギャップが大きいＧａ（Ａｌ）ＡｓＳｂバッファ層を含み、厚みが約０．３ミクロンから約２ミクロンである
請求項１３に記載の構造。
【請求項１７】
前記Ｉｎ０．５２Ａｌ０．４８Ａｓ下側バリア層に配設されているＩｎｘＡｌ１−ｘＡｓグレーデッド層をさらに備え、
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層は、インジウムの割合が約５２％から７０％である
請求項１３に記載の構造。
【請求項１８】
前記ＩｎｘＡｌ１−ｘＡｓグレーデッド層に配設されている量子井戸構造
をさらに備える請求項１７に記載の構造。
【請求項１９】
前記量子井戸構造に配設されているスペーサ層と、
前記スペーサ層に配設されているデルタドーピング層と、
前記デルタドーピング層に配設されている上側バリア層と
をさらに備える請求項１８に記載の構造。
【請求項２０】
高電子移動度トランジスタ（ＨＥＭＴ）を備え、前記量子井戸層は、前記ＨＥＭＴのチャネルを有する
請求項１３に記載の構造。
【図２】
【図３】
【図３】
【公表番号】特表２０１１−５１８４４３（Ｐ２０１１−５１８４４３Ａ）
【公表日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願番号】特願２０１１−５０５２６７（Ｐ２０１１−５０５２６７）
【出願日】平成２１年６月８日（２００９．６．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４６６００
【国際公開番号】ＷＯ２００９／１５５１５７
【国際公開日】平成２１年１２月２３日（２００９．１２．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成２３年６月２３日（２０１１．６．２３）
【国際特許分類】
【出願日】平成２１年６月８日（２００９．６．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４６６００
【国際公開番号】ＷＯ２００９／１５５１５７
【国際公開日】平成２１年１２月２３日（２００９．１２．２３）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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