【課題】発振周波数変動の許容範囲を任意に設定可能にする。
【解決手段】半導体装置（２１）は、トリミングレジスタ（１１）に保持されたトリミング値によって発振周波数が変更される発振器（１２）と、発振周波数を補正可能な補正回路（２０）とを含む。上記補正回路は、上限値を設定可能な上限値レジスタ（６）と、下限値を設定可能な下限値レジスタ（７）と、発振周波数を分周するための分周回路（１３）と、分周回路の出力をカウントするカウンタ（３）とを含む。さらに上記補正回路は、カウンタの出力を保持可能なバッファレジスタ（４）と、バッファレジスタの保持値が、上限値と下限値との間に入っているか否かを判別する比較器（５）と、その判別結果に基づいてトリミング値を補正するトリミング値補正制御回路（８）とを含む。ユーザは、上限値と下限値とによって、発振周波数変動の許容範囲を任意に設定することができる。 （もっと読む）

【課題】消費電力を低減することができる発振回路を提供する。
【解決手段】入力信号が含むアナログ成分をデジタル信号に変換するアナログ／デジタル変換回路１００と、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタ１０１と、バンドパスフィルタ１０１を通過した基準信号Ｄ２と、ＰＬＬループ内に設けられる電圧制御発振器２０３からの出力信号Ｄ３との位相差が一定となるように電圧制御発振器２０３にフィードバック制御を行って発振させるＰＬＬ回路２００とを備え、バンドパスフィルタ１０１は、所定の条件に基づいて、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部１０２を備える。 （もっと読む）

【課題】発振周波数のトリミングを行うクロック発振回路であって、ＣＲ発振回路の特性に起因する発振周波数のばらつきを低減することが可能なクロック発振回路を提供する。
【解決手段】クロック発振回路は、周波数調整コードに応じた発振周波数のクロック信号を生成する発振部１０１と、発振部１０１の発振周波数をカウントするＯＳＣクロックカウンタ１０２と、外部接続された水晶発振器の発振周波数をカウントする基準クロックカウンタ１０３と、両発振周波数の比較を行う比較回路１０４とを備える。また、周波数調整コードの自動探索を行う探索回路１０５を備える。探索回路１０５は、周波数調整動作時において、発振部１０１に対する周波数調整コードの設定と、比較回路１０４による比較結果に応じた周波数調整コードの更新とを繰り返し行うことにより、周波数調整コードの自動探索を行う。 （もっと読む）

【課題】小さな回路規模により発光素子の輝度を緩やかに変化させることを可能にする。
【解決手段】デューティ比制御回路は、デューティ比を変更することが可能なパルス信号の変更前のデューティ比である第1のデューティ比と、該パルス信号の変更後のデューティ比である第２のデューティ比とを保持する保持手段と、所定のパルス周期で前記パルス信号を生成するパルス生成回路と、前記パルス生成回路が生成する前記パルス信号のデューティ比を制御することにより、前記パルス生成回路の状態を、前記保持手段により保持された前記第１のデューティ比のパルス信号を生成する状態から、デューティ比の異なるパルス信号を生成する時間の比率を段階的に変化させる状態を経て、前記保持手段により保持された前記第２のデューティ比のパルス信号を生成する状態へ移行させるデューティ比制御手段と、を有する。 （もっと読む）

【課題】よりジッタの少ないクロック信号を発生させること。
【解決手段】周期信号を発生するＤＤＳ回路と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、を有し、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段を備えることを特徴としている。 （もっと読む）

【課題】分周比を増やしても選択回路動作の高速化を維持する。
【解決手段】分周比に応じた一定周期の固定値をシフトレジスタ２の複数段のＤフリップフロップの各前段にそれぞれデコーダ３から出力し、デコーダ３からの出力信号と前段のＤフリップフロップからの出力信号から、最終段のＤフリップフロップＳＦＴＣＮＴ０からのロード信号ＬＯＡＤがハイレベルのときにデコーダ３からの出力信号にセレクタ４０〜４８により切り替える。複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のうち最終段のフリップフロップＳＦＴＣＮＴ０からの出力信号がハイレベルのときに、最終段のフリップフロップＳＦＴＣＮＴ０からのＱ出力をトグルフリップフロップ５から分周信号ＤＩＶＯＵＴとして反転出力する。 （もっと読む）

【課題】直並列変換器、複数の並列レジスタ、並直列変換器を含む構成のレジスタ回路において、消費電力の低減に好適な数の並列シフトレジスタを備えるレジスタを提供する。
【解決手段】本発明のシフトレジスタ回路は、ｎ段構成のシフトレジスタとして機能するシフトレジスタ回路において、直列な入力データ信号を並列データに変換する直並列変換部と、並列データをシフトするデータシフト部と、データシフト部から出力される複数の出力を直列な出力データ信号に変換する並直列変換部と、を備え、直並列変換部及び並直列変換部は、ｎ₁段構成のシフトレジスタを含み、データシフト部はｎ₁個の並列シフトレジスタを含み、ｎ₁は√（ｎ／２）近傍の整数値に定められる、ことを特徴とする。 （もっと読む）

【課題】パルス信号の周期及びデューティ比を、相互に影響を与えることなく独自に設定可能にしたパルス生成装置を提供すること。
【解決手段】本発明にかかるパルス生成装置は、パルス周期を設定する信号を入力し、パルス周期を制御する周期制御信号を出力する周期設定手段１１を備える。また、パルスのデューティ比を設定するデューティ比設定信号を入力するとともに、周期設定手段において設定されるパルス周期を含む信号を入力し、当該パルス周期とデューティ比設定信号に基づいて、パルスのデューティ比を制御するデューティ比制御信号を生成するデューティ比設定手段１２を備える。さらに、周期制御信号とデューティ比制御信号に基づいて、設定された周期及びデューティ比を有するパルス信号を生成するＰＷＭ出力発生手段１３を備えることを特徴とする。それにより、パルス周期に影響されることなくパルスのデューティ比を決定することが可能である。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】電源電圧の変動等による出力クロックへの影響を低減する。
【解決手段】基準クロックを生成する自走発振器１０と、この基準クロックに同期してカウントするカウンタを有し、外部より入力される入力クロックの周期毎のカウンタのカウント値を保持して並列出力するクロックカウンタ４０と、クロックカウンタ４０の出力値に応じたクロック周波数のシリアル信号を基準クロックに同期させて出力するクロック分周器７０を備え、クロックカウンタ４０とクロック分周器７０との間に、クロックカウンタ４０の出力値の瞬時的な変動を抑制するフィルタ６０を備える。 （もっと読む）

【課題】本発明は、発振回路及び半導体装置に関し、電源投入後、リセット後、スタンバイ状態からの復帰後のＭＣＵの処理の高速化と低消費電力化を両立することを目的とする。
【解決手段】第１の発振回路と、第１の発振回路より長い発振安定時間を有する第２の発振回路と、第２の発振回路の発振安定時間の経過を示す安定信号を出力する信号生成回路と、選択信号に基づいて第１及び第２の発振回路の出力の一方を選択出力するスイッチ回路と、抑止信号に基づいて第２の発振回路の起動を抑止する抑止回路とを備え、第１及び第２の発振回路が同時に起動されてスイッチ回路により第１の発振回路の出力が選択出力された後に第２の発振回路の出力に切り替えられるモードと、第１の発振回路が起動されて抑止回路により第２の発振回路が起動されずスイッチ回路により第１の発振回路の出力のみが選択出力されるモードを有するように構成する。 （もっと読む）

【課題】電圧制御発振器から出力される発振信号の発振周波数にかかわらず電圧制御発振器の位相雑音を最適化する位相雑音最適化方法および位相雑音最適化装置を提供する。
【解決手段】電圧制御発振器の発振信号を平滑化した検出電圧値を生成する。電圧制御発振器から出力される発振信号の出力振幅と位相雑音との関係によって示される位相雑音が最適となる出力振幅に基づいて設定された基準電圧値の範囲と検出電圧値とを比較して、比較結果に応じた判定信号を出力する。判定信号に基づいて電圧制御発振器の電流源のスイッチの開／閉を制御する電流切り替え信号を生成して出力することで出力振幅が安定し、位相雑音が最適となる。 （もっと読む）

【課題】発振周波数変更機能を備えた発振器において、不揮発性メモリからデータを読み出す際に発振周波数が変更されることなく安定的に読み出すことができる。
【解決手段】ＬＳＩの外部に設けられた不揮発性メモリ１５に、発振回路１３から発振されるクロック信号の周波数を変更するための周波数設定値が記憶されており、その周波数設定値が、発振回路１３から発振される初期設定された周波数のクロック信号によって読み出されると、ダミーレジスタ１１に格納される。不揮発性メモリ１５からデータが全て読み出されてロード動作完了信号が出力されると、ダミーレジスタ１１から記憶レジスタ１２へ周波数設定値が格納され、発振回路１３の発振周波数が周波数設定値とされる。 （もっと読む）

【課題】第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置に関し、チップサイズの小型化が可能な半導体装置を提供することを目的とする。
【解決手段】本発明は、第１の制御クロックに基づいて第１の制御を行う第１の制御部と、第２の制御クロックに基づいて第２の制御を行う第２の制御部とを有する半導体装置であって、第１のクロックを生成する第１のクロック生成部と、第２のクロックを生成する第２のクロック生成部と、第１のクロック又は前記第２のクロックのいずれかを選択し、出力する選択部と、クロック選択部で選択されたクロックから第１の制御クロックを生成し、第１の制御部に供給するとともに、クロック選択部で選択されたクロックから第２の制御クロックを生成し、第２の制御部に供給する制御クロック生成部とを有することを特徴とする。 （もっと読む）

【課題】 状況に応じて直ちにパルス幅を変えることができるワンショットパルス発生回路を提供する。
【解決手段】 レジスタ２５にパルス信号ＯＵＴの立ち上がりのタイミングを設定し、レジスタ２１，２２には、このパルス信号ＯＵＴのそれぞれ異なる立ち下がりのタイミングを設定する。更に、レジスタ２３には、レジスタ２１，２２のいずれを選択するかの選択信号を設定する。これにより、例えば、エンジン制御部４０等の外部から与えられる状況が急変したときに、レジスタ２３の選択信号を変更することで、出力部のレジスタ２９〜３１から出力されるパルス信号ＯＵＴのパルス幅を直ちに変えることができる。 （もっと読む）

本発明は、第１クロック信号（ＳＦｏ）を使用して、受信信号（ＲＳ）内の基準イベント（ＥＶＴ１）の特性を測定する段階と、前記第１クロック信号を使用して、受信信号（ＲＳ）内の第２イベント（ＥＶＴ２、Ｄ０）の特性の変動を判定する段階と、前記第２イベントの特性の変動によって、前記測定値（ＮＥＶＴ１、ＮＦＣ）を訂正する段階と、前記第１クロック信号を使用して、前記訂正する測定値（ＮＦＣ）によって第２クロック信号（ＳＦＣ）を生成する段階と、を具備するクロック信号を生成する方法に関する。非接触チップの送受信回路への応用。
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【課題】 本発明は、半導体装置の動作時の発振周波数の変動要因に対応できるとともに、特定の通信機能や通信相手を必要とすることなく、ＲＣ発振回路の発振周波数の補正が可能な半導体装置を提供することを目的とする。
【解決手段】 半導体装置は、第１の周期で発振する第１の発振信号を出力するＲＣ発振器と、ＲＣ発振器の出力に結合され第１の発振信号の第１の周期の長さを第２の周期を有する第２の発振信号に基づき計測し、その計測値を出力する計測回路と、計測回路の出力とＲＣ発振器の出力とに結合され計測値に応じた数で該第１の発振信号を分周する補正回路を含むことを特徴とする。 （もっと読む）