クロック発生装置およびクロック発生装置におけるジッタ低減方法
【課題】よりジッタの少ないクロック信号を発生させること。
【解決手段】周期信号を発生するＤＤＳ回路と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、を有し、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段を備えることを特徴としている。
【解決手段】周期信号を発生するＤＤＳ回路と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、を有し、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段を備えることを特徴としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号を発生するクロック発生装置およびクロック発生装置におけるジッタ低減方法に関する。
【背景技術】
【０００２】
従来、周期信号を発生するＤＤＳ（Direct Digital Synthesizer）回路を用いたクロック発生装置が知られている。
ＤＤＳ回路を用いたクロック発生装置では、ＤＤＳ回路において、生成周波数の角速度を決める値Δｐｈａｓｅずつ位相を加算するフェーズアキュムレータ（位相加算器）が、順次、Δｐｈａｓｅを累積加算した結果、所望の周期信号の角速度を生成する位相θをデジタル値で順次出力する。
そして、位相θをｓｉｎ波の振幅に変換するｓｉｎ波変換部によって、ｓｉｎ波の振幅がデジタル値として取得される。
【０００３】
このようにして出力されたｓｉｎ波の振幅は、Ｄ／Ａ（Analog to Digital）変換器によってアナログ信号に変換され、標本化ノイズ、量子化ノイズを除去するためにＬＰＦ（Low Pass Filter）を通して、ＤＤＳ回路の出力信号となる。
すると、ＤＤＳ回路の出力には単一スペクトルの正弦波信号が得られる。
この正弦波信号をコンパレータに入力し、振幅の基準値（例えば振幅ゼロ等）と比較して２値化した信号を出力する。
これにより、一定周期のクロック信号を得ることができる。
なお、ＤＤＳ回路を用いたクロック発生装置に関する技術は、例えば特許文献１に記載されている。
【特許文献１】特開平１０−４１７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された技術を含め、ＤＤＳ回路を用いた従来のクロック発生装置においては、発生させるクロック信号の周波数を低下させた場合、基準値と交差する付近の入力信号の変化率（単位時間当りの変化量つまり変化速度であり、例えば電圧信号ならｄＶ／ｄｔ）が低下し、ジッタが少ないクロック信号を発生させることが困難となる。
これは、コンパレータにおいて基準値と交差する付近の入力信号の変化率が低下すると、実際に交差するタイミングへのノイズの影響が増大するためであると考えられる。
本発明の課題は、よりジッタが少ないクロック信号を発生させることである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するため、第１の発明に係るクロック発生装置は、
周期信号を発生するＤＤＳ回路（例えば、図１におけるＤＤＳ回路２０）と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと（例えば、図１のコンパレータ３０）と、を有し、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段（例えば、図２のリミッタ付き乗算部２２）を備えることを特徴としている。
このような構成により、ＤＤＳ回路において発生される周期信号は、コンパレータにおける基準信号との交差点において、変化率が増加したものとなる。
即ち、本発明によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【０００６】
また、第２の発明に係るクロック発生装置は、
前記ＤＤＳ回路は、前記周期信号の位相を順次出力するフェーズアキュムレータ部（例えば、図２のフェーズアキュムレータ２１）と、前記フェーズアキュムレータ部から出力された位相を基に、該位相に対応する振幅値を示すデジタル信号を出力するｓｉｎ波変換部（例えば、図２のｓｉｎ波変換部２３）と、前記ｓｉｎ波変換部によって出力されるデジタル信号をアナログ信号に変換するＤ／Ａ変換器（例えば、図２のＤ／Ａ変換器２４）と、前記アナログ信号からノイズを除去するＬＰＦ（例えば、図２のＬＰＦ２５）と、で構成される従来のＤＤＳ回路に対して、前記変化率補正手段は、前記フェーズアキュムレータ部から出力された位相に、設定された乗算値を乗算する乗算器（例えば、図２のリミッタ付き乗算部２２）を備えることを特徴としている。
このような構成により、フェーズアキュムレータ部によって順次出力される位相の角速度を上昇させることにより、後段の処理を変更することなく、ＤＤＳ回路において発生される周期信号の変化率を容易に増加させることができる。
【０００７】
第３の発明に係るクロック発生装置は、
前記フェーズアキュムレータ部に順次出力させる位相と、前記変化率補正手段の乗算器に乗算させる乗算値とを対応付けて設定するコントローラ（例えば、図１のコントローラ１０）を備えることを特徴としている。
このような構成により、広い周波数範囲に渡ってジッタの少ない、周波数が可変のクロック信号を発生することが可能となる。
【０００８】
第４の発明に係るクロック発生装置のジッタ低減方法は、
周期信号を発生するＤＤＳ回路と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、を有するクロック発生装置におけるジッタ低減方法であって、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正ステップを含むことを特徴としている。
これにより、ＤＤＳ回路において発生される周期信号は、コンパレータにおける基準信号との交差点において、変化率が増加したものとなる。
即ち、本発明によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図を参照して本発明に係るクロック発生装置およびクロック発生装置のジッタ低減方法の実施の形態を説明する。
図１は、本実施形態に係るクロック発生装置１の全体構成を示す図である。
図１において、クロック発生装置１は、コントローラ１０と、ＤＤＳ回路２０と、コンパレータ３０とを含んでいる。
コントローラ１０は、角速度Δｐｈａｓｅと、乗算値ＧとをＤＤＳ回路２０に出力する。
ＤＤＳ回路２０は、コントローラ１０によって設定される角速度Δｐｈａｓｅに対応する周波数の信号をアナログ信号として出力する。
【００１０】
図２は、ＤＤＳ回路２０の内部構成を示す概略図である。
図２において、ＤＤＳ回路２０は、フェーズアキュムレータ２１と、ｓｉｎ波変換部２３と、Ｄ／Ａ変換器２４と、ＬＰＦ２５とで構成される従来のＤＤＳ回路に加え、リミッタ付き乗算部２２を含んでいる。
フェーズアキュムレータ２１は、コントローラ１０から入力される角速度Δｐｈａｓｅを、フェーズアキュムレータ２１の出力値に累積加算し、加算結果の位相θをリミッタ付き乗算部２２に出力する。
リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θに対し、位相θ＝０度（３６０度）および１８０度付近における位相θの角速度を、コントローラ１０によって設定される乗算値Ｇに応じて増加させる乗算を行う。
【００１１】
具体的には、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが０度から９０度の範囲である場合、入力された位相θに、設定された乗算値Ｇを乗算する演算（θ'＝Ｇ・θ）を行う。ただし、このとき、乗算値θ'の上限値はθ'＝９０度とする。
また、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが９０度から２７０度の範囲である場合、入力された位相θと位相１８０度との差分（θ−１８０度）に、設定された乗算値Ｇを乗算し、乗算結果を位相１８０度に加算する演算（θ'＝Ｇ・（θ−１８０度）＋１８０度）を行う。ただし、このとき、乗算値θ'の下限値はθ'＝９０度、上限値はθ'＝２７０度とする。
【００１２】
さらに、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが２７０度から３６０度の範囲である場合、入力された位相θと位相３６０度との差分（θ−３６０度）に、設定された乗算値Ｇを乗算し、乗算結果を位相３６０度に加算する演算（θ'＝Ｇ・（θ−３６０度）＋３６０度）を行う。ただし、このとき、乗算値θ'の下限値はθ'＝２７０度とする。
実際には、リミッタ付き乗算部は、この入力位相値がバイナリ値であるため簡素化が可能で、入力位相θの範囲はバイナリ値の最上位側２ｂｉｔをデコードすることで判別でき、乗算値Ｇを２のｎ乗とすれば乗算はシフタで代替でき、リミッタはシフタでシフトアウトされた上位側ｂｉｔをシフタ出力データに論理ＯＲする等の手法で実現できる。または、リミッタ付き乗算機能をｓｉｎ波変換部内に組み込んでも実現できる。
そして、リミッタ付き乗算部２２は、乗算結果θ'をｓｉｎ波変換部２３に出力する。
【００１３】
図３は、リミッタ付き乗算部２２の入力位相θと出力位相θ'との関係を示す図である。
図３においては、乗算値Ｇが１倍、２倍および４倍の例を示している。
図３に示すように、乗算値Ｇが２倍および４倍の場合、位相０度（３６０度）および１８０度を中心として、出力位相の角速度は、乗算値Ｇが１倍の場合と比べ、２倍および４倍にそれぞれ増加されている。
図２に戻り、ｓｉｎ波変換部２３は、入力データである位相値に対する正弦振幅値を出力し、リミッタ付き乗算部２２から位相θ'が入力されると、入力された位相θ'に対応する正弦振幅値ｙ（デジタル値）をＤ／Ａ変換器２４に出力する。
【００１４】
ここで、ｓｉｎ波変換部２３に入力される位相θ'は、リミッタ付き乗算部２２によって位相０度（３６０度）および１８０度を中心として、角速度が増加されている。そのため、ｓｉｎ波変換部２３から出力される正弦振幅値ｙは、位相θ'＝０度（３６０度）および１８０度をそれぞれ中心として、交差点での変化率が増加され、更に、位相θ'＝９０度および２７０度の最大振幅で変化率が０になる信号となる。
Ｄ／Ａ変換器２４は、ｓｉｎ波変換部２３から入力されるデジタル値の振幅値ｙを標本化ノイズ、量子化ノイズを含むアナログの信号Ｙａ'に変換してＬＰＦ２５に出力する。
ＬＰＦ２５は、Ｄ／Ａ変換器２４から入力されたアナログの信号Ｙａ'から標本化ノイズ、量子化ノイズを除去したアナログの信号Ｙａをコンパレータ３０に出力する。
【００１５】
図４は、ＬＰＦ２５によって出力される信号Ｙａの波形を示す図である。
図４に示すように、ＬＰＦ２５によって出力される信号Ｙａは、前段において、リミッタ付き乗算部２２により出力位相の角速度を増加する処理が行われているため、乗算値Ｇ＝１の場合（即ち、リミッタ付き乗算部２２を用いない場合）に比べ、位相０度（３６０度）および１８０度付近で信号の変化率が増加されていて、しかも、増加された角速度θ'の正弦波帯域までに収まっている。
図１に戻り、コンパレータ３０は、ＤＤＳ回路２０から入力された信号Ｙａを、振幅の基準値（ここではゼロとする）と比較し、比較結果に応じた２値化信号を出力する。
【００１６】
即ち、コンパレータ３０の出力信号は、ハイレベルまたはローレベルのクロック信号となる。
このとき、コンパレータ３０においてＤＤＳ回路２０から入力された信号Ｙａの、基準値と交差する付近の入力信号の変化率が、リミッタ付き乗算部２２によって増加されている。
なお、上記の構成において、フェーズアキュムレータ２１からＤ／Ａ変換器２４までには、不図示の水晶発振器等から原クロック信号が入力されており、フェーズアキュムレータ２１からＤ／Ａ変換器２４までは、この原クロック信号に同期して動作する。
【００１７】
（動作）
次に、動作を説明する。
クロック発生装置１が動作する場合、コントローラ１０によって、角速度Δｐｈａｓｅが設定されている。なお、Δｐｈａｓｅとして、クロック発生装置１において発生させるクロック信号の周波数に応じた値が設定される。
フェーズアキュムレータ２１は、初期状態において、位相θの初期値（例えば０度）を出力しており、コントローラ１０から角速度Δｐｈａｓｅの値が入力されると、原クロック信号に同期して、出力している位相に対し、Δｐｈａｓｅを加算した位相θを出力する。
即ち、フェーズアキュムレータ２１は、位相θの初期値に対し、原クロック信号に同期して、順次、Δｐｈａｓｅの値を加算した位相θの累積値を出力する。
【００１８】
リミッタ付き乗算部２２は、コントローラ１０から乗算値Ｇの値が入力され、フェーズアキュムレータ２１から位相θが入力されると、位相θ＝０度（３６０度）および１８０度付近における位相θの角速度を乗算値Ｇに応じて増加させる乗算が行なわれる。
このとき、リミッタ付き乗算部２２では、上述の通り、位相θの範囲に応じた乗算処理が行われ、それぞれの範囲においては、乗算結果に上限値および下限値が設けられている。
リミッタ付き乗算部２２の乗算結果θ'が出力されると、ｓｉｎ波変換部２３は、位相θ'に応じた正弦振幅値ｙをＤ／Ａ変換器２４に出力する。
【００１９】
すると、振幅値ｙが、Ｄ／Ａ変換器２４においてアナログ信号Ｙａ‘に変換され、さらに、ＬＰＦ２５において高周波成分が除去され、その処理結果である信号Ｙａがコンパレータ３０に出力される。
すると、コンパレータ３０において、信号Ｙａと振幅の基準値とが比較され、比較結果に応じた２値化信号を出力する。
このとき、コンパレータ３０の入力信号Ｙａの、基準値と交差する付近の変化率が、リミッタ付き乗算部２２によって増加されている。
【００２０】
この結果、クロック発生装置１によって出力されるクロック信号は、よりジッタが少ない信号となる。
以上のように、本実施形態に係るクロック発生装置１は、フェーズアキュムレータ２１の出力である位相θに対し、位相θの範囲に応じて、リミッタ付き乗算部２２により乗算値Ｇが乗算される。
そして、乗算結果θ'を基に、ｓｉｎ波変換部２３が振幅値ｙを出力し、Ｄ／Ａ変換器２４、ＬＰＦ２５による処理が行われ、その処理結果である信号Ｙａが振幅の基準値と比較される。
したがって、信号Ｙａは、変化率が増加された状態で振幅の基準値と比較される。
即ち、クロック発生装置１によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【００２１】
なお、図５は、ＤＤＳ回路を用いた一般的なクロック発生装置における各部の出力信号を示す模式図である。
図５に示す一般的な構成のクロック発生装置においては、ＬＰＦ出力が基準値（ゼロ）と交差する交差点付近において、発生させるクロック周波数が低下すると、正弦波の変化率が小さくなり、出力クロック信号のジッタが増加する。
これに対し、本実施形態におけるクロック発生装置１では、ＬＰＦ出力の交差点付近において、変化率を増加する補正が行われるため、出力クロック信号のジッタが低減されたものとなっている。
【００２２】
（応用例）
上記実施形態において、コントローラ１０は単に定数値をＤＤＳ回路２０に出力するだけでも良いが、コントローラ１０の出力値を可変にすることで、発生させるクロック周波数を可変とするクロック発生が可能となる。
発生周波数を高くする場合は変化率が元々大きいので変化率を増加させる必要が無い上、発生クロック周期が短いため交差点前後の位相θの標本数が少なく、変化率を増加させると標本数が更に少なくなってジッタがむしろ悪化する。よって、ある程度以上高い周波数範囲においては変化率の補正を行わないよう、乗算値Ｇは１とする。
発生周波数を低くする場合は、その発生周波数の低さの度合いに応じて乗算値Ｇを大きくすることで、変化率の低下を防ぐ。これにより、変化率を適度な範囲内に維持できる。
このように、コントローラ１０が、発生させるクロック周波数（あるいは、クロック周波数を発生させる角速度Δｐｈａｓｅ）と、それに見合った乗算値Ｇとを対応させて出力することで、広い周波数範囲に渡ってジッタの少ない、周波数が可変のクロック信号を発生することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】実施形態に係るクロック発生装置１の全体構成を示す図である。
【図２】ＤＤＳ回路２０の内部構成を示す概略図である。
【図３】リミッタ付き乗算部２２の入力位相θと出力位相θ'との関係を示す図である。
【図４】ＬＰＦ２５によって出力される信号Ｙａの波形を示す図である。
【図５】ＤＤＳ回路を用いた一般的なクロック発生装置における各部の出力信号を示す模式図である。
【符号の説明】
【００２４】
１ クロック発生装置、１０ コントローラ、２０ ＤＤＳ回路、２１ フェーズアキュムレータ、２２ リミッタ付き乗算部、２３ ｓｉｎ波変換部、２４ Ｄ／Ａ変換器、２５ ＬＰＦ、３０ コンパレータ
【技術分野】
【０００１】
本発明は、クロック信号を発生するクロック発生装置およびクロック発生装置におけるジッタ低減方法に関する。
【背景技術】
【０００２】
従来、周期信号を発生するＤＤＳ（Direct Digital Synthesizer）回路を用いたクロック発生装置が知られている。
ＤＤＳ回路を用いたクロック発生装置では、ＤＤＳ回路において、生成周波数の角速度を決める値Δｐｈａｓｅずつ位相を加算するフェーズアキュムレータ（位相加算器）が、順次、Δｐｈａｓｅを累積加算した結果、所望の周期信号の角速度を生成する位相θをデジタル値で順次出力する。
そして、位相θをｓｉｎ波の振幅に変換するｓｉｎ波変換部によって、ｓｉｎ波の振幅がデジタル値として取得される。
【０００３】
このようにして出力されたｓｉｎ波の振幅は、Ｄ／Ａ（Analog to Digital）変換器によってアナログ信号に変換され、標本化ノイズ、量子化ノイズを除去するためにＬＰＦ（Low Pass Filter）を通して、ＤＤＳ回路の出力信号となる。
すると、ＤＤＳ回路の出力には単一スペクトルの正弦波信号が得られる。
この正弦波信号をコンパレータに入力し、振幅の基準値（例えば振幅ゼロ等）と比較して２値化した信号を出力する。
これにより、一定周期のクロック信号を得ることができる。
なお、ＤＤＳ回路を用いたクロック発生装置に関する技術は、例えば特許文献１に記載されている。
【特許文献１】特開平１０−４１７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された技術を含め、ＤＤＳ回路を用いた従来のクロック発生装置においては、発生させるクロック信号の周波数を低下させた場合、基準値と交差する付近の入力信号の変化率（単位時間当りの変化量つまり変化速度であり、例えば電圧信号ならｄＶ／ｄｔ）が低下し、ジッタが少ないクロック信号を発生させることが困難となる。
これは、コンパレータにおいて基準値と交差する付近の入力信号の変化率が低下すると、実際に交差するタイミングへのノイズの影響が増大するためであると考えられる。
本発明の課題は、よりジッタが少ないクロック信号を発生させることである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するため、第１の発明に係るクロック発生装置は、
周期信号を発生するＤＤＳ回路（例えば、図１におけるＤＤＳ回路２０）と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと（例えば、図１のコンパレータ３０）と、を有し、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段（例えば、図２のリミッタ付き乗算部２２）を備えることを特徴としている。
このような構成により、ＤＤＳ回路において発生される周期信号は、コンパレータにおける基準信号との交差点において、変化率が増加したものとなる。
即ち、本発明によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【０００６】
また、第２の発明に係るクロック発生装置は、
前記ＤＤＳ回路は、前記周期信号の位相を順次出力するフェーズアキュムレータ部（例えば、図２のフェーズアキュムレータ２１）と、前記フェーズアキュムレータ部から出力された位相を基に、該位相に対応する振幅値を示すデジタル信号を出力するｓｉｎ波変換部（例えば、図２のｓｉｎ波変換部２３）と、前記ｓｉｎ波変換部によって出力されるデジタル信号をアナログ信号に変換するＤ／Ａ変換器（例えば、図２のＤ／Ａ変換器２４）と、前記アナログ信号からノイズを除去するＬＰＦ（例えば、図２のＬＰＦ２５）と、で構成される従来のＤＤＳ回路に対して、前記変化率補正手段は、前記フェーズアキュムレータ部から出力された位相に、設定された乗算値を乗算する乗算器（例えば、図２のリミッタ付き乗算部２２）を備えることを特徴としている。
このような構成により、フェーズアキュムレータ部によって順次出力される位相の角速度を上昇させることにより、後段の処理を変更することなく、ＤＤＳ回路において発生される周期信号の変化率を容易に増加させることができる。
【０００７】
第３の発明に係るクロック発生装置は、
前記フェーズアキュムレータ部に順次出力させる位相と、前記変化率補正手段の乗算器に乗算させる乗算値とを対応付けて設定するコントローラ（例えば、図１のコントローラ１０）を備えることを特徴としている。
このような構成により、広い周波数範囲に渡ってジッタの少ない、周波数が可変のクロック信号を発生することが可能となる。
【０００８】
第４の発明に係るクロック発生装置のジッタ低減方法は、
周期信号を発生するＤＤＳ回路と、入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、を有するクロック発生装置におけるジッタ低減方法であって、前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正ステップを含むことを特徴としている。
これにより、ＤＤＳ回路において発生される周期信号は、コンパレータにおける基準信号との交差点において、変化率が増加したものとなる。
即ち、本発明によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、図を参照して本発明に係るクロック発生装置およびクロック発生装置のジッタ低減方法の実施の形態を説明する。
図１は、本実施形態に係るクロック発生装置１の全体構成を示す図である。
図１において、クロック発生装置１は、コントローラ１０と、ＤＤＳ回路２０と、コンパレータ３０とを含んでいる。
コントローラ１０は、角速度Δｐｈａｓｅと、乗算値ＧとをＤＤＳ回路２０に出力する。
ＤＤＳ回路２０は、コントローラ１０によって設定される角速度Δｐｈａｓｅに対応する周波数の信号をアナログ信号として出力する。
【００１０】
図２は、ＤＤＳ回路２０の内部構成を示す概略図である。
図２において、ＤＤＳ回路２０は、フェーズアキュムレータ２１と、ｓｉｎ波変換部２３と、Ｄ／Ａ変換器２４と、ＬＰＦ２５とで構成される従来のＤＤＳ回路に加え、リミッタ付き乗算部２２を含んでいる。
フェーズアキュムレータ２１は、コントローラ１０から入力される角速度Δｐｈａｓｅを、フェーズアキュムレータ２１の出力値に累積加算し、加算結果の位相θをリミッタ付き乗算部２２に出力する。
リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θに対し、位相θ＝０度（３６０度）および１８０度付近における位相θの角速度を、コントローラ１０によって設定される乗算値Ｇに応じて増加させる乗算を行う。
【００１１】
具体的には、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが０度から９０度の範囲である場合、入力された位相θに、設定された乗算値Ｇを乗算する演算（θ'＝Ｇ・θ）を行う。ただし、このとき、乗算値θ'の上限値はθ'＝９０度とする。
また、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが９０度から２７０度の範囲である場合、入力された位相θと位相１８０度との差分（θ−１８０度）に、設定された乗算値Ｇを乗算し、乗算結果を位相１８０度に加算する演算（θ'＝Ｇ・（θ−１８０度）＋１８０度）を行う。ただし、このとき、乗算値θ'の下限値はθ'＝９０度、上限値はθ'＝２７０度とする。
【００１２】
さらに、リミッタ付き乗算部２２は、フェーズアキュムレータ２１から入力された位相θが２７０度から３６０度の範囲である場合、入力された位相θと位相３６０度との差分（θ−３６０度）に、設定された乗算値Ｇを乗算し、乗算結果を位相３６０度に加算する演算（θ'＝Ｇ・（θ−３６０度）＋３６０度）を行う。ただし、このとき、乗算値θ'の下限値はθ'＝２７０度とする。
実際には、リミッタ付き乗算部は、この入力位相値がバイナリ値であるため簡素化が可能で、入力位相θの範囲はバイナリ値の最上位側２ｂｉｔをデコードすることで判別でき、乗算値Ｇを２のｎ乗とすれば乗算はシフタで代替でき、リミッタはシフタでシフトアウトされた上位側ｂｉｔをシフタ出力データに論理ＯＲする等の手法で実現できる。または、リミッタ付き乗算機能をｓｉｎ波変換部内に組み込んでも実現できる。
そして、リミッタ付き乗算部２２は、乗算結果θ'をｓｉｎ波変換部２３に出力する。
【００１３】
図３は、リミッタ付き乗算部２２の入力位相θと出力位相θ'との関係を示す図である。
図３においては、乗算値Ｇが１倍、２倍および４倍の例を示している。
図３に示すように、乗算値Ｇが２倍および４倍の場合、位相０度（３６０度）および１８０度を中心として、出力位相の角速度は、乗算値Ｇが１倍の場合と比べ、２倍および４倍にそれぞれ増加されている。
図２に戻り、ｓｉｎ波変換部２３は、入力データである位相値に対する正弦振幅値を出力し、リミッタ付き乗算部２２から位相θ'が入力されると、入力された位相θ'に対応する正弦振幅値ｙ（デジタル値）をＤ／Ａ変換器２４に出力する。
【００１４】
ここで、ｓｉｎ波変換部２３に入力される位相θ'は、リミッタ付き乗算部２２によって位相０度（３６０度）および１８０度を中心として、角速度が増加されている。そのため、ｓｉｎ波変換部２３から出力される正弦振幅値ｙは、位相θ'＝０度（３６０度）および１８０度をそれぞれ中心として、交差点での変化率が増加され、更に、位相θ'＝９０度および２７０度の最大振幅で変化率が０になる信号となる。
Ｄ／Ａ変換器２４は、ｓｉｎ波変換部２３から入力されるデジタル値の振幅値ｙを標本化ノイズ、量子化ノイズを含むアナログの信号Ｙａ'に変換してＬＰＦ２５に出力する。
ＬＰＦ２５は、Ｄ／Ａ変換器２４から入力されたアナログの信号Ｙａ'から標本化ノイズ、量子化ノイズを除去したアナログの信号Ｙａをコンパレータ３０に出力する。
【００１５】
図４は、ＬＰＦ２５によって出力される信号Ｙａの波形を示す図である。
図４に示すように、ＬＰＦ２５によって出力される信号Ｙａは、前段において、リミッタ付き乗算部２２により出力位相の角速度を増加する処理が行われているため、乗算値Ｇ＝１の場合（即ち、リミッタ付き乗算部２２を用いない場合）に比べ、位相０度（３６０度）および１８０度付近で信号の変化率が増加されていて、しかも、増加された角速度θ'の正弦波帯域までに収まっている。
図１に戻り、コンパレータ３０は、ＤＤＳ回路２０から入力された信号Ｙａを、振幅の基準値（ここではゼロとする）と比較し、比較結果に応じた２値化信号を出力する。
【００１６】
即ち、コンパレータ３０の出力信号は、ハイレベルまたはローレベルのクロック信号となる。
このとき、コンパレータ３０においてＤＤＳ回路２０から入力された信号Ｙａの、基準値と交差する付近の入力信号の変化率が、リミッタ付き乗算部２２によって増加されている。
なお、上記の構成において、フェーズアキュムレータ２１からＤ／Ａ変換器２４までには、不図示の水晶発振器等から原クロック信号が入力されており、フェーズアキュムレータ２１からＤ／Ａ変換器２４までは、この原クロック信号に同期して動作する。
【００１７】
（動作）
次に、動作を説明する。
クロック発生装置１が動作する場合、コントローラ１０によって、角速度Δｐｈａｓｅが設定されている。なお、Δｐｈａｓｅとして、クロック発生装置１において発生させるクロック信号の周波数に応じた値が設定される。
フェーズアキュムレータ２１は、初期状態において、位相θの初期値（例えば０度）を出力しており、コントローラ１０から角速度Δｐｈａｓｅの値が入力されると、原クロック信号に同期して、出力している位相に対し、Δｐｈａｓｅを加算した位相θを出力する。
即ち、フェーズアキュムレータ２１は、位相θの初期値に対し、原クロック信号に同期して、順次、Δｐｈａｓｅの値を加算した位相θの累積値を出力する。
【００１８】
リミッタ付き乗算部２２は、コントローラ１０から乗算値Ｇの値が入力され、フェーズアキュムレータ２１から位相θが入力されると、位相θ＝０度（３６０度）および１８０度付近における位相θの角速度を乗算値Ｇに応じて増加させる乗算が行なわれる。
このとき、リミッタ付き乗算部２２では、上述の通り、位相θの範囲に応じた乗算処理が行われ、それぞれの範囲においては、乗算結果に上限値および下限値が設けられている。
リミッタ付き乗算部２２の乗算結果θ'が出力されると、ｓｉｎ波変換部２３は、位相θ'に応じた正弦振幅値ｙをＤ／Ａ変換器２４に出力する。
【００１９】
すると、振幅値ｙが、Ｄ／Ａ変換器２４においてアナログ信号Ｙａ‘に変換され、さらに、ＬＰＦ２５において高周波成分が除去され、その処理結果である信号Ｙａがコンパレータ３０に出力される。
すると、コンパレータ３０において、信号Ｙａと振幅の基準値とが比較され、比較結果に応じた２値化信号を出力する。
このとき、コンパレータ３０の入力信号Ｙａの、基準値と交差する付近の変化率が、リミッタ付き乗算部２２によって増加されている。
【００２０】
この結果、クロック発生装置１によって出力されるクロック信号は、よりジッタが少ない信号となる。
以上のように、本実施形態に係るクロック発生装置１は、フェーズアキュムレータ２１の出力である位相θに対し、位相θの範囲に応じて、リミッタ付き乗算部２２により乗算値Ｇが乗算される。
そして、乗算結果θ'を基に、ｓｉｎ波変換部２３が振幅値ｙを出力し、Ｄ／Ａ変換器２４、ＬＰＦ２５による処理が行われ、その処理結果である信号Ｙａが振幅の基準値と比較される。
したがって、信号Ｙａは、変化率が増加された状態で振幅の基準値と比較される。
即ち、クロック発生装置１によれば、よりジッタが少ないクロック信号を発生させることが可能となる。
【００２１】
なお、図５は、ＤＤＳ回路を用いた一般的なクロック発生装置における各部の出力信号を示す模式図である。
図５に示す一般的な構成のクロック発生装置においては、ＬＰＦ出力が基準値（ゼロ）と交差する交差点付近において、発生させるクロック周波数が低下すると、正弦波の変化率が小さくなり、出力クロック信号のジッタが増加する。
これに対し、本実施形態におけるクロック発生装置１では、ＬＰＦ出力の交差点付近において、変化率を増加する補正が行われるため、出力クロック信号のジッタが低減されたものとなっている。
【００２２】
（応用例）
上記実施形態において、コントローラ１０は単に定数値をＤＤＳ回路２０に出力するだけでも良いが、コントローラ１０の出力値を可変にすることで、発生させるクロック周波数を可変とするクロック発生が可能となる。
発生周波数を高くする場合は変化率が元々大きいので変化率を増加させる必要が無い上、発生クロック周期が短いため交差点前後の位相θの標本数が少なく、変化率を増加させると標本数が更に少なくなってジッタがむしろ悪化する。よって、ある程度以上高い周波数範囲においては変化率の補正を行わないよう、乗算値Ｇは１とする。
発生周波数を低くする場合は、その発生周波数の低さの度合いに応じて乗算値Ｇを大きくすることで、変化率の低下を防ぐ。これにより、変化率を適度な範囲内に維持できる。
このように、コントローラ１０が、発生させるクロック周波数（あるいは、クロック周波数を発生させる角速度Δｐｈａｓｅ）と、それに見合った乗算値Ｇとを対応させて出力することで、広い周波数範囲に渡ってジッタの少ない、周波数が可変のクロック信号を発生することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】実施形態に係るクロック発生装置１の全体構成を示す図である。
【図２】ＤＤＳ回路２０の内部構成を示す概略図である。
【図３】リミッタ付き乗算部２２の入力位相θと出力位相θ'との関係を示す図である。
【図４】ＬＰＦ２５によって出力される信号Ｙａの波形を示す図である。
【図５】ＤＤＳ回路を用いた一般的なクロック発生装置における各部の出力信号を示す模式図である。
【符号の説明】
【００２４】
１ クロック発生装置、１０ コントローラ、２０ ＤＤＳ回路、２１ フェーズアキュムレータ、２２ リミッタ付き乗算部、２３ ｓｉｎ波変換部、２４ Ｄ／Ａ変換器、２５ ＬＰＦ、３０ コンパレータ
【特許請求の範囲】
【請求項１】
周期信号を発生するＤＤＳ回路と、
入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、
を有し、
前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段を備えることを特徴とするクロック発生装置。
【請求項２】
前記ＤＤＳ回路は、
前記周期信号の位相を順次出力するフェーズアキュムレータ部と、
前記フェーズアキュムレータ部から出力された位相を基に、該位相に対応する振幅値を出力するｓｉｎ波変換部と、
前記ｓｉｎ波変換部によって出力される振幅値をアナログ信号に変換するＤ／Ａ変換器とＬＰＦと、
を有し、
前記変化率補正手段は、前記フェーズアキュムレータ部から出力された位相値を示すデジタル信号に、設定された乗算値を乗算する乗算器を備えることを特徴とする請求項１記載のクロック発生装置。
【請求項３】
前記フェーズアキュムレータ部に順次出力させる位相と、前記変化率補正手段の乗算器に乗算させる乗算値とを対応付けて設定するコントローラを備えることを特徴とする請求項２記載のクロック発生装置。
【請求項４】
周期信号を発生するＤＤＳ回路と、
入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、
を有するクロック発生装置におけるジッタ低減方法であって、
前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正ステップを含むことを特徴とするクロック発生装置におけるジッタ低減方法。
【請求項１】
周期信号を発生するＤＤＳ回路と、
入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、
を有し、
前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正手段を備えることを特徴とするクロック発生装置。
【請求項２】
前記ＤＤＳ回路は、
前記周期信号の位相を順次出力するフェーズアキュムレータ部と、
前記フェーズアキュムレータ部から出力された位相を基に、該位相に対応する振幅値を出力するｓｉｎ波変換部と、
前記ｓｉｎ波変換部によって出力される振幅値をアナログ信号に変換するＤ／Ａ変換器とＬＰＦと、
を有し、
前記変化率補正手段は、前記フェーズアキュムレータ部から出力された位相値を示すデジタル信号に、設定された乗算値を乗算する乗算器を備えることを特徴とする請求項１記載のクロック発生装置。
【請求項３】
前記フェーズアキュムレータ部に順次出力させる位相と、前記変化率補正手段の乗算器に乗算させる乗算値とを対応付けて設定するコントローラを備えることを特徴とする請求項２記載のクロック発生装置。
【請求項４】
周期信号を発生するＤＤＳ回路と、
入力信号と基準信号とを比較して２値化信号を出力するコンパレータと、
を有するクロック発生装置におけるジッタ低減方法であって、
前記ＤＤＳ回路において発生される前記周期信号に対し、前記基準信号との交差点における変化率を増加させる補正を行う変化率補正ステップを含むことを特徴とするクロック発生装置におけるジッタ低減方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１３０５５０（Ｐ２０１０−１３０５５０Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３０５２４９（Ｐ２００８−３０５２４９）
【出願日】平成２０年１１月２８日（２００８．１１．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２８日（２００８．１１．２８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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