【課題】高電圧処理能力および改善された実行能力を有する効率的なスイッチング回路を提供する。
【解決手段】第１および第２のＩＩＩ−Ｖ族トランジスタを有し、第２のＩＩＩ−Ｖ族トランジスタは、第１のＩＩＩ−Ｖ族トランジスタよりも大きな降伏電圧を有する。さらに、第１のＩＩＩ−Ｖ族トランジスタと並列に配置されるシリコンダイオードを有し、この並列配置は、第２のＩＩＩ−Ｖ族トランジスタと直列に接続、効率的な３端子デバイスであり、第１端子は第２のＩＩＩ−Ｖ族トランジスタのゲート、第１のＩＩＩ−Ｖ族トランジスタのソースおよびシリコンダイオードのアノードに結合する。第２端子は第１のＩＩＩ−Ｖ族トランジスタのゲートと結合し、第３端子は第２ＩＩＩ−Ｖ族トランジスタのドレインと結合する。 （もっと読む）

【課題】パワー半導体素子を駆動するためのドライバを低コストで得ることが可能な半導体装置およびそれを備えた電子機器を提供する。
【解決手段】半導体装置１０１は、ノーマリーオン型の第５の電界効果トランジスタ１６，１７を含み、入力信号処理部６５から受けたスイッチング制御信号の基準電圧をシフトした信号を出力するためのレベルシフト部６２と、ノーマリーオン型の第１の電界効果トランジスタ５１および第３の電界効果トランジスタ５３と、ノーマリーオフ型の第２の電界効果トランジスタ５２および第４の電界効果トランジスタ５４とを備え、レベルシフト部６２、第１の電界効果トランジスタ５１および第３の電界効果トランジスタ５３は第１の半導体チップ７１に含まれている。 （もっと読む）

【課題】 高周波信号を制御するスイッチング回路の動作試験のコストを低減すること。
【解決手段】 本発明は、複数の入出力端子３４及び３６の間に接続されるＦＥＴ５と、複数の入出力端子３４及び３６のうち少なくとも一つとＦＥＴ５との間に接続されるキャパシタＣ５及びＣ６と、キャパシタＣ５及びＣ６と並列に接続され、ゲート電極が接地端子３８に接続されるＦＥＴ６及びＦＥＴ７と、を有するスイッチング回路の試験方法であって、接地端子３８にＦＥＴ６及びＦＥＴ７を接続状態にする電位を印加するステップと、ＦＥＴ６及びＦＥＴ７を介して、ＦＥＴ５の直流試験を実施するステップと、を備えることを特徴とするスイッチング回路の試験方法である。 （もっと読む）

【課題】回路面積の縮小と、消費電流の低減を図る。
【解決手段】第１乃至第３の個別入出端子８〜１０の所望する１つと共通入出力端子７とを接続するため第１乃至第３のパススイッチＦＥＴ１１〜１３が設けられると共に、アイソレーションを確保するため、第１乃至第３のパススイッチＦＥＴ１１〜１３に対応して第１乃至第３のシャントスイッチＦＥＴ１４〜１６が設けられており、これら第１乃至第３のシャントスイッチＦＥＴ１４〜１６を駆動する第１乃至第３のバッファ４６〜４８の終段は、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタのみで構成されたものとなっている。 （もっと読む）

従来のＣＭＯＳスイッチの代わりにＰ型トランジスタスイッチとＮ型トランジスタスイッチを使用して、ｎビットＤ／Ａデコーダが形成される。各Ｐ型スイッチとＮ型スイッチは、ＣＭＯＳスイッチの形成に使用するよりもトランジスタ数を減らして形成することができ、総トランジスタ数が削減される。前記デコーダは、デジタル値を、非線形ガンマ補正されたアナログ出力電圧にデコードするために使用することができる。
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【課題】少数のＭＯＳで構成することができ、優れた特性を得ることができる、３値論理インバータ回路を提供すること。
【解決手段】ＭＯＳｅｐ１、ｇｐ２、ｂｐ３のサブストレート端子を第１の基板電圧に接続し、ＭＯＳｂｎ１、ｂｎ２、ｇｎ３のＭＯＳのサブストレート端子を第２の基板電圧に接続し、ＭＯＳｅｐ１、ｂｐ３のソース側を第１の信号電圧に接続し、ＭＯＳｂｎ１、ｂｎ２のソース側を第２の信号電圧に接続する。さらに、ＭＯＳｇｎ３のソース側を第３の信号電圧に接続し、ＭＯＳｇｐ２のソース側をＭＯＳｂｐ３のドレイン側に接続し、ＭＯＳｇｐ２又はＭＯＳｂｎ２のドレイン側を出力節点とする。 （もっと読む）

【課題】 貫通電流を防止するクロック回路を提供すること。
【解決手段】 クロック信号供給回路１０と、これに接続された論理ゲートＡＮＤ１及びＡＮＤ２と、これに接続された複数段のクロックドライバ回路Ｂ２〜Ｂ１１と、最終段に接続されたクロック信号被供給回路１３〜１８と、論理ゲートＡＮＤ１及びＡＮＤ２に制御信号を入力する制御回路１１及び１２とを備えている。クロックドライバ回路Ｂ１〜Ｂ１１は、ともにＣＭＯＳインバータ回路構成の第１のインバータ回路ＩＮＶ１及びＩＮＶ２と、振幅制御回路ＣＴ１とで構成されている。第１のインバータ回路ＩＮＶ１は、基板に高電位側電源電圧ＶＤＤよりも高い電圧が印加されるｐ型ＦＥＴ（Ｐ１）を具備している。振幅制御回路ＣＴ１は、２つのｎ型ＦＥＴ（Ｎ３及びＮ４）で構成されている。 （もっと読む）

【課題】
ノーマリオン特性を有する半導体素子またはしきい電圧が低い電界効果型パワー半導体素子に好適な半導体回路と、電界効果型パワー半導体素子を提供すること。
【解決手段】
本発明の半導体回路は、ダイオードとキャパシタを使用した負電源電圧発生回路を設け、低温状態では、パワー半導体素子が接続されている高圧電圧端子の電圧を目標電圧まで上昇する前に、電界効果型パワー半導体素子を発熱させてしきい電圧を上昇させ、通常駆動時のゲート・ソース間電圧範囲を超える負のゲート・ソース間電圧を印加してドレインリーク電流を抑制した後に高圧電源を上昇させる。 （もっと読む）

【課題】電源ノイズ発生の主要因のひとつである、内部ロジックでのゲートの出力変化による電源電流変動を低減すること。
【解決手段】ゲート回路１０５−１の出力変化を受けてゲート回路１０６−１、２の出力が変化するとき、ゲート回路１０６−１とゲート回路１０６−２ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異り、また、ゲート回路１０６−１、２の出力変化を受けてゲート回路１０７−１〜４の出力が変化するとき、ゲート回路１０７−１、３とゲート回路１０７−２、４ではスレッショルド電圧が異なるため、出力変化が発生するタイミングが異なることにより、電源電流の変化は分散し、各電源ラインに発生する電源電流のピークが低減され、電源ノイズを抑制することができる。 （もっと読む）

第１ＮＭＯＳトランジスタ、第１ＰＭＯＳトランジスタ、第２ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第２ＰＭＯＳの第１ソース／ドレインに接続された第１バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第３バイアス電圧ノード、第１ＰＭＯＳトランジスタのゲートに接続された第４バイアス電圧ノード、第１ＮＭＯＳトランジスタの第２ソース／ドレインを第１ＰＭＯＳトランジスタの第１ソース／ドレインに接続するプルアップノード、第２ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第１ソース／ドレインに接続するプルダウンノード、入力ノード、第１ＰＭＯＳトランジスタの第２ソース／ドレインを第２ＮＭＯＳトランジスタの第２ソース／ドレインに接続する記憶ノード、出力ノード、入力データ値を入力ノードから第１ＮＭＯＳトランジスタのゲートと第２ＰＭＯＳトランジスタのゲートに制御可能に伝達するべく接続された入力スイッチ、及び保存されているデータ値を記憶ノードから出力ノードに制御可能に伝達するべく接続された出力スイッチを有する集積回路である。
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