【課題】小面積化、低コスト化を図ることが可能な半導体装置を提供すること。
【解決手段】制御回路５０は、Ｉ／Ｏ方向レジスタ５から出力される値を信号５０ａとして出力し、信号５０ａに応じて、プルアップ許可レジスタ４から出力される値とＩ／Ｏレジスタ６から出力される値とのいずれかを選択して信号５０ｂとして出力する。ＡＮＤ回路１３は、電源制御部２０から出力される信号２１と制御回路５０から出力される信号５０ａとの論理和を演算して出力する。ＡＮＤ回路１４は、電源制御部２０から出力される信号２１と制御回路５０から出力される信号５０ｂとの論理和を演算して出力する。トライステートバッファ１６は、ＡＮＤ回路１３および１４から出力される値に応じて、電極１９に接続される外部のデバイスを駆動する。したがって、レベル変換（ＡＮＤ）回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となる。 （もっと読む）

【課題】プルアップ電流を増加することなく、オープンドレイン接続の信号ラインのスルーレートを向上させる。
【解決手段】オープンドレイン若しくはオープンコレクターの出力端子を駆動する出力回路と、前記出力回路を制御する制御回路と、を含み、前記制御回路は、前記出力回路が前記出力端子にローレベルを出力しない期間において、前記出力端子がローレベルからハイレベルに遷移する場合に前記出力回路が前記出力端子にハイレベルを出力する制御を行うことを特徴とする。 （もっと読む）

【課題】信号波形の変異を抑制すること。
【解決手段】第１のトランジスタＴ１は、信号Ｓ５に応答してオンオフし、オンしたトランジスタＴ１は外部端子Ｐ２に接続された伝送路２７をプルダウンする。第１のトランジスタＴ１のゲート端子には、伝送路２７の波形を整形するためのキャパシタＣ１の第１端が接続され、キャパシタＣ１の第２端はクランプ回路４６に接続されている。クランプ回路４６は、プルダウン用のトランジスタＴ１と同様に、キャパシタＣ１の第２端が接続されたノードＮＤの電位を制御する。 （もっと読む）

【課題】ＣＭＬ信号論理ファミリ間の変換を行うシステムおよび方法を提供すること。
【解決手段】システムは、第１のバイアス信号および第１のＣＭＬ論理ファミリの第１のＣＭＬ信号を受け取るように構成される第１のＣＭＬバッファを備える。第１のＣＭＬバッファは、第１のＣＭＬ信号および第１のバイアス信号に基づいて、第１のＣＭＬ論理ファミリの第２のＣＭＬ信号を生成する。第１の結合コンデンサ・モジュールは、第１のＣＭＬバッファに結合している。第１の結合コンデンサ・モジュールは、第２のＣＭＬ信号を受け取り、第２のＣＭＬ信号に基づいて第３のＣＭＬ信号を生成する。第２のＣＭＬバッファは、結合コンデンサ・モジュールに結合しており、第２のバイアス信号および第３のＣＭＬ信号を受け取って、第２のＣＭＬ論理ファミリの第４のＣＭＬ信号を生成する。帰還モジュールは、第２のＣＭＬバッファに結合しており、第４のＣＭＬ信号を受け取って第５のＣＭＬ信号を生成する。第２のＣＭＬバッファは、第２のバイアス信号、第３のＣＭＬ信号、および第５のＣＭＬ信号に基づいて第４のＣＭＬ信号を生成する。 （もっと読む）

【課題】Ｉ^２Ｃバスインターフェース規格に対応した出力信号の立ち下がり特性及び立ち上がり特性を備えながら、入力信号の遷移に対する遅延を揃えた出力信号を出力可能とするＩ^２Ｃバスインターフェースに使用して好適なオープンドレイン出力回路を提供する。
【解決手段】入力信号ＩＮの遷移に基づいて、出力ノードＮ１の電位を急峻に立ち下げる第一の動作と、緩やかに立ち上げる第二の動作とを行う入力部４と、出力ノードＮ１がゲートに接続されて、入力部４の第一の動作に基づいてオフ動作し、第二の動作に基づいてオン動作して出力電流を緩やかに増大させるとともに、ドレインが出力端子に接続されるオープンドレイン構成の出力トランジスタＴr3を備えたオープンドレイン出力回路で、入力部４には、入力信号ＩＮの遷移から出力トランジスタＴr3が動作するまでの遅延時間の差を縮小する遅延時間調整回路Ｒ３，Ｔr4を備えた。 （もっと読む）

【課題】ターンオン及びターンオフでスルーレート制御できる駆動回路を提供する。
【解決手段】トランジスタＰ１のゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路Ｓ１の出力によって動作しトランジスタＰ１のゲート−ソース間電圧をプルアップするプルアップスイッチＮ１４と、抵抗Ｒ１１と並列に接続される電流バイパス手段Ｐ１３からなるスルーレート制御回路Ｃ１１と直列をなして入力信号と逆相でオン／オフするプルダウンスイッチＰ１２と、プルアップスイッチＮ１４と並列に接続されて入力信号に従ってオン／オフするスイッチ手段Ｎ１３と第２の抵抗Ｒ１２との直列構成からなる第２のスルーレート制御回路Ｃ１２を備え、ターンオン及びターンオフでスルーレート制御できる。 （もっと読む）

【課題】製造コストを抑えたレベルシフタ回路、及び、そのレベルシフタ回路を備えた表示パネルを提供することを目的とする。
【解決手段】入力信号をレベルシフトするために表示パネルＤＰ上に設けられるレベルシフタ回路Ｃ１であって、入力信号の電圧振幅よりも大きい電源電圧が印加される一対の電源端子と、その一対の電源端子間に接続されるスイッチング素子Ｗ２と、スイッチング素子Ｗ２の閾値Ｖｔｈに対応するバイアス電位に設定され、入力信号が容量結合により入力されたときにバイアス電位を入力信号に重畳してスイッチング素子Ｗ２のゲートに供給する入力端子ＩＴとを備え、スイッチング素子Ｗ２は表示パネルＤＰ上の画素スイッチング素子Ｗ１と同一の導電型であるレベルシフタ回路。 （もっと読む）

【課題】入力電源電圧が出力段のトランジスタの閾値電圧以下の低い領域にあっても、出力電圧の不要な持ち上がりを抑圧し、確実な回路動作を実現する。
【解決手段】出力用ＮＭＯＳトランジスタ１１のバックゲートは、定電流源２５が接続されたバックゲート駆動用ＮＭＯＳトランジスタ１２のドレインに接続されており、出力用ＮＭＯＳトランジスタ１１が未だオンとならない入力電源電圧が低い領域にあっては、バックゲートに正の電圧が印加される一方、入力電源電圧が上昇すると、出力用ＮＭＯＳトランジスタ１１と共にバックゲート駆動用ＮＭＯＳトランジスタ１２がオンとされることで、バックゲートはグランドレベルとされるため、出力用ＮＭＯＳトランジスタ１１の閾値電圧の引き下げと、出力電圧の持ち上がりが抑制されるようになっている。 （もっと読む）

【課題】高速で信号／データを転送することのできる小占有面積の終端回路を内蔵する出力回路を提供する。
【解決手段】パッド（５）を駆動する出力トランジスタ（２ａ、２ｂ、４ａ、４ｂ）をドレイン不純物領域（ＰＤａ、ＮＤａ）を共有する単位トランジスタの並列体で構成し、また、終端抵抗（１２、１４）を介してパッドを終端する終端トランジスタ（１１ａ、１１ｂ、１５ａ、１５ｂ）も、それぞれ、ドレイン不純物領域を共有する単位トランジスタの並列体で構成する。また、終端トランジスタの各単位トランジスタのドレインコンタクト-ゲート間距離（Ｌｐｔ，Ｌｎｔ）は、出力トランジスタの各単位トランジスタのドレインコンタクト-ゲート間距離（Ｌｐｏ，Ｌｎｏ）よりも短くする。サージに対する信頼性を確保しつつ終端回路の面積を低減する。 （もっと読む）

【課題】 高速動作と低消費電力を両立させることが可能なドライバ回路を提供する。
【解決手段】 低電位側電源を基準とした論理信号Ｘが入力されて、高電位側電源Ｖｃｃを基準とした論理信号Ｙを生成するドライバ回路であり、レベルシフト回路１０、出力回路２０、第１の検出制御回路３０、および第２の検出制御回路４０から構成される。ここでは、レベルシフト回路１０に入力する論理信号Ｘおよび反転された論理信号Ｘ^*によって、プルダウン回路２１とトランジスタＱ１１，Ｑ２１とを相補的にオンオフ駆動し、第１の検出制御回路３０からの制御信号ｏｕｔ１に基づいて駆動回路１１を流れるドレイン電流Ｉ１を制御するとともに、第２の検出制御回路４０からの制御信号ｏｕｔ２に基づいてプルダウン回路２１を流れるドレイン電流Ｉ２を制御している。 （もっと読む）