【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、回路規模が小さくチップ面積の増加及びタイミングスキューを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ビット線構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の接続を制御する階層スイッチＳＷを備えている。階層スイッチＳＷの制御のため、ローカルスイッチ制御線ＬＳＬとメインスイッチ制御線ＭＳＬが配置される。ローカルスイッチ制御線ＬＳＬはローカルスイッチドライバＬＳＤにより駆動され、メインスイッチ制御線ＭＳＬはメインスイッチドライバＭＳＤにより選択的に活性化される。メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 （もっと読む）

【課題】ＤＲＡＭに必要なキャパシタの容量を低減し、高度に集積化したＤＲＡＭを提供する。
【解決手段】分割ビット線型ＤＲＡＭにおいて、サブビット線をワード線の下に形成し、ビット線をワード線の上に形成する。分割ビット方式でサブビット線の寄生容量が低減し、かつ、セルトランジスタのオフ抵抗を必要に応じて高いものとすることによって、キャパシタの容量を通常のＤＲＡＭの１／１０以下とすることができる。このため、スタック型キャパシタであっても、その高さを従来のものの１／１０以下とできるので、その上にビット線を設けることも容易となる。また、セルトランジスタの構造を特殊なものとすることでメモリセルあたりの面積を４Ｆ^２とできる。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなる。
【解決手段】１つのビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと４乃至６４個のメモリセル（ＣＬ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ１＿ｎ＿ｍとＳＴｒ２＿ｎ＿ｍを有し、また、選択トランジスタＳＴｒ２＿ｎ＿ｍには相補型インバータ等の増幅回路ＡＭＰ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷による電位変動を増幅回路ＡＭＰ＿ｎ＿ｍでエラーなく増幅でき、ビット線に出力できる。 （もっと読む）

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、隣接グローバルビット線間のカップリングノイズを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。選択ワード線ＷＬ１、ＷＬ２上の４つのメモリセルＭＣに対し、最初にスイッチＳ２を導通、スイッチＳ１を非導通、スイッチＳ３、Ｓ４をグローバルビット線ＧＢＬ１、ＧＢＬ２側にした状態でセンスアンプＳＡ１、ＳＡ２の増幅動作を行い、続いてスイッチＳ２を非導通、スイッチＳ１を導通、スイッチＳ３、Ｓ４をグローバルビット線ＧＢＬ３、ＧＢＬ４側にした状態でセンスアンプＳＡ１、ＳＡ２で増幅動作を行い、グローバルビット線間のカップリングノイズを抑制する。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】半導体装置の微細化により伝送線を高密度に配置する場合であっても、隣接する伝送線間のカップリングノイズの影響を抑制し得る半導体装置を提供する。
【解決手段】本発明の半導体装置は、センスアンプＳＡｅ、ＳＡｏ、グローバルビット線ＧＢＬＬｅ、ＧＢＬＲｅ（第１、第２の伝送線）、ローカルビット線ＬＢＬＬｅ、ＬＢＬＲｅ（第３の伝送線）、スイッチＳ１ｅ、Ｓ１ｏ、Ｓ３Ｌｅ、Ｓ３Ｒｅを備えている。例えばグローバルビット線ＧＢＬＲｅの非アクセス時は、スイッチＳ１ｅが非導通状態に制御され、かつスイッチＳ３Ｒｅを介してローカルビット線ＬＢＬＲｅに固定電位ＶＧＢＰが供給されるように制御が行われる。よって、ローカルビット線ＬＢＬＲｅへのカップリングノイズの影響を抑制してメモリセルＭＣの電荷のリークを防止し、グローバルビット線ＧＢＬＲｅをシールドとして機能させ、動作マージンの向上と充放電電流の削減が可能となる。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】プリセンシング及び分離回路を含む半導体メモリ装置を提供する。
【解決手段】本発明の実施形態による半導体メモリ装置は、第１等化回路によって第１電圧レベルに等化される第１ビットライン対と、第２等化回路によって第２電圧レベルに等化される第２ビットライン対と、前記第１ビットライン対と第２ビットライン対との間に位置し、前記第１ビットライン対と前記第２ビットライン対とを電気的に接続するか、または遮断するプリセンシング及び分離回路と、前記第２ビットライン対に電気的に接続され、前記第２ビットライン対の電圧差を感知して増幅する感知増幅器とを含む。本発明の実施形態によるプリセンシング及び分離回路は、前記感知増幅器が駆動される間に前記第１ビットライン対及び前記第２ビットライン対の間の接続のうち１つを遮断する。 （もっと読む）

【課題】ビット線が階層化された半導体装置においてセンス感度を向上させる。
【解決手段】グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。制御回路は、グローバルビット線ＧＢＬ１，ＧＢＬ２に沿ったセンスアンプＳＡからの距離が互いに等しい階層スイッチＳＷを活性化させる。本発明によれば、どのローカルビット線が選択された場合であっても、寄生ＣＲ分布定数に差が生じないことから、センス感度の低下を防止することが可能となる。 （もっと読む）

【解決手段】
書き込みビット線（４５２）、読み出しビット線（４５４）、及び少なくとも１つのメモリセル（４１０）を含むメモリデバイス（３４０）が提供される。メモリセル（４１０）は、書き込みアクセストランジスタ（４７０）と、読み出しビット線（４５４）及び先の書き込みアクセストランジスタ（４７０）に結合される読み出しアクセストランジスタ（４８０）と、先の書き込みアクセストランジスタ（４７０）に結合されるゲート型横型サイリスタ（ＧＬＴ）デバイス（４６０）とを含む。その多くの特徴の中でも、メモリセル（４１０）は、読み出し及び書き込みビット線（４５４，４５２）を分離することによって読み出し動作中の読み出し障害を回避する。 （もっと読む）

【課題】ブロックリペア装置及び方法を提供する。
【解決手段】本発明によるブロックリペア装置は、複数のセルブロック１０と、前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部３０と、前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部４０と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部５０と、を含む。 （もっと読む）

【課題】高速に動作し、またリーク電流が小さいセンスアンプの制御回路を提供する。
【解決手段】半導体記憶装置においてメモリセルが接続されたビット線対の差電位をCMOSフリップフロップとCMOSフリップフロップとは別の増幅動作を行うプリアンプとを段階的に動作させることで増幅するセンスアンプを制御するための回路であって、プリアンプ（プリアンプ駆動信号SASLNTがHiで動作）を、センスアンプ活性化信号SEがHiで動作するCMOSフリップフロップの動作初期段階（時刻t2〜t4）で起動及び停止させ、CMOSフリップフロップの動作中にその動作とは独立して再びプリアンプを起動及び停止させる（時刻t5〜t6）ようにしてセンスアンプを制御するセンスアンプ制御回路である。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

【課題】半導体記憶装置において、低電圧用途に関して、ノイズによるデータ反転を防ぎ、センス時にビット線容量を低減することで、センス速度を高速化し、データ読み出しを速くする、シェアードＭＯＳトランジスタ・ゲート電圧の制御技術を提供する。
【解決手段】センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。これにより、カラム選択信号を起動するタイミングを速くすることができ、結果として、データ読み出し時間を短縮することができる。 （もっと読む）

【課題】集積回路メモリにおけるスキューされたデータバス状態の間に電荷共有機能を提供する。
【解決手段】電荷共有回路は、電荷リサイクル機能を提供すべく、電荷共有ラインセットにおける容量ラインのそれぞれに結合される。予備のクロック信号は、第１の容量ラインに電圧差を生じさせるよう予備の駆動回路をトリガすべく、第１のクロック期間にワンサイクル早くアクティブになる。第１の容量ラインにおける予備電圧信号は通常より早く生じ、第２の容量ラインと第１の容量ラインとの間の適切な電荷共有を実現する。また、補助制御信号が基準読み取り回路をトリガすることにより、適切な電荷共有のための実数データに存在する電圧と同様のデータおよび電圧が第１の容量ラインに生成される。補助読み取りおよび駆動回路ブロックは、正常な読み取りおよび駆動回路の部分コピーなので、適切な容量性信号ライン上に電圧の一致が生じ得る。 （もっと読む）

【課題】本発明は、ビット線の分割数を減らしながら、ビット線センスマージンを確保することでデバイスサイズを縮小し製造コストを削減するとともに、消費電力を抑制した半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、半導体基板上に形成されたトランジスタと容量からなるメモリセル１０を複数有するメモリセルアレイと、複数のワード線１３と、複数のビット線と、前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプ１１を有し、前記ビット線には複数の前記メモリセル１０が接続され、前記ビット線は複数を一対とし、前記一対のビット線１２ごとにビット線を分割する複数のスイッチ回路１５と前記メモリセル１０から読み出された信号を増幅する複数の第二差動増幅回路１６を有し、前期ビット線は一対ごとに前記センスアンプ１１に接続されることを特徴とする。 （もっと読む）

【課題】センスアンプが小さく、かつデータをメモリセルへ確実に書き込める半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣに接続され、互いに逆極性のデータを伝達する第１および第２のビット線ＢＬＬ、ｂＢＬＬと、第１および第２のセンスノードＳＡ、ｂＳＡと、第１のビット線と第１のセンスノードとの間の第１のトランスファゲートＴＧＬ１と、第２のビット線と第２のセンスノードとの間の第２のトランスファゲートＴＧＬ２と、センスノードＳＡ、ｂＳＡ間のラッチ回路ＦＦ１、ＦＦ２と、メモリセルへのデータ書込みまたはデータ書戻し時に活性化されている書込み信号線ＦＢＬと、データ書込みまたはデータ書戻し時において、第１のビット線に書込み信号線を接続し、かつ第２のビット線に第１のセンスノードを接続し、あるいは、第２のビット線に書込み信号線を接続し、かつ第１のビット線に第２のセンスノードを接続するゲート回路ＧＣＬとを備えている。 （もっと読む）

【課題】ワード及びコモンＩＯの階層構造の効果を充分に発揮しうる構成を実現する。
【解決手段】複数の第１（及び第２）サブワード線は、メインワード線に対応して設けられる。これらサブワード線と交差する複数の第１（及び第２）ビット線の交点に複数の第１（及び第２）メモリセルが設けられ、第１（及び第２）メモリアレイが構成される。サブコモンＩＯ線は、複数の第１（及び第２）ビット線と接続され第１方向に延在する。メインＩＯ線は、サブコモンＩＯ線と接続され第１方向と交差する第２方向に延在する。複数の第１（及び第２）ビット線の夫々とサブコモンＩＯ線の間に設けられる複数の第１（及び第２）スイッチ回路を有する。増幅回路は、サブコモンＩＯ線とメインＩＯ線の間に設けられ、サブコモンＩＯ線を伝達した信号を増幅する。サブコモンＩＯ線の長さは、メインＩＯ線の長さより短い。 （もっと読む）

【課題】読み出しおよび書き込み動作の高速化と低消費電力化を図る。
【解決手段】メモリセルアレイ１と、メモリセルＭＣａのデータ出力ノードに接続され、一方向に並ぶ複数セルで共有されている読み出しビット線ＲＢＬと、メモリセルＭＣａのデータ入力ノードに接続されて同様に共有されている書き込みビット線ＷＢＬと、当該ビット線対の電圧をセンスするセンスアンプＳＡと、センスアンプＳＡの一方入力に接続されている第１センス線（ＲＢＬセンス線ＲＢＬ＿ＳＡ）と、他方入力に接続されている第２センス線（ＷＢＬセンス線ＷＢＬ＿ＳＡ）と、第１センス線と読み出しビット線ＲＢＬとの電気的な接続と非接続を制御する第１ビット線スイッチ（ＢＬスイッチ８ｉｒ）と、第２センス線と書き込みビット線ＷＢＬとの電気的な接続と非接続を制御する第２ビット線スイッチ（ＢＬスイッチ８ｉｗ）とを有する。 （もっと読む）