【課題】ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減する。
【解決手段】少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲート（またはソース及びドレイン）が接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレイン（またはゲート）の電位が制御されることで前記少数キャリアが実質的に存在しないトランジスタの容量値の制御を行う半導体装置とする。前記少数キャリアが実質的に存在しないトランジスタは、ワイドギャップ半導体により設けられていればよい。 （もっと読む）

【課題】配線層の空きスペースを利用して電源補償容量を形成する。
【解決手段】Ｙ方向に配列された複数のメモリマットＭＡＴと、Ｙ方向に隣接するメモリマットＭＡＴ間にそれぞれ配置されたセンス領域ＳＡと、カラム選択信号を生成するカラムデコーダ１３と、複数のメモリマットＭＡＴ上をＹ方向に延在し、カラム選択信号をカラムデコーダ１３から複数のセンス領域ＳＡに供給するカラム選択線ＹＳと、カラムデコーダ１３からみて最も遠いメモリマットＭＡＴａ上に設けられた電源補償容量３０とを備える。電源補償容量３０は、容量電極として機能する電源配線ＶＬ１，ＶＬ２を含み、その少なくとも一方がカラム選択線ＹＳと同じ配線層に形成されている。本発明によれば、カラム選択線ＹＳを形成する必要のないメモリマットＭＡＴａ上に電源補償容量３０を設けていることから、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】メモリセルの非アクティブ（非選択）時に定常的なリーク電流が発生するのを防止する半導体記憶装置を提供する。
【解決手段】ビット線（ＢＩＴ／ＢＩＴＢ）と、前記ビット線に接続されるメモリ要素（メモリセルまたはローカルセンスアンプ）と、ワード線が活性化（ＷＬ＝Ｈ）されることにより前記メモリ要素がアクティブ状態とされる直前の所定期間（ＰＲＥ＝Ｌ）だけ前記ビット線に所定電圧（ＶＤＤ）を印加するプリチャージ回路と、を有する。 （もっと読む）

【課題】入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。
【解決手段】本発明の出力ドライバーは、遅延固定ループから出力されたクロックを受信し、読み出しデータの出力に用いられる第１ＤＬＬクロックを生成し、第１タイミング遅延によってドライビングする第１ドライビング部と、前記遅延固定ループから出力されたクロックを受信し、書き込み動作時の電流消費の低減のために用いられる第２ＤＬＬクロックを生成し、前記第１タイミング遅延より少ない第２タイミング遅延によってドライビングする第２ドライビング部とを備えることを特徴とする。 （もっと読む）

【課題】 製造コストの上昇を招くことなくＮＡＮＤフラッシュメモリにＤＲＡＭを混載することができ、且つチップ面積の増大を招くことなくシステム性能の向上をはかる。
【解決手段】 半導体基板１０上に、ＮＡＮＤセルユニットからなる第１のメモリセルアレイとＤＲＡＭセルからなる第２のメモリセルアレイとを搭載した複合メモリであって、ＮＡＮＤセルユニットは、第１のゲート１４と第２のゲート１６を積層した２層ゲート構成の不揮発性メモリセル１００と不揮発性メモリセル１００の第１及び第２のゲート１４，１６間を接続した選択トランジスタ２００で構成され、ＤＲＡＭセルは、選択トランジスタ２００と同じ構成のセルトランジスタ３００と、不揮発性メモリセル１００又は選択トランジスタ２００と同じ構成のＭＯＳキャパシタ４００で構成されている。 （もっと読む）

【課題】回路面積節約のメモリユニットの提供。
【解決手段】回路面積節約のメモリユニットは、第１トランジスターに読み取り線が接続され、並びにワード線の制御を受け、第２トランジスターが該第１トランジスターと電源端の間に接続され、第３トランジスターが該第２トランジスターに接続され、ならびにビット線の制御を受け、該第３トランジスターが該第２トランジスターの導通／切断を制御し、第４トランジスターが該第３トランジスターと書き込み線に接続され、ならびにビット線の制御を受ける。こうして、４つのトランジスターを使用してメモリユニットを形成でき、回路面積節約の目的を達成する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第２のトランジスタの半導体層にはオフセット領域が設けられた半導体装置を提供する。第２のトランジスタを、オフセット領域を有する構造とすることで、第２のトランジスタのオフ電流を低減させることができ、長期に記憶を保持可能な半導体装置を提供することができる。 （もっと読む）

【課題】より安定した内部電圧を素子に供給可能にした半導体装置を提供する。
【解決手段】内部電圧で動作する主回路と、内部電圧を生成して主回路に配線を介して供給する内部電圧生成部と、第１および第２の電極を備え、第２の電極が接地線に接続された複数の容量素子と、複数の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、容量素子が内部電圧の補償容量として機能するか否かを判定し、容量素子が補償容量として機能すると判定すると、容量素子の第１の電極を上記配線に接続する分離部とを有する。 （もっと読む）

【課題】 本発明は、所定の遅延時間を設定可能な可変遅延回路を提供することを目的とする。
【解決手段】 可変遅延回路は、第１遅延回路６、第２遅延回路７、検出回路８、および選択回路９を備えている。第１遅延回路６は、複数の第１遅延段６ａを縦続接続して構成されており、入力信号を初段で受けている。第２遅延回路７は、第１遅延段６ａと同一の複数の第２遅延段７ａを縦続接続して構成されており、第１タイミング信号を初段で受けている。検出回路８は、第２タイミング信号を受け、各第２遅延段７ａから出力される遅延タイミング信号のうち、第２タイミング信号の遷移エッジに隣接する遷移エッジを有する遅延タイミング信号を求める。選択回路９は、検出回路８が求めた遅延タイミング信号を出力する第２遅延段に対応する第１遅延段から出力される遅延信号を選択する。 （もっと読む）

【課題】オーバードライブを行うセンスアンプを備えた半導体記憶装置において、オーバードライブ電位を安定化させる。
【解決手段】センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給する電源配線２１と、センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給する電源配線２２と、センスアンプＳＡにオーバードライブ電位ＶＯＤを供給する電源配線２３と、電源配線２１と電源配線２３との間に設けられた安定化容量３０とを備える。これにより、低位側書き込み電位ＶＳＳＡに与えられる容量値とオーバードライブ電位ＶＯＤに与えられる容量値が必然的に一致することから、センス動作の初期における低位側書き込み電位ＶＳＳＡの変動とオーバードライブ電位ＶＯＤの変動が相殺される。 （もっと読む）

【課題】周辺回路領域のトランジスタを電源電圧の急激な変動を防止するためのパワーデカップリングキャパシタとして使用することによって半導体メモリ装置の集積度及び信頼性を向上させることのできる半導体メモリ装置及びその製造方法を提供する。
【解決手段】コア領域と周辺回路領域とに分割される基板上に形成される半導体メモリ装置において、前記コア領域及び前記周辺回路領域にかけて拡張されるキャパシタ構造を含み、前記キャパシタ構造の各部分は、前記コア領域ではメモリセルキャパシタとして機能し、前記周辺回路領域では第１及び第２キャパシタとして機能し、前記第１及び第２キャパシタの組み合わせは、第１パワーデカップリングキャパシタ（ｐｏｗｅｒ ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）として機能し、前記周辺回路領域に配置されるトランジスタは、第２パワーデカップリングキャパシタとして機能することを特徴とする。 （もっと読む）

【解決手段】
書き込みビット線（４５２）、読み出しビット線（４５４）、及び少なくとも１つのメモリセル（４１０）を含むメモリデバイス（３４０）が提供される。メモリセル（４１０）は、書き込みアクセストランジスタ（４７０）と、読み出しビット線（４５４）及び先の書き込みアクセストランジスタ（４７０）に結合される読み出しアクセストランジスタ（４８０）と、先の書き込みアクセストランジスタ（４７０）に結合されるゲート型横型サイリスタ（ＧＬＴ）デバイス（４６０）とを含む。その多くの特徴の中でも、メモリセル（４１０）は、読み出し及び書き込みビット線（４５４，４５２）を分離することによって読み出し動作中の読み出し障害を回避する。 （もっと読む）

【課題】センシング遅延回路及びこれを用いた半導体メモリー装置を提供する。
【解決手段】テストモード信号に応答して開始信号を伝達する論理素子と、外部電圧をバルク電圧として受けてしきい電圧が調節されるＭＯＳトランジスタを含む複数のインバータで構成され、前記論理素子の出力信号を所定区間遅延させる遅延部と、前記遅延部の出力信号に応答して前記論理素子の出力信号をバッファリングして出力するバッファーと、を含むセンシング遅延回路とした。 （もっと読む）

【課題】 センスアンプの駆動時に、発生するピーク電流によって電源電圧に降下が生じることを、抑制するセンスアンプ電源電圧供給回路およびその駆動方法を提供する。
【解決手段】 センスアンプ電源電圧供給回路は、第１用途の電源電圧と接地電圧とが供給されてビットラインに載せられたデータをセンシングし増幅するセンスアンプ回路、前記第１用途の電源電圧と前記接地電圧とを前記センスアンプ回路に提供する電源電圧供給部、および、第２用途の電源によって、前記センスアンプの動作始点とその後の一定時間を含む期間に保持されるデカップリングノイズを生成し、前記デカップリングノイズを前記第１用途の電源電圧に提供するデカップリング部を備える。 （もっと読む）

【課題】電源電圧が低下しても所定の基準電圧を生成する。
【解決手段】電源回路４０には、パワーオン／オフ回路１、ＢＧＲ回路用電源電圧発生部２、バンドギャップリファレンス回路３、ＶＩＮＴ発生回路４、ＶＰＰ発生回路５、ＶＡＡ発生回路６、及び１／２ＶＡＡ発生回路７が設けられる。ＢＧＲ回路用電源電圧発生部２には、参照電圧発生回路２ａ及びＢＧＲ回路用電源電圧発生回路２ｂが設けられる。参照電圧発生回路２ａは、パワーオン信号Ｓｐｗｏｎが入力され、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂを生成する。参照電圧Ｖｓｎ１は、外部高電位側電源Ｖｄｄ電圧が０．８Ｖから４Ｖの範囲で、低温から高温領域まで、外部高電位側電源Ｖｄｄ電圧依存性がなく、略一定な電圧である。ＢＧＲ回路用電源電圧発生回路２ｂは、参照電圧Ｖｓｎ１及び制御電圧Ｖｃｍｂが入力され、参照電圧Ｖｓｎ１を昇圧した、例えば２ＶのＢＧＲ回路用電源電圧Ｖｓｎ２を生成する。 （もっと読む）

【課題】本発明は、多くの数の機能及び多くの数のオプションを指定可能なコード割り当てに対応する構成の設定レジスタを有する半導体集積回路を提供することを目的とする。
【解決手段】半導体集積回路は、複数の端子と、複数の端子から入力される複数のビットのうちの一部である第１の所定数のビットにより一意に特定されると、複数のビットから第１の所定数のビットを除いた残りのビットのうちの少なくとも一部である第２の所定数のビットを格納する第１のラッチと、複数の端子から入力される複数のビットのうちの一部である第３の所定数のビットにより一意に特定されると、複数のビットから第３の所定数のビットを除いた残りのビットのうちの少なくとも一部である第４の所定数のビットを格納する第２のラッチを含み、第１の所定数と第３の所定数とは異なり、第２の所定数と第４の所定数とは異なることを特徴とする。 （もっと読む）

【課題】 リフレッシュ動作をより少ない容量で行うことができ、これにより小型化を可能とする半導体記憶装置とセンスアンプ駆動方法を実現する。
【解決手段】 複数のメモりセルと、前記複数のメモリセルから読み出した電圧を増幅する複数のセンスアンプと、オートリフレッシュコマンドが入力された時に、駆動対象となるセンスアンプを複数のグループに分割し、順次駆動を行う制御回路と、前記分割されたグループの一つの駆動を可能とする容量を形成する容量素子群と、を有する。 （もっと読む）

【課題】チャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（キャパシタ）が生じることを回避する。
【解決手段】チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。昇圧された電圧（３×ＶＤＤ）は、ＮＭＯＳトランジスタＭ４´を介して、内部電源線２１に向けて出力され、内部電圧ＶＰＰを生じさせる。 （もっと読む）

【課題】動作速度を向上しつつ、ノイズ耐性を向上出来る半導体記憶装置及びその制御方法を提供すること。
【解決手段】 データを保持する複数のメモリセルＭＣを備えたメモリセルアレイ１０と、前記メモリセルＭＣから読み出されたデータを外部へ出力する出力バッファ回路１５と、前記メモリセルＭＣのアドレス信号を受信し、且つノイズを除去するノイズフィルタ３９を有する入力バッファ回路１６とを具備し、前記ノイズフィルタ３９のフィルタ長は、前記出力バッファ回路１５における前記データの出力能力に応じて可変である。 （もっと読む）

【課題】従来の遅延回路は、信号遅延の特性を正温度特性とすることが困難であった。
【解決手段】本発明にかかる遅延回路は、入力信号に対する出力信号の遅延時間を設定する遅延時間設定回路ＤＣ１０と、遅延時間設定回路ＤＣ１０の入力端子Ｄｉｎ１０に接続され、遅延時間設定回路ＤＣ１０の入力端子Ｄｉｎ１０に第１の電圧を設定する第１のトランジスタＳＴｒ１０と、遅延時間設定回路ＤＣ１０の出力端子Ｄｏｕｔ１０に接続され、遅延時間設定回路ＤＣ１０の出力を第２の電圧にリセットし、第１の電圧が設定された後に遅延時間設定回路ＤＣ１０の出力端子Ｄｏｕｔ１０のリセットを解除する第２のトランジスタＲＴｒ１０とを有するものである。 （もっと読む）