【目的】本発明は半導体集積回路装置に内蔵されたメモリの動作試験の精度を向上させることを目的とする。
【構成】同一チップ１１上にメモリ４と論理回路１２とが形成され、前記チップ１１の試験専用端子Ｔi から入力されるアドレス信号ＡＤに基づいて前記メモリ４の動作試験が行われる。そして、前記試験専用端子Ｔi から入力される多ビットのアドレス信号ＡＤに基づいて該アドレス信号ＡＤがメモリ４の入力ポートＰi に入力された後に前記アドレス信号ＡＤに基づいて所定のパルス幅の書き込み制御信号ＷＥを該メモリに出力するメモリ試験回路１３が備えられる。 （もっと読む）

【目的】 デジタル部とアナログ部が混在する半導体集積回路において、デジタル部及びアナログ部の試験を個々に直接に、かつ容易にすることができる半導体集積回路の試験回路を提供する。
【構成】 データセレクタ１６は、デジタル入力端子１又はデジタル部５より信号を入力してアナログ部６及びデータセレクタ１４に出力する。データセレクタ１７は、アナログ部６又はアナログ端子２１より信号を入力してデジタル部５及びデータセレクタ１５に出力する。データセレクタ１４は、デジタル部５又はデータセレクタ１６より信号を入力して出力バッファ４に出力する。データセレクタ１５は、デジタル部５又はデータセレクタ１７より信号を入力して出力バッファ１３に出力する。データセレクタ１４，１５，１６，１７は外部信号で制御される。 （もっと読む）

【目的】 ＪＴＡＧ試験ポートを提供し、またプログラマブルデジタルプロセッサーの高速試験を備える集積回路（ＩＣ）に関する。
【構成】 試験プログラムを特定の試験データレジスター（ＴＤＲ）１１へ転送することにより高速コアロジック回路網の試験の速度を速める。この試験データレジスター１１は、試験中にロジック回路網に前記プログラムをダウンロードし、その結果をアップロードする。これは、コアロジックがそれの通常動作速度で試験を実行できるようにし、また他の試験のためのＪＴＡＧ規格の適合性をまだ維持する。 （もっと読む）