【課題】複数のプロセッサ，ＩＯ等から要求により資源部へのデータ転送要求を発生するデータ転送要求部，前記データ転送要求を調停して一つのデータ転送要求元を起動する制御を行う調停部，データ転送の対象となる複数の資源に対応してバッファから成る資源部とを備えた情報処理装置に関し，データ転送に対して高速なデータ転送を行うことを可能とする。
【解決手段】資源部３の複数の各資源のバッファ３ａに対応してその資源が転送中か否かを表すビジーフラグ３ｂを設け，ビジーフラグの状態を調停部２に供給し，調停部２はデータ転送要求部１からの転送要求に対し，ビジーフラグ３ｂの状態を判別することにより資源の獲得が可能か否か判別して，可能な場合はデータ転送要求元にデータ転送の起動を発生すると共に該当するバッファ３ａのビジーフラグを転送中に設定するよう構成する。 （もっと読む）

【目的】 データ処理装置（１２）と、ディスク・データ記憶サブシステム（１４）と、ディスク・マネージャ（１６）とを有するデータ処理システム（１０）を操作するための装置および方法を提供する。
【構成】 本方法は、（ａ）ディスク・データ記憶システムを、第一の区画（２８）と第二の区画（３０）を含む複数の区画に区分するステップと、（ｂ）格納されるときにそれぞれが第一の所定のしきい値を超えるアクセス活動値を有する論理トラックなどの複数のデータ単位で構成されたセグメントを格納するためにログ構造ファイル・システム（ＬＳＦＳ）として少なくとも第一の区画を管理するステップと、（ｃ）格納されるときにそれぞれが第一の所定のしきい値より小さいアクセス活動値を有する複数の非活動データ単位で構成されたセグメントを第二の区画内に格納するステップとを含む。 （もっと読む）

【目的】 駆動すべきオブジェクトが発生した場合、直ちにそれに対するワーク領域を検出しデータの割り当てを実行する。
【構成】タスクジェネレーター１２は、ＣＰＵ１０を介してワーク領域取得手段３に指示を与え、メモリ１１上にワーク領域を確保する。このとき、ワーク領域取得手段３は、最先領域ポインタ部１が指示する最先の未使用のワーク領域２０１の先頭アドレス取得する。このようにすると２番目のワーク領域２０２が未使用のワーク領域の中で最先のものになるので、最先領域ポインタ部１の内容を２番目の未使用のワーク領域２０２の先頭アドレスを示すポインタ値に更新する。 （もっと読む）

【目的】 １マシンサイクルでのアクセスが行なえるアドレス範囲を拡大し、かつ拡大範囲の自由度を確保することを目的とする。
【構成】 プロセッサからみてその内部レジスタと同じようにアクセス可能なプロセッサ専用外部ストレージ５の各記憶領域のアドレス信号４として、命令中の、プロセッサ専用外部ストレージ５に対するアドレス１及びこれに続く上位側のｍビットのプロセッサ走行レベル表示用信号２の他に、このｍビットおよびその上位側に続くｋビットのサイズからなるアドレス拡大用信号３を用いる場合に、アドレス拡大用信号３の中のｍビットがプロセッサ走行レベル表示用信号２に優先するかたちの排他出力をプロセッサ専用外部ストレージ５に与え、アドレス設定範囲を２^k 倍に拡大するとともに、プロセッサ走行レベル表示用信号２に優先したアドレス設定を行なえるように構成する。 （もっと読む）

【目的】 タスク切り換えに要する時間を短縮する。
【構成】 レジスタバンク（Ｓ１０７）と、レジスタバンクの空き領域の区画の詰め合わせによるバンクアドレスの変化を補正するレジスタバンクアドレスを補正するアドレス補正レジスタ（Ｓ１１２）と、バンクアクセスアドレスを求めるバンクアドレス演算ユニット（Ｓ１１４）と、物理アドレスを拡張アドレスに変換する拡張アドレス演算ユニット（Ｓ１１３）とから構成されるＭＭＵ（Ｓ１０３）を有する。このＭＭＵ（Ｓ１０３）にレジスタバンクに設定するページレジスタデータテーブルと、レジスタバンクアドレス変換テーブルと、レジスタバンク空き領域管理テーブルと、タスク管理プログラムを設ける。これにより、レジスタバンクにページレジスタが設定されている場合は、タスク切り換えがレジスタブロック切り換えとなり、タスク切り換えに要する時間を短縮することが可能となる。 （もっと読む）

【目的】メモリ内部に通常のアクセスと異なる動作モ−ドを１つ以上のアクセスサイクルにまたがって有効にし、メモリのビット構成に影響しない記憶回路及びその動作モード設定方法を提供する。
【構成】データの読み出し、書き込み及び保存が任意に行える記憶素子と、通常のアクセスと異なる動作モ−ドを格納するレジスタからなる記憶回路において、レジスタの設定デ−タ入力信号として、ビット構成に依存しないデ−タ信号と異なるアドレス信号等を用い、設定サイクルは通常のメモリアクセスサイクルと異なるサイクルとして識別できるよう、メモリの既存の制御信号を、通常のメモリアクセスと異なるＲＡＳ信号の立下がりとＷＥ信号の組合せのタイミングを用いて指定する。 （もっと読む）