【課題】高速転送が可能なメモリカード１、高速転送が可能なホストデバイス２、および、高速転送が可能なサンプリングクロックの調整方法を提供する。
【解決手段】
メモリカード１は、コマンド信号、レスポンス信号、データ信号およびステータス信号を、クロック信号と同期して送受信するための制御を行うメモリコントローラ１１と、クロック信号をサンプリングクロック信号として位相を調整するためにホストデバイス２が使用するチューニングパターン信号を送信するためのチューニングパターン信号を記憶するメモリ側パターン信号記憶部１５とを有し、第１のチューニングパターン信号をコマンドライン３２を介して、第２のチューニングパターン信号をデータライン２１を介して、同時に送信する。 （もっと読む）

【課題】 異なる周波数で動作する二つの装置間で同期転送を可能するとともに、夫々の装置が独立して並列に処理を実行できる高処理効率の非同期転送システムを提供する。
【解決手段】 装置１と装置２の通信系路上に、装置１の内部クロックで動作する第１インタフェース回路４と装置２の内部クロックで動作する第２インタフェース回路５を備え、第１及び第２インタフェース回路は、夫々、自身側のレディ信号を相手側インタフェース回路に送信する一方、相手側インタフェースから送信された相手側のレディ信号を受け取ると応答信号を生成して自身側の装置に伝え、相手側の装置が通信可能状態にないか、或いは自身側の装置が通信可能状態にない場合には双方の装置が通信可能状態になるまで待機状態とする。 （もっと読む）

【課題】ソースクロック信号を必要とせずにソースシンクロナス転送方式と同等以上の並列高速伝送を実現する。
【解決手段】送信側集積回路と受信側集積回路を複数の伝送経路を介して接続する。前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する。前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する。 （もっと読む）

【課題】 複合デバイスのチップセレクト信号線の本数の変更をせずとも、デバイス機能部ごとに適した条件で動作させることが可能となる。
【解決手段】
本発明の携帯通信端末１００は、複合デバイス２５０と、複合デバイスに含まれる複数のデバイス機能部２５２いずれかに対応するチップセレクト信号を送信する複数のチップセレクト送信端子２６２を有する制御デバイス２６０と、複数のチップセレクト信号の論理和をチップセレクト受信端子２５６に出力するインターフェースデバイス２７０と、を備え、制御デバイスは、デバイス機能部それぞれのアクセススピードに応じた信号時間長のチップセレクト信号を各チップセレクト送信端子から送信することを特徴としている。 （もっと読む）

【課題】機器全体としての応答性の向上を図ることができるようにする。
【解決手段】デバイス１２Ａ₁とデバイス１２Ａ₂に対して同一のデータを転送する場合、デバイス１２Ａ₂に割り当てられているスレーブアドレスを、デバイス１２Ａ₁に割り当てられているスレーブアドレスと同一のものとなるように変更を指示し（Ｓ１２）、デバイス１２Ａ₁に対してACKを返さないように指示し（Ｓ１３）、同一のスレーブアドレスを使用して、同一のデータを、デバイス１２Ａ₁とデバイス１２Ａ₂のそれぞれに転送し（Ｓ１４）、デバイス１２Ａ₂のみから送られるACKを受信する（Ｓ１５）。本発明は、たとえば、I2C通信を行うデータ処理装置に適用できる。 （もっと読む）

【課題】ＰＣＩエキスプレスに準拠するリンク伝送路に接続されたＰＨＹ回路を備え、Ｌ１ステートにおいて従来技術に比較して消費電力を大幅に削減できる半導体回路を提供する。
【解決手段】
クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。また、リンクコントローラ５１は、Ｌ１ステートにおいてＰＬＬ回路５５の動作を停止する。ＰＨＹ回路５２は、Ｌ１ステートにおいて、クロック信号ＣＬ２を用いてルートコンプレックスデバイス２からのデータパケットを検出する。 （もっと読む）

【課題】 処理回路部での消費電力を低減すること。
【解決手段】インタフェース回路（２０）は、入力データ（Ｄ_ＩＮ）を所定の時間保持し、この所定の時間（Ｔ）経過後に保持したデータを処理用データ（Ｄ_Ｐ）として出力する一時保管メモリ部（２２）と、転送クロック信号（ＣＫ_Ｔ）と入力データ（Ｄ_ＩＮ）とを受け、転送クロック信号（ＣＫ_Ｔ）に基づいて入力データ（Ｄ_ＩＮ）の変化速度を監視して、監視結果（Ｓ_ＳＬ）を出力するデータ変化速度監視部（２４）と、監視結果（Ｓ_ＳＬ）に基づいて、処理回路部（１０）が処理用データ（Ｄ_Ｐ）を処理するのに最適で、かつ転送クロック信号（ＣＫ_Ｔ）をｎ分周してなる分周クロック信号を決定して、この決定した分周クロック信号を処理クロック信号（ＣＫ_Ｐ）として処理回路部（１０）へ供給するクロック決定部（２６）と、を備える。 （もっと読む）

【課題】トンネリングインターコネクトを介してトンネリングを実行する場合に、トンネリングされるプロトコルの明示的および暗示的なタイマを管理するメカニズムを提供する。
【解決手段】方法は、トンネリングインターコネクトに結合されているプロトコルスタックにおいて通信を受信する段階と、トンネリングインターコネクトに対応付けられている遅延に対応するべく、通信種類は、変更後タイミングに影響されるか否かを決定する段階と、少なくとも１つのスタックロジックのタイミングを調整して、遅延に対応する段階と、調整されたタイミングを用いて通信を処理する段階とを備える。 （もっと読む）

【課題】データ同士のスキューを可及的に低減できるデータ伝送回路を提供する。
【解決手段】例えば複合機１の主電源がオンされると、或いは、画像形成動作を実施しない期間の或るタイミングで、当該複合機１のモードを、各差動ドライバ部２０５〜２０７のドライブ能力の設定処理を実施するキャリブレーションモードに設定するモード設定部４６と、前記差動ドライバ２０５〜２０７のドライブ能力の段階を順番に切り替えていくドライブ能力設定部４８と、前記ドライブ能力の各段階において、予め定められた補正用信号がパラシリ変換部２０１〜２０３から出力されるように送信制御回路２００に指示を与え、前記補正用信号を前記シリパラ変換部３０７〜３０９で受信したタイミングを、受信制御回路３００を用いて検出する検出部４７とを備えた。 （もっと読む）

【課題】シリアルＡＴＡインタフェースのパワーマネージメント制御において、ホストとデバイスとの間の通信がデッドロック状態に陥ることを回避すること。
【解決手段】デバイス１０のシリアルＡＴＡインタフェース制御部１２は、ホスト２０にパワーマネージメント要求（ＰＭＲＥＱ４０２）を送信し、ホストから返された応答に応じてシリアルＡＴＡバス３０をパワーセーブモードへ切り替える。そして、ホストにＰＭＲＥＱ４０２を送信後、所定時間Ｔ０を経過してもホストから応答がなく、ホストからのパワーマネージメント要求（ＰＭＲＥＱ４０１）を受信し続ける場合、ホストへのＰＭＲＥＱ４０２の送信を止めるとともに、ホストからのＰＭＲＥＱ４０１を否定する応答（ＰＭＮＡＫ４０３）を返す。 （もっと読む）