【課題】本発明は、入力信号の周波数が一定ではない場合や、非同期サンプリングによって得られるサンプリングデータから周波数解析を行う場合であっても、高精度に計測することが可能な周波数解析装置に関する。
【解決手段】入力信号を所定周波数と同期する間隔で所定周期分、サンプリングするサンプリング部と、入力信号の周波数を決定する周波数決定部と、周波数決定部で決定された周波数に基づいてサンプリング部により得られたサンプリングデータのサンプル数を補正するサンプル数補正部と、サンプル数が補正されたサンプリングデータと周波数決定部で決定された周波数に基づいて、台形近似補正を行って離散フーリエ変換を行う離散フーリエ変換演算部と、を有する周波数解析装置である。 （もっと読む）

【課題】入力信号の振幅が一定ではない場合でも、離散フーリエ演算回路規模の増大を抑制する。
【解決手段】回転因子テーブル格納部は、複素平面上の単位円周上に配置された回転因子を位相に対応付けて格納する。補正値特定部は、入力信号の振幅に応じて、入力信号の位相を補正する第一の補正値及び第二の補正値を特定する。補正位相生成部は、特定された第一の補正値及び第二の補正値それぞれを用いて入力信号の位相を補正して第一の位相及び第二の位相を生成する。加算部は、生成された第一の位相及び第二の位相それぞれに対して、回転因子テーブルに記憶された任意の回転因子に対応する任意位相を加算する。回転演算部は、任意位相を加算した第一の位相および第二の位相に対応する第一の回転因子及び第二の回転因子を回転因子テーブルから取得し、取得した第一の回転因子及び第二の回転因子を積算することにより、入力信号に対する回転演算の結果を取得する。 （もっと読む）

【課題】対称群S_n上の量子フーリエ変換F_snを実行するための多項式サイズの量子回路を生成する技術を提供する。
【解決手段】正規直交基底計算部３が、箱の数がnの標準ヤング盤のそれぞれに対応するアダプテッドゲルファンドツェッテリン基底である正規直交基底を計算する。量子回路生成部４が、計算された正規直交基底をg_bを表した行列表現ρ_ij(g_b)の直和である行列表現ρ(g_b)を生成する処理を各bについて行い、生成された行列表現ρ(g₀),ρ(g₁),…,ρ(g_n-1)を構成する列行列を左上に位置する列行列から順次所定の値を乗算して組み合わせてd_ρi・n×d_ρi・nの行列M_ρiを構成する処理を各iについて行い、d_ρ1個のM_ρ1,d_ρ2個のM_ρ2,…,d_ρan-1個のM_ρan-1の直和を行列G_nとする。 （もっと読む）

【課題】１ステージ分のバタフライ演算回路を用意して行う従来の方法では、処理する信号数が大きくなると回路規模が大きくなってしまう問題点があった。また、FFT演算を少ないハードウェア量で出来るだけ処理時間を短くすることに課題がある。
【解決手段】従来手法で１ステージ分のバタフライ演算回路で行っていた演算を、1個のバタフライ演算部を繰り返し使って演算することでゲート数を削減する。また、FFT演算の順番を並び替える最適化をすることで、RAMのリード回数削減と処理時間の短縮を実現する。さらに、RAMから中間データを読み出すアドレスを各ステージで共通化することでアドレス生成部を小型化し、ゲート規模の削減を図る。 （もっと読む）

【課題】離散コサイン変換処理及び離散サイン変換処理を、少ない演算回数で同時に行う。
【解決手段】直交変換部３のＤＣＴ・ＤＳＴ処理部３１は、ＤＣＴ及びＤＳＴの直交変換処理を行う際に、ＤＣＴ及びＤＳＴを別々に行う場合の積和演算の一部を共有化する。具体的には、ＤＣＴ・ＤＳＴ処理部３１は、Ｎ＝４の場合、入力信号ｘ０〜ｘ３に対する第１段階の積和演算を行い、第１段階の積和演算の結果を用いて第２段階の積和演算を行い、第２段階の積和演算の結果であるＤＣＴ係数Ｃ０〜Ｃ３及びＤＳＴ係数Ｓ０〜Ｓ３を生成する。この場合、第１段階の積和演算の結果を、ＤＣＴ係数Ｃ０〜Ｃ３及びＤＳＴ係数Ｓ０〜Ｓ３を生成するための共通の結果として、第２段階の積和演算に用いる。これにより、ＤＣＴ及びＤＳＴの処理を共通化でき、従来に比べて演算回数を減らすことができる。 （もっと読む）

【課題】ＦＦＴ演算を高速化すること。
【解決手段】多次元の第１行列データを変換演算する演算部２１と、第１行列データの少なくとも１行の連続する行を含む一部のデータである第２行列データを記憶する第１メモリ１０と、１回のアクセスでアクセスできる最小ビット数を有し、第１行列データを記憶する第２メモリ１２と、を具備し、演算部は、第２行列データを最小ビット数以上の大きさの行列データである第３行列データに分割し、第３行列データを各々行列転置させ、第２行列データを行列転置された第３行列データ単位で第２メモリに記憶させ、第１行列データが行列転置されるように、行列転置された第１行列データの少なくとも１行の連続する行を含む一部のデータである第４行列データを第３行列データ単位で第２メモリから第１メモリに記憶させ、第１メモリに記憶された第４行列データを１行単位で変換処理を行なう演算装置。 （もっと読む）

【課題】一部の入力信号のみが固定ビット長を超過しているような場合にも、情報の欠落を抑える。
【解決手段】高速フーリエ変換および逆高速フーリエ変換を行うための変換処理を固定ビット長の固定小数点演算で行う高速フーリエ変換装置（１０）において、変換処理を行う際の入力信号に、固定小数点演算を行うための固定ビット長を越えるビット長超過信号が含まれている場合には、入力信号に含まれているビット長超過信号に対して固定ビット長以内に収まるようにビット長の補正を行い、入力信号に含まれているビット長超過信号以外の信号に対してはビット長の補正を行わない部分データ補正部（１１、１２）を備える。 （もっと読む）

【課題】消費電力を抑制すると共に、小型化したフーリエ変換処理装置を提供することである。
【解決手段】無線通信に用いられるフーリエ変換処理装置１０であって、バタフライ演算回路２０を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構１１と、フーリエ変換機構１１へ入力するデータを格納する第一のメモリ１３と、第一のメモリ１３へ入力するデータの配列を並び替える第一のコミュテータ１５と、第一のメモリ１３から出力され、バタフライ演算回路２０へ入力するデータの配列を並び替える第二のコミュテータ１６とを備える。 （もっと読む）

【課題】 Ｎ点の連続する入力に対して少ないメモリ量でＦＦＴ演算する。
【解決手段】 この発明に係るＦＦＴ演算装置は、Ｎ点の入力データの前半のデータ、Ｎ点の中間データがＮ点の出力データとなるまで、Ｎ点の中間データに対して生成されるＮ点の中間データを繰り返し記憶するデータ記憶部と、Ｎ点の入力データの前半と後半のデータに対してＮ点ＦＦＴ演算のバタフライ演算を実行してＮ点の中間データを生成する基数２のバタフライ演算器と、回転因子係数を記憶する回転因子記憶部と、回転因子係数に基づく基数Ｋのバタフライ演算を実行して、Ｎ点の中間データを生成する基数Ｋのバタフライ演算器と、Ｎ点ＦＦＴ演算処理済みのＮ点の入力データに対するＮ点の出力データを出力する処理サイクルおよびＮ点ＦＦＴ演算処理中のＮ点の入力データの前半と後半のデータに対するＮ点の中間データを生成する処理サイクルを同時に実行させる制御部を備えた。 （もっと読む）