フーリエ変換処理装置
【課題】消費電力を抑制すると共に、小型化したフーリエ変換処理装置を提供することである。
【解決手段】無線通信に用いられるフーリエ変換処理装置１０であって、バタフライ演算回路２０を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構１１と、フーリエ変換機構１１へ入力するデータを格納する第一のメモリ１３と、第一のメモリ１３へ入力するデータの配列を並び替える第一のコミュテータ１５と、第一のメモリ１３から出力され、バタフライ演算回路２０へ入力するデータの配列を並び替える第二のコミュテータ１６とを備える。
【解決手段】無線通信に用いられるフーリエ変換処理装置１０であって、バタフライ演算回路２０を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構１１と、フーリエ変換機構１１へ入力するデータを格納する第一のメモリ１３と、第一のメモリ１３へ入力するデータの配列を並び替える第一のコミュテータ１５と、第一のメモリ１３から出力され、バタフライ演算回路２０へ入力するデータの配列を並び替える第二のコミュテータ１６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フーリエ変換処理装置に関し、特に、無線通信に用いられるフーリエ変換処理装置に関するものである。
【背景技術】
【０００２】
昨今の無線通信に利用されているＩＥＥＥ８０２．１１ｎ規格には、ＭＩＭＯ−ＯＦＤＭ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｍｕｌｔｉ Ｏｕｔｐｕｔ − Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）伝送方式が採用されている。ＭＩＭＯ−ＯＦＤＭ伝送方式では、データを無線で送受信するために、フーリエ変換および逆変換が必要である。
【０００３】
ここで、ＩＥＥＥ８０２．１１ｎ規格では、１個のデータストリームで１２８ポイントのフーリエ変換を実行する。このようなフーリエ変換処理装置は、例えば、Yu-Wei Lin, et al.,”Design of an FFT/IFFT Processor for MIMO OFDM Systems,” IEEE Trans, CAS-I, vol. 54, pp. 807-815, April 2007.（非特許文献１）に開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Yu-Wei Lin, et al.,”Design of an FFT/IFFT Processor for MIMO OFDM Systems,” IEEE Trans, CAS-I, vol. 54, pp. 807-815, April 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１は、非特許文献１に開示の従来のフーリエ変換処理装置１００の回路構成を示す図である。図１１を参照して、フーリエ変換処理装置１００は、Ｒ８ＭＤＣ（Ｒａｄｉｘ‐８ Ｍｕｌｔｉ‐Ｐａｔｈ Ｄｅｌａｙ Ｃｏｍｍｕｔａｔｏｒ）１０１と、Ｒ２ＳＤＦ（Ｒａｄｉｘ‐２ Ｓｉｎｇｌｅ‐Ｐａｔｈ Ｄｅｌａｙ Ｆｅｅｄｂａｃｋ）１０４と、Ｒ８ＭＤＣ１０１へ入力するデータを格納する第一のメモリ１０２と、Ｒ２ＳＤＦ１０４から出力するデータを格納する第二のメモリ１０３とを備える。フーリエ変換処理装置１００は、データストリームが８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。
【０００６】
図１２は、従来のＲ８ＭＤＣ１０１の回路構成を示す図である。図１２を参照して、Ｒ８ＭＤＣ１０１は、遅延要素（Ｄｅｌａｙ Ｅｌｅｍｅｎｔｓ：ＤＥ）２００と、コミュテータ（Ｃｏｍｍｕｔａｔｏｒ）２０１と、遅延要素２０２と、第一のバタフライ演算回路（Ｂｕｔｔｅｒｆｌｙ Ｕｎｉｔ）２０３と、複素乗算器（Ｎｏｎ−Ｔｒｉｖｉａｌ Ｍｕｌｔｉｐｌｉｅｒ）２０４と、遅延要素２０５と、コミュテータ２０６と、遅延要素２０７と、第二のバタフライ演算回路２０８とを含む。遅延要素２００は、複数の遅延ユニットを含み、複数の遅延ユニットは、それぞれ異なる遅延量を有している。それぞれの遅延量ｘを図１２中の遅延ユニット毎に示しており（ＤＥ：ｘ）、例えば遅延ユニット２００ａの遅延量ｘは５６である。他の遅延要素２０２，２０５，２０７においても同様に、複数の遅延ユニットを含み、それぞれ異なる遅延量を有している。また、図１３は、Ｒ２ＳＤＦ１０４の回路構成を示す図である。図１３を参照して、Ｒ２ＳＤＦ１０４においても、遅延ユニット１０４ａを含む構成である。
【０００７】
図１４は、第一のメモリ１０２から出力され、Ｒ８ＭＤＣ１０１に入力されるデータを示す図である。図１５は、Ｒ８ＭＤＣ１０１の第一のバタフライ演算回路２０３に入力されるデータを示す図である。Ｒ８ＭＤＣ１０１は、遅延要素２００，２０２、およびコミュテータ２０１により、図１４に示すデータの配列を図１５に示すデータの配列とするようデータの順番を並び替える。すなわち、図１４に示すデータに対して、第一のバタフライ演算回路２０３に入力されるデータは、図１５に示す配列でなければならず、データの配列の並び替えを行う必要がある。
【０００８】
ここで、ハードウェアにおいて、上記したような遅延要素を実現しようとすると、シフトレジスタ等が必要となり、フーリエ変換処理装置の構成が大型化する。したがって、なるべく遅延要素を設ける数を少なくすることが好ましい。また、遅延要素を複数設けると、その消費電力も大きくなり、フーリエ変換処理装置そのものの消費電力も大きくなってしまう。
【０００９】
この発明の目的は、消費電力を抑制すると共に、小型化したフーリエ変換処理装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るフーリエ変換処理装置は、無線通信に用いられる。フーリエ変換処理装置は、バタフライ演算回路を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構と、フーリエ変換機構へ入力するデータを格納する第一のメモリと、第一のメモリへ入力するデータの配列を並び替える第一のコミュテータと、第一のメモリから出力され、バタフライ演算回路へ入力するデータの配列を並び替える第二のコミュテータとを備える。
【００１１】
こうすることにより、フーリエ変換処理装置は、装置に入力されたデータに対し、第一のコミュテータおよび第二のコミュテータを用いることにより、バタフライ演算回路へ入力する際の配列を並び替えることができる。したがって、遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置を小型化することができ、消費電力を抑制することができる。
【００１２】
好ましくは、フーリエ変換処理装置は、フーリエ変換機構から出力するデータを格納する第二のメモリと、第二のメモリへ入力するデータの配列を並び替える第三のコミュテータと、第二のメモリから出力するデータの配列を並び替える第四のコミュテータとをさらに備える。
【００１３】
さらに好ましくは、フーリエ変換処理装置は、データストリーム数をｍとし、ｓを自然数とすると、ｍ＝２ｓであり、各データストリームのフーリエ変換ポイント数をｎとし、ｔを自然数とすると、ｎ＝２ｔである。こうすることにより、フーリエ変換処理装置を様々なストリーム数、およびポイント数に適用させることができる。
【００１４】
一実施形態として、フーリエ変換処理装置は、データストリーム数が８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。
【発明の効果】
【００１５】
この発明に係るフーリエ変換処理装置は、装置に入力されたデータに対し、第一のコミュテータおよび第二のコミュテータを用いることにより、バタフライ演算回路へ入力する際の配列を並び替えることができる。したがって、遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置を小型化することができ、消費電力を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の一実施形態に係るフーリエ変換処理装置の回路構成を示す図である。
【図２】第一のコミュテータ、第二のコミュテータ、および第一のメモリの詳細な回路構成を示す図である。
【図３】第一のメモリを示す模式図である。
【図４】第一のコミュテータに入力されるデータの一例を示す図である。
【図５】図４に示すデータを１６ポイント毎に集約した場合を示す図である。
【図６】図５に示すデータを並び替えることにより、第一のコミュテータから出力する際のデータの配列を示す図である。
【図７】書き込み位置を制御されて、図６に示すデータから第一のメモリに書き込まれたデータの配列を示す図である。
【図８】図７に示すデータを並び替えることにより、第二のコミュテータから第一のバタフライ演算回路に出力する際のデータの配列を示す図である。
【図９】消費電力を示す表である。
【図１０】回路面積を示す表である。
【図１１】非特許文献１に開示の従来のフーリエ変換処理装置の回路構成を示す図である。
【図１２】従来のＲ８ＭＤＣの回路構成を示す図である。
【図１３】Ｒ２ＳＤＦの回路構成を示す図である。
【図１４】第一のメモリから出力され、Ｒ８ＭＤＣに入力されるデータを示す図である。
【図１５】Ｒ８ＭＤＣの第一のバタフライ演算回路に入力されるデータを示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、この発明の一実施形態に係るフーリエ変換処理装置について説明する。図１は、この発明の一実施形態に係るフーリエ変換処理装置１０の回路構成を示す図である。図１を参照して、フーリエ変換処理装置１０は、フーリエ変換処理装置１０に入力されたデータに対してフーリエ変換を行うフーリエ変換機構１１と、Ｒ２ＳＤＦ（Ｒａｄｉｘ‐２ Ｓｉｎｇｌｅ‐Ｐａｔｈ Ｄｅｌａｙ Ｆｅｅｄｂａｃｋ）１２と、フーリエ変換機構１１へ入力するデータを格納する第一のメモリ（Ｉｎｐｕｔ ＲＡＭ）１３と、フーリエ変換機構１１から出力するデータを格納する第二のメモリ（Ｏｕｔｐｕｔ ＲＡＭ）１４と、第一のメモリ１３へ入力するデータの配列を並び替える第一のコミュテータ（Ｐｒｅ−Ｃｏｍｍｕｔａｔｏｒ）１５と、第一のメモリ１３から出力するデータの配列を並び替える第二のコミュテータ（Ｐｏｓｔ−Ｃｏｍｍｕｔａｔｏｒ）１６と、第二のメモリ１４へ入力するデータの配列を並び替える第三のコミュテータ（Ｐｒｅ−Ｃｏｍｍｕｔａｔｏｒ）１７と、第二のメモリ１４から出力するデータの配列を並び替える第四のコミュテータ（Ｐｏｓｔ−Ｃｏｍｍｕｔａｔｏｒ）１８とを備える。フーリエ変換処理装置１０は、データストリームが８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。すなわち、フーリエ変換処理装置１０は、８ストリーム型の装置である。
【００１８】
第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３は、フーリエ変換機構１１の入力側に位置し、第三のコミュテータ１７、第四のコミュテータ１８、および第二のメモリ１４は、フーリエ変換機構１１の出力側に位置している。そして、フーリエ変換処理装置１０は、入力側の第一のコミュテータ１５に対してデータが入力されると、データのフーリエ変換を行い、出力側の第四のコミュテータ１８まで出力する。すなわち、データの流れは、図１中の矢印で示すようになる。
【００１９】
図２は、第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３の詳細な回路構成を示す図である。図２を参照して、第一のコミュテータ１５は、８ストリームのデータの入力を受け付けると共に、出力する。第二のコミュテータ１６においても同様である。第一のメモリ１３は、８−Ｂａｎｋ Ｄｕａｌ Ｐｏｒｔ ＲＡＭである。図３は、第一のメモリ１３を示す模式図である。図３を参照して、第一のメモリ１３は、８個のバンク（Ｂａｎｋ）１９ａ〜１９ｈを備える。なお、図２においては、バンク１９ａ，１９ｈのみ符号を付している。８個のバンク１９ａ〜１９ｈは、データストリーム毎であって、１ストリームにつき１バンクを使用し、８ストリームで８バンクを備える。そして、第一のメモリ１３は、１バンクにおいて、１ストリーム（１２８ポイント）のデータを８個に分割して書き込みを行う。すなわち、データは、第一のメモリ１３上で８行８列で書き込まれることとなる。また、第一のメモリ１３は、アドレスコンバータ１３ａを備え、アドレスコンバータ１３ａは、第一のメモリ１３に対して、データの書き込み位置を制御する。データは、第一のコミュテータ１５から第一のメモリ１３を介して第二のコミュテータ１６に出力される。
【００２０】
フーリエ変換機構１１は、Ｒ８ＭＤＣ（Ｒａｄｉｘ‐８ Ｍｕｌｔｉ‐Ｐａｔｈ Ｄｅｌａｙ Ｃｏｍｍｕｔａｔｏｒ）である。そして、第一のバタフライ演算回路（Ｂｕｔｔｅｒｆｌｙ Ｕｎｉｔ）２０と、複素乗算器（Ｎｏｎ−Ｔｒｉｖｉａｌ Ｍｕｌｔｉｐｌｉｅｒ）２１と、遅延要素（Ｄｅｌａｙ Ｅｌｅｍｅｎｔｓ：ＤＥ）２２と、第五のコミュテータ（Ｃｏｍｍｕｔａｔｏｒ）２３と、遅延要素２４と、第二のバタフライ演算回路２５とを含む。
【００２１】
遅延要素２２は、複数の遅延ユニットを含み、複数の遅延ユニットは、それぞれ異なる遅延量を有している。それぞれの遅延量ｘを図１中の遅延ユニット毎に示しており（ＤＥ：ｘ）、例えば遅延ユニット２２ａの遅延量ｘは７である。他の遅延要素２４においても同様に、複数の遅延ユニットを含み、それぞれ異なる遅延量を有している。
【００２２】
図４は、第一のコミュテータ１５に入力されるデータの一例を示す図である。図４を参照して、データは、ストリームＡからストリームＨまで、８ストリームで構成される。そして、１個のデータストリームにつき、０から１２７までの１２８ポイントで構成される。例えば、ストリームＡにおいては、Ａ０からＡ１２７までであり、ストリームＢにおいては、Ｂ０からＢ１２７までである。すなわち、第一のコミュテータ１５に入力されるデータは、８行１２８列となる。そして、第一のコミュテータ１５に入力されるデータとは、フーリエ変換処理装置１０に入力されるデータである。なお、図４のデータは、上記した図１４のデータと同じである。
【００２３】
ここで、説明のために、ポイントを１６ポイント毎に集約する。図５は、図４に示すデータを１６ポイント毎に集約した場合を示す図である。図５を参照して、０列目のＡ行目に配置されるａ０は、図４のストリームＡに配置されるＡ０からＡ１５までを指し、０列目のＢ行目に配置されるｂ０は、図４のストリームＢに配置されるＢ０からＢ１５までを指す。他のストリームに配置されるｃ０、ｄ０・・ｈ０においても同様に、それぞれ０から１５までのポイントを指す。そして、１列目のＡ行目に配置されるａ１は、Ａ１６からＡ３１までを指し、ｂ１、ｃ１・・ｈ１においても同様に、それぞれ１６から３１までのポイントを指す。このように１６ポイント毎に集約すると、第一のコミュテータ１５に入力されるデータは、８行８列となる。
【００２４】
ここで、第一のコミュテータ１５は、図５のようにデータが入力されると、データを並び替える。図６は、図５に示すデータを並び替えることにより、第一のコミュテータ１５から出力する際のデータの配列を示す図である。図５および図６を参照して、０列目は同じである。すなわち、０列目においては、各データを０行移動する。１列目は、ａ１がＡ行目からＢ行目に１行下へ移動し、ｂ１、ｃ１・・ｇ１においても同様に１行下へ移動する。そして、ｈ１においては、図５ではＨ行目に配置されており、１行下へ移動できないため、Ｈ行目から上のＡ行目に移動する。すなわち、１列目においては、各データを１行下に移動する。そして、他の列、例えば６列目においては、各データを６行下に移動し、７列目においては、各データを７行下に移動する。すなわち、各データを当該列の分だけ下の行に移動する。このようにして、第一のコミュテータ１５は、行を下に移動することにより、データを並び替える。そして、第一のコミュテータ１５は、図６に示す配列に並び替えたデータを第一のメモリ１３に向けて出力する。
【００２５】
そして、第一のメモリ１３に向けて出力されたデータは、アドレスコンバータ１３ａにより、第一のコミュテータ１５から第一のメモリ１３に書き込まれる。このとき、アドレスコンバータ１３ａは、データの書き込み位置を制御する。図７は、書き込み位置を制御されて、図６に示すデータから第一のメモリ１３に書き込まれたデータの配列を示す図である。図６および図７を参照して、ａ０はＡ行目の０列目で同じ位置である。すなわち、Ａ行目の０列目は、同じ書き込み位置となるよう制御される。ａ１は、Ｂ行目の１列目から０列目へ書き込むよう書き込み位置を制御される。そして、ａ６は、Ｇ行目の６列目から０列目へ書き込むよう書き込み位置を制御され、ａ７は、Ｈ行目の７列目から０列目へ書き込むよう書き込み位置を制御される。ａ２、ａ３・・ａ５においても同様に、書き込み位置を制御される。すなわち、アドレスコンバータ１３ａは、ストリームＡを集約したデータであるａ０、ａ１・・ａ７において、当該行の各列から０列目へ書き込むよう書き込み位置を制御する。
【００２６】
そして、ストリームＢのデータ、例えば、ｂ７は、Ａ行目の７列目から１列目へ書き込むよう書き込み位置を制御する。そして、ｂ０、ｂ１・・ｂ６においても同様に、当該行の各列から１列目へ書き込むよう書き込み位置を制御する。そして、ストリームＣのデータにおいては、当該行の各列から２列目へ書き込むよう書き込み位置を制御し、ストリームＤ、Ｅ・・Ｈにおいても同様に、当該行の各列から３、４・・７列目へ書き込むよう書き込み位置を制御する。このようにして、アドレスコンバータ１３ａは、データの書き込む位置を制御して、第一のメモリ１３にデータを書き込む。
【００２７】
図７を参照して、０列目に、ストリームＡのａ０からａ７までのデータが順に配置されている。また、１列目に、ストリームＢのｂ０からｂ７までのデータが順に配置されている。そして、２列目以降においても同様に、順に配置されている。そして、データは、図７に示す配列で、第一のメモリ１３から読み出され、第二のコミュテータ１６に入力される。
【００２８】
そして、第二のコミュテータ１６は、図７のようにデータが入力されると、データを並び替え、並び替えたデータをフーリエ変換機構１１の第一のバタフライ演算回路２０に出力する。図８は、図７に示すデータを並び替えることにより、第二のコミュテータ１６から第一のバタフライ演算回路２０に出力する際のデータの配列を示す図である。図７および図８を参照して、０列目は同じである。すなわち、０列目においては、各データを０行移動する。１列目は、ｂ０がＢ行目からＡ行目に１行上へ移動し、ｂ１、ｂ２・・ｂ６においても同様に１行上へ移動する。そして、ｂ７においては、Ａ行目に配置され、１行上へ移動できないため、Ａ行目から下のＨ行目に移動する。すなわち、１列目においては、各データを１行上に移動する。そして、他の列、例えば６列目においては、各データを６行上に移動し、７列目においては、各データを７行上に移動する。すなわち、各データを当該列の分だけ上の行に移動する。このようにして、第二のコミュテータ１６は、行を上に移動することにより、データを並び替える。そして、第二のコミュテータ１６は、図８に示す配列に並び替えたデータを第一のバタフライ演算回路２０に向けて出力する。
【００２９】
図８を参照して、従来の図１５と同じデータの配列になっている。すなわち、図８を参照して、０列目のＡ行目に配置されるａ０は、ストリームＡに配置されるＡ０からＡ１５までであり、０列目のＢ行目に配置されるａ１は、Ａ１６からＡ３１までである。したがって、０列目にストリームＡとなる。これにより、本願発明のフーリエ変換処理装置１０では、従来のような遅延要素を設ける必要なく、第一のバタフライ演算回路２０に向けて出力するデータの配列を並び替えることができる。そして、データを並び替える前の図５と図８とを比較すると、データの行列が入れ替わっている。
【００３０】
このように、フーリエ変換処理装置１０は、フーリエ変換機構１１の第一のバタフライ演算回路２０へ入力するデータの配列を第一のコミュテータ１５および第二のコミュテータ１６を用いて並び替えることができる。したがって、従来のような遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置１０を小型化することができ、消費電力を抑制することができる。
【００３１】
さらに、遅延要素を少なくすることで、より高速に処理を行うことができる。
【００３２】
すなわち、図１に示す本願発明におけるフーリエ変換処理装置１０と、図１１および図１２に示す従来のフーリエ変換処理装置１００とを比較すると、従来において、第一のメモリ１０２から第一のバタフライ演算回路２０３までの間に設けられていた遅延要素２００，２０２を削減することができる。
【００３３】
また、図９は、消費電力を示す表であって、図１に示す本願発明におけるフーリエ変換処理装置１０と図１１に示す従来のフーリエ変換処理装置１００とを９０ｎｍのＣＭＯＳ技術で実装した場合の消費電力（ｍＷ）を示している。図９を参照して、従来のフーリエ変換処理装置では、４６．６ｍＷの消費電力であったのに対し、本願発明では、１５．３ｍＷの消費電力であり、従来と比較すると１／３の消費電力とすることができた。なお、この消費電力の評価は、電源電圧を１．０Ｖとし、クロック周波数を１００ＭＨｚと設定したときのＣＡＤシステムによる消費電力の見積もりである。
【００３４】
また、図１０は、回路面積を示す表であって、図１に示す本願発明におけるフーリエ変換処理装置１０と図１１に示す従来のフーリエ変換処理装置１００とを９０ｎｍのＣＭＯＳ技術で実装した場合の回路面積（μｍ２）を示している。図１０を参照して、従来のフーリエ変換処理装置では、７９９，００２μｍ２であったのに対し、本願発明では、４０５，１８３μｍ２であり、従来と比較すると４９％の面積を削減することができた。
【００３５】
なお、上記の実施の形態においては、フーリエ変換機構１１の入力側である、第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３において、データの並び替えを行う例について説明したが、これに限ることなく、フーリエ変換機構１１の出力側である、第三のコミュテータ１７、第四のコミュテータ１８、および第二のメモリ１４においても同様の処理を行うことができる。すなわち、出力側では、図５から図８へ入力側で並び替えられたデータの配列を、図８から図５へ元の配列に戻ることとなる。
【００３６】
具体的には、第一のコミュテータ１５が第三のコミュテータ１７に対応し、第二のコミュテータ１６が第四のコミュテータ１８に対応し、第一のメモリ１３が第二のメモリ１４に対応する。そして、ストリームＡは、図８のＡ行目、すなわち、ａ０、ｂ０・・・ｈ０である。ストリームＢ、Ｃ・・Ｈにおいても同様に、図８のＢ行目、Ｃ行目・・Ｈ行目である。そして、第三のコミュテータ１７において、図８に示す配列のデータが入力されて、図７に示す配列のデータが、第三のコミュテータ１７から出力される。そして、第二のメモリ１４において、図６に示すデータが書き込まれる。そして、第四のコミュテータ１８において、図６に示す配列のデータが入力されて、図５に示す配列のデータが、第四のコミュテータ１８から出力される。
【００３７】
なお、上記の実施の形態においては、フーリエ変換の例について説明したが、これに限ることなく、フーリエ逆変換に用いることもできる。すなわち、上記した出力側と同様に、図８から図５へ元の配列に戻ることとなる。
【００３８】
また、上記の実施の形態においては、データストリームの数が８個の例について説明したが、２以上のマルチストリームに適用することができる。例えば、データストリーム数をｍとし、ｓを自然数（ｓ＝１，２・・）とすると、ｍ＝２ｓのマルチストリームに適用することができる。また、フーリエ変換ポイント数においても、１２８ポイントに限ることなく、任意のポイント数に適用することができる。例えば、ポイント数をｎとし、ｔを自然数（ｔ＝１，２・・）とすると、ｍに依存しないｎ＝２ｔのポイント数に適用することができる。
【００３９】
また、フーリエ変換処理装置１０は、フルカスタムＬＳＩ（大規模集積回路）による実装に限ることなく、ディスクリート型のディジタル回路や、セミカスタムＬＳＩや、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）による実装に適用することもできる。
【００４０】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００４１】
この発明は、無線通信を用いたネットワークに、有効に利用される。
【符号の説明】
【００４２】
１０ フーリエ変換処理装置、１１ フーリエ変換機構、１２ Ｒ２ＳＤＦ、１３ 第一のメモリ、１３ａ アドレスコンバータ、１４ 第二のメモリ、１５ 第一のコミュテータ、１６ 第二のコミュテータ、１７ 第三のコミュテータ、１８ 第四のコミュテータ、１９ａ〜１９ｈ バンク、２０ 第一のバタフライ演算回路、２１ 複素乗算器、２２，２４ 遅延要素、２２ａ 遅延ユニット、２３ 第五のコミュテータ、２５ 第二のバタフライ演算回路。
【技術分野】
【０００１】
この発明は、フーリエ変換処理装置に関し、特に、無線通信に用いられるフーリエ変換処理装置に関するものである。
【背景技術】
【０００２】
昨今の無線通信に利用されているＩＥＥＥ８０２．１１ｎ規格には、ＭＩＭＯ−ＯＦＤＭ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｍｕｌｔｉ Ｏｕｔｐｕｔ − Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）伝送方式が採用されている。ＭＩＭＯ−ＯＦＤＭ伝送方式では、データを無線で送受信するために、フーリエ変換および逆変換が必要である。
【０００３】
ここで、ＩＥＥＥ８０２．１１ｎ規格では、１個のデータストリームで１２８ポイントのフーリエ変換を実行する。このようなフーリエ変換処理装置は、例えば、Yu-Wei Lin, et al.,”Design of an FFT/IFFT Processor for MIMO OFDM Systems,” IEEE Trans, CAS-I, vol. 54, pp. 807-815, April 2007.（非特許文献１）に開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Yu-Wei Lin, et al.,”Design of an FFT/IFFT Processor for MIMO OFDM Systems,” IEEE Trans, CAS-I, vol. 54, pp. 807-815, April 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１は、非特許文献１に開示の従来のフーリエ変換処理装置１００の回路構成を示す図である。図１１を参照して、フーリエ変換処理装置１００は、Ｒ８ＭＤＣ（Ｒａｄｉｘ‐８ Ｍｕｌｔｉ‐Ｐａｔｈ Ｄｅｌａｙ Ｃｏｍｍｕｔａｔｏｒ）１０１と、Ｒ２ＳＤＦ（Ｒａｄｉｘ‐２ Ｓｉｎｇｌｅ‐Ｐａｔｈ Ｄｅｌａｙ Ｆｅｅｄｂａｃｋ）１０４と、Ｒ８ＭＤＣ１０１へ入力するデータを格納する第一のメモリ１０２と、Ｒ２ＳＤＦ１０４から出力するデータを格納する第二のメモリ１０３とを備える。フーリエ変換処理装置１００は、データストリームが８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。
【０００６】
図１２は、従来のＲ８ＭＤＣ１０１の回路構成を示す図である。図１２を参照して、Ｒ８ＭＤＣ１０１は、遅延要素（Ｄｅｌａｙ Ｅｌｅｍｅｎｔｓ：ＤＥ）２００と、コミュテータ（Ｃｏｍｍｕｔａｔｏｒ）２０１と、遅延要素２０２と、第一のバタフライ演算回路（Ｂｕｔｔｅｒｆｌｙ Ｕｎｉｔ）２０３と、複素乗算器（Ｎｏｎ−Ｔｒｉｖｉａｌ Ｍｕｌｔｉｐｌｉｅｒ）２０４と、遅延要素２０５と、コミュテータ２０６と、遅延要素２０７と、第二のバタフライ演算回路２０８とを含む。遅延要素２００は、複数の遅延ユニットを含み、複数の遅延ユニットは、それぞれ異なる遅延量を有している。それぞれの遅延量ｘを図１２中の遅延ユニット毎に示しており（ＤＥ：ｘ）、例えば遅延ユニット２００ａの遅延量ｘは５６である。他の遅延要素２０２，２０５，２０７においても同様に、複数の遅延ユニットを含み、それぞれ異なる遅延量を有している。また、図１３は、Ｒ２ＳＤＦ１０４の回路構成を示す図である。図１３を参照して、Ｒ２ＳＤＦ１０４においても、遅延ユニット１０４ａを含む構成である。
【０００７】
図１４は、第一のメモリ１０２から出力され、Ｒ８ＭＤＣ１０１に入力されるデータを示す図である。図１５は、Ｒ８ＭＤＣ１０１の第一のバタフライ演算回路２０３に入力されるデータを示す図である。Ｒ８ＭＤＣ１０１は、遅延要素２００，２０２、およびコミュテータ２０１により、図１４に示すデータの配列を図１５に示すデータの配列とするようデータの順番を並び替える。すなわち、図１４に示すデータに対して、第一のバタフライ演算回路２０３に入力されるデータは、図１５に示す配列でなければならず、データの配列の並び替えを行う必要がある。
【０００８】
ここで、ハードウェアにおいて、上記したような遅延要素を実現しようとすると、シフトレジスタ等が必要となり、フーリエ変換処理装置の構成が大型化する。したがって、なるべく遅延要素を設ける数を少なくすることが好ましい。また、遅延要素を複数設けると、その消費電力も大きくなり、フーリエ変換処理装置そのものの消費電力も大きくなってしまう。
【０００９】
この発明の目的は、消費電力を抑制すると共に、小型化したフーリエ変換処理装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るフーリエ変換処理装置は、無線通信に用いられる。フーリエ変換処理装置は、バタフライ演算回路を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構と、フーリエ変換機構へ入力するデータを格納する第一のメモリと、第一のメモリへ入力するデータの配列を並び替える第一のコミュテータと、第一のメモリから出力され、バタフライ演算回路へ入力するデータの配列を並び替える第二のコミュテータとを備える。
【００１１】
こうすることにより、フーリエ変換処理装置は、装置に入力されたデータに対し、第一のコミュテータおよび第二のコミュテータを用いることにより、バタフライ演算回路へ入力する際の配列を並び替えることができる。したがって、遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置を小型化することができ、消費電力を抑制することができる。
【００１２】
好ましくは、フーリエ変換処理装置は、フーリエ変換機構から出力するデータを格納する第二のメモリと、第二のメモリへ入力するデータの配列を並び替える第三のコミュテータと、第二のメモリから出力するデータの配列を並び替える第四のコミュテータとをさらに備える。
【００１３】
さらに好ましくは、フーリエ変換処理装置は、データストリーム数をｍとし、ｓを自然数とすると、ｍ＝２ｓであり、各データストリームのフーリエ変換ポイント数をｎとし、ｔを自然数とすると、ｎ＝２ｔである。こうすることにより、フーリエ変換処理装置を様々なストリーム数、およびポイント数に適用させることができる。
【００１４】
一実施形態として、フーリエ変換処理装置は、データストリーム数が８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。
【発明の効果】
【００１５】
この発明に係るフーリエ変換処理装置は、装置に入力されたデータに対し、第一のコミュテータおよび第二のコミュテータを用いることにより、バタフライ演算回路へ入力する際の配列を並び替えることができる。したがって、遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置を小型化することができ、消費電力を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】この発明の一実施形態に係るフーリエ変換処理装置の回路構成を示す図である。
【図２】第一のコミュテータ、第二のコミュテータ、および第一のメモリの詳細な回路構成を示す図である。
【図３】第一のメモリを示す模式図である。
【図４】第一のコミュテータに入力されるデータの一例を示す図である。
【図５】図４に示すデータを１６ポイント毎に集約した場合を示す図である。
【図６】図５に示すデータを並び替えることにより、第一のコミュテータから出力する際のデータの配列を示す図である。
【図７】書き込み位置を制御されて、図６に示すデータから第一のメモリに書き込まれたデータの配列を示す図である。
【図８】図７に示すデータを並び替えることにより、第二のコミュテータから第一のバタフライ演算回路に出力する際のデータの配列を示す図である。
【図９】消費電力を示す表である。
【図１０】回路面積を示す表である。
【図１１】非特許文献１に開示の従来のフーリエ変換処理装置の回路構成を示す図である。
【図１２】従来のＲ８ＭＤＣの回路構成を示す図である。
【図１３】Ｒ２ＳＤＦの回路構成を示す図である。
【図１４】第一のメモリから出力され、Ｒ８ＭＤＣに入力されるデータを示す図である。
【図１５】Ｒ８ＭＤＣの第一のバタフライ演算回路に入力されるデータを示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して、この発明の一実施形態に係るフーリエ変換処理装置について説明する。図１は、この発明の一実施形態に係るフーリエ変換処理装置１０の回路構成を示す図である。図１を参照して、フーリエ変換処理装置１０は、フーリエ変換処理装置１０に入力されたデータに対してフーリエ変換を行うフーリエ変換機構１１と、Ｒ２ＳＤＦ（Ｒａｄｉｘ‐２ Ｓｉｎｇｌｅ‐Ｐａｔｈ Ｄｅｌａｙ Ｆｅｅｄｂａｃｋ）１２と、フーリエ変換機構１１へ入力するデータを格納する第一のメモリ（Ｉｎｐｕｔ ＲＡＭ）１３と、フーリエ変換機構１１から出力するデータを格納する第二のメモリ（Ｏｕｔｐｕｔ ＲＡＭ）１４と、第一のメモリ１３へ入力するデータの配列を並び替える第一のコミュテータ（Ｐｒｅ−Ｃｏｍｍｕｔａｔｏｒ）１５と、第一のメモリ１３から出力するデータの配列を並び替える第二のコミュテータ（Ｐｏｓｔ−Ｃｏｍｍｕｔａｔｏｒ）１６と、第二のメモリ１４へ入力するデータの配列を並び替える第三のコミュテータ（Ｐｒｅ−Ｃｏｍｍｕｔａｔｏｒ）１７と、第二のメモリ１４から出力するデータの配列を並び替える第四のコミュテータ（Ｐｏｓｔ−Ｃｏｍｍｕｔａｔｏｒ）１８とを備える。フーリエ変換処理装置１０は、データストリームが８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである。すなわち、フーリエ変換処理装置１０は、８ストリーム型の装置である。
【００１８】
第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３は、フーリエ変換機構１１の入力側に位置し、第三のコミュテータ１７、第四のコミュテータ１８、および第二のメモリ１４は、フーリエ変換機構１１の出力側に位置している。そして、フーリエ変換処理装置１０は、入力側の第一のコミュテータ１５に対してデータが入力されると、データのフーリエ変換を行い、出力側の第四のコミュテータ１８まで出力する。すなわち、データの流れは、図１中の矢印で示すようになる。
【００１９】
図２は、第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３の詳細な回路構成を示す図である。図２を参照して、第一のコミュテータ１５は、８ストリームのデータの入力を受け付けると共に、出力する。第二のコミュテータ１６においても同様である。第一のメモリ１３は、８−Ｂａｎｋ Ｄｕａｌ Ｐｏｒｔ ＲＡＭである。図３は、第一のメモリ１３を示す模式図である。図３を参照して、第一のメモリ１３は、８個のバンク（Ｂａｎｋ）１９ａ〜１９ｈを備える。なお、図２においては、バンク１９ａ，１９ｈのみ符号を付している。８個のバンク１９ａ〜１９ｈは、データストリーム毎であって、１ストリームにつき１バンクを使用し、８ストリームで８バンクを備える。そして、第一のメモリ１３は、１バンクにおいて、１ストリーム（１２８ポイント）のデータを８個に分割して書き込みを行う。すなわち、データは、第一のメモリ１３上で８行８列で書き込まれることとなる。また、第一のメモリ１３は、アドレスコンバータ１３ａを備え、アドレスコンバータ１３ａは、第一のメモリ１３に対して、データの書き込み位置を制御する。データは、第一のコミュテータ１５から第一のメモリ１３を介して第二のコミュテータ１６に出力される。
【００２０】
フーリエ変換機構１１は、Ｒ８ＭＤＣ（Ｒａｄｉｘ‐８ Ｍｕｌｔｉ‐Ｐａｔｈ Ｄｅｌａｙ Ｃｏｍｍｕｔａｔｏｒ）である。そして、第一のバタフライ演算回路（Ｂｕｔｔｅｒｆｌｙ Ｕｎｉｔ）２０と、複素乗算器（Ｎｏｎ−Ｔｒｉｖｉａｌ Ｍｕｌｔｉｐｌｉｅｒ）２１と、遅延要素（Ｄｅｌａｙ Ｅｌｅｍｅｎｔｓ：ＤＥ）２２と、第五のコミュテータ（Ｃｏｍｍｕｔａｔｏｒ）２３と、遅延要素２４と、第二のバタフライ演算回路２５とを含む。
【００２１】
遅延要素２２は、複数の遅延ユニットを含み、複数の遅延ユニットは、それぞれ異なる遅延量を有している。それぞれの遅延量ｘを図１中の遅延ユニット毎に示しており（ＤＥ：ｘ）、例えば遅延ユニット２２ａの遅延量ｘは７である。他の遅延要素２４においても同様に、複数の遅延ユニットを含み、それぞれ異なる遅延量を有している。
【００２２】
図４は、第一のコミュテータ１５に入力されるデータの一例を示す図である。図４を参照して、データは、ストリームＡからストリームＨまで、８ストリームで構成される。そして、１個のデータストリームにつき、０から１２７までの１２８ポイントで構成される。例えば、ストリームＡにおいては、Ａ０からＡ１２７までであり、ストリームＢにおいては、Ｂ０からＢ１２７までである。すなわち、第一のコミュテータ１５に入力されるデータは、８行１２８列となる。そして、第一のコミュテータ１５に入力されるデータとは、フーリエ変換処理装置１０に入力されるデータである。なお、図４のデータは、上記した図１４のデータと同じである。
【００２３】
ここで、説明のために、ポイントを１６ポイント毎に集約する。図５は、図４に示すデータを１６ポイント毎に集約した場合を示す図である。図５を参照して、０列目のＡ行目に配置されるａ０は、図４のストリームＡに配置されるＡ０からＡ１５までを指し、０列目のＢ行目に配置されるｂ０は、図４のストリームＢに配置されるＢ０からＢ１５までを指す。他のストリームに配置されるｃ０、ｄ０・・ｈ０においても同様に、それぞれ０から１５までのポイントを指す。そして、１列目のＡ行目に配置されるａ１は、Ａ１６からＡ３１までを指し、ｂ１、ｃ１・・ｈ１においても同様に、それぞれ１６から３１までのポイントを指す。このように１６ポイント毎に集約すると、第一のコミュテータ１５に入力されるデータは、８行８列となる。
【００２４】
ここで、第一のコミュテータ１５は、図５のようにデータが入力されると、データを並び替える。図６は、図５に示すデータを並び替えることにより、第一のコミュテータ１５から出力する際のデータの配列を示す図である。図５および図６を参照して、０列目は同じである。すなわち、０列目においては、各データを０行移動する。１列目は、ａ１がＡ行目からＢ行目に１行下へ移動し、ｂ１、ｃ１・・ｇ１においても同様に１行下へ移動する。そして、ｈ１においては、図５ではＨ行目に配置されており、１行下へ移動できないため、Ｈ行目から上のＡ行目に移動する。すなわち、１列目においては、各データを１行下に移動する。そして、他の列、例えば６列目においては、各データを６行下に移動し、７列目においては、各データを７行下に移動する。すなわち、各データを当該列の分だけ下の行に移動する。このようにして、第一のコミュテータ１５は、行を下に移動することにより、データを並び替える。そして、第一のコミュテータ１５は、図６に示す配列に並び替えたデータを第一のメモリ１３に向けて出力する。
【００２５】
そして、第一のメモリ１３に向けて出力されたデータは、アドレスコンバータ１３ａにより、第一のコミュテータ１５から第一のメモリ１３に書き込まれる。このとき、アドレスコンバータ１３ａは、データの書き込み位置を制御する。図７は、書き込み位置を制御されて、図６に示すデータから第一のメモリ１３に書き込まれたデータの配列を示す図である。図６および図７を参照して、ａ０はＡ行目の０列目で同じ位置である。すなわち、Ａ行目の０列目は、同じ書き込み位置となるよう制御される。ａ１は、Ｂ行目の１列目から０列目へ書き込むよう書き込み位置を制御される。そして、ａ６は、Ｇ行目の６列目から０列目へ書き込むよう書き込み位置を制御され、ａ７は、Ｈ行目の７列目から０列目へ書き込むよう書き込み位置を制御される。ａ２、ａ３・・ａ５においても同様に、書き込み位置を制御される。すなわち、アドレスコンバータ１３ａは、ストリームＡを集約したデータであるａ０、ａ１・・ａ７において、当該行の各列から０列目へ書き込むよう書き込み位置を制御する。
【００２６】
そして、ストリームＢのデータ、例えば、ｂ７は、Ａ行目の７列目から１列目へ書き込むよう書き込み位置を制御する。そして、ｂ０、ｂ１・・ｂ６においても同様に、当該行の各列から１列目へ書き込むよう書き込み位置を制御する。そして、ストリームＣのデータにおいては、当該行の各列から２列目へ書き込むよう書き込み位置を制御し、ストリームＤ、Ｅ・・Ｈにおいても同様に、当該行の各列から３、４・・７列目へ書き込むよう書き込み位置を制御する。このようにして、アドレスコンバータ１３ａは、データの書き込む位置を制御して、第一のメモリ１３にデータを書き込む。
【００２７】
図７を参照して、０列目に、ストリームＡのａ０からａ７までのデータが順に配置されている。また、１列目に、ストリームＢのｂ０からｂ７までのデータが順に配置されている。そして、２列目以降においても同様に、順に配置されている。そして、データは、図７に示す配列で、第一のメモリ１３から読み出され、第二のコミュテータ１６に入力される。
【００２８】
そして、第二のコミュテータ１６は、図７のようにデータが入力されると、データを並び替え、並び替えたデータをフーリエ変換機構１１の第一のバタフライ演算回路２０に出力する。図８は、図７に示すデータを並び替えることにより、第二のコミュテータ１６から第一のバタフライ演算回路２０に出力する際のデータの配列を示す図である。図７および図８を参照して、０列目は同じである。すなわち、０列目においては、各データを０行移動する。１列目は、ｂ０がＢ行目からＡ行目に１行上へ移動し、ｂ１、ｂ２・・ｂ６においても同様に１行上へ移動する。そして、ｂ７においては、Ａ行目に配置され、１行上へ移動できないため、Ａ行目から下のＨ行目に移動する。すなわち、１列目においては、各データを１行上に移動する。そして、他の列、例えば６列目においては、各データを６行上に移動し、７列目においては、各データを７行上に移動する。すなわち、各データを当該列の分だけ上の行に移動する。このようにして、第二のコミュテータ１６は、行を上に移動することにより、データを並び替える。そして、第二のコミュテータ１６は、図８に示す配列に並び替えたデータを第一のバタフライ演算回路２０に向けて出力する。
【００２９】
図８を参照して、従来の図１５と同じデータの配列になっている。すなわち、図８を参照して、０列目のＡ行目に配置されるａ０は、ストリームＡに配置されるＡ０からＡ１５までであり、０列目のＢ行目に配置されるａ１は、Ａ１６からＡ３１までである。したがって、０列目にストリームＡとなる。これにより、本願発明のフーリエ変換処理装置１０では、従来のような遅延要素を設ける必要なく、第一のバタフライ演算回路２０に向けて出力するデータの配列を並び替えることができる。そして、データを並び替える前の図５と図８とを比較すると、データの行列が入れ替わっている。
【００３０】
このように、フーリエ変換処理装置１０は、フーリエ変換機構１１の第一のバタフライ演算回路２０へ入力するデータの配列を第一のコミュテータ１５および第二のコミュテータ１６を用いて並び替えることができる。したがって、従来のような遅延要素を設ける必要なく、データの配列を並び替えることができる。その結果、フーリエ変換処理装置１０を小型化することができ、消費電力を抑制することができる。
【００３１】
さらに、遅延要素を少なくすることで、より高速に処理を行うことができる。
【００３２】
すなわち、図１に示す本願発明におけるフーリエ変換処理装置１０と、図１１および図１２に示す従来のフーリエ変換処理装置１００とを比較すると、従来において、第一のメモリ１０２から第一のバタフライ演算回路２０３までの間に設けられていた遅延要素２００，２０２を削減することができる。
【００３３】
また、図９は、消費電力を示す表であって、図１に示す本願発明におけるフーリエ変換処理装置１０と図１１に示す従来のフーリエ変換処理装置１００とを９０ｎｍのＣＭＯＳ技術で実装した場合の消費電力（ｍＷ）を示している。図９を参照して、従来のフーリエ変換処理装置では、４６．６ｍＷの消費電力であったのに対し、本願発明では、１５．３ｍＷの消費電力であり、従来と比較すると１／３の消費電力とすることができた。なお、この消費電力の評価は、電源電圧を１．０Ｖとし、クロック周波数を１００ＭＨｚと設定したときのＣＡＤシステムによる消費電力の見積もりである。
【００３４】
また、図１０は、回路面積を示す表であって、図１に示す本願発明におけるフーリエ変換処理装置１０と図１１に示す従来のフーリエ変換処理装置１００とを９０ｎｍのＣＭＯＳ技術で実装した場合の回路面積（μｍ２）を示している。図１０を参照して、従来のフーリエ変換処理装置では、７９９，００２μｍ２であったのに対し、本願発明では、４０５，１８３μｍ２であり、従来と比較すると４９％の面積を削減することができた。
【００３５】
なお、上記の実施の形態においては、フーリエ変換機構１１の入力側である、第一のコミュテータ１５、第二のコミュテータ１６、および第一のメモリ１３において、データの並び替えを行う例について説明したが、これに限ることなく、フーリエ変換機構１１の出力側である、第三のコミュテータ１７、第四のコミュテータ１８、および第二のメモリ１４においても同様の処理を行うことができる。すなわち、出力側では、図５から図８へ入力側で並び替えられたデータの配列を、図８から図５へ元の配列に戻ることとなる。
【００３６】
具体的には、第一のコミュテータ１５が第三のコミュテータ１７に対応し、第二のコミュテータ１６が第四のコミュテータ１８に対応し、第一のメモリ１３が第二のメモリ１４に対応する。そして、ストリームＡは、図８のＡ行目、すなわち、ａ０、ｂ０・・・ｈ０である。ストリームＢ、Ｃ・・Ｈにおいても同様に、図８のＢ行目、Ｃ行目・・Ｈ行目である。そして、第三のコミュテータ１７において、図８に示す配列のデータが入力されて、図７に示す配列のデータが、第三のコミュテータ１７から出力される。そして、第二のメモリ１４において、図６に示すデータが書き込まれる。そして、第四のコミュテータ１８において、図６に示す配列のデータが入力されて、図５に示す配列のデータが、第四のコミュテータ１８から出力される。
【００３７】
なお、上記の実施の形態においては、フーリエ変換の例について説明したが、これに限ることなく、フーリエ逆変換に用いることもできる。すなわち、上記した出力側と同様に、図８から図５へ元の配列に戻ることとなる。
【００３８】
また、上記の実施の形態においては、データストリームの数が８個の例について説明したが、２以上のマルチストリームに適用することができる。例えば、データストリーム数をｍとし、ｓを自然数（ｓ＝１，２・・）とすると、ｍ＝２ｓのマルチストリームに適用することができる。また、フーリエ変換ポイント数においても、１２８ポイントに限ることなく、任意のポイント数に適用することができる。例えば、ポイント数をｎとし、ｔを自然数（ｔ＝１，２・・）とすると、ｍに依存しないｎ＝２ｔのポイント数に適用することができる。
【００３９】
また、フーリエ変換処理装置１０は、フルカスタムＬＳＩ（大規模集積回路）による実装に限ることなく、ディスクリート型のディジタル回路や、セミカスタムＬＳＩや、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）による実装に適用することもできる。
【００４０】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示された実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【００４１】
この発明は、無線通信を用いたネットワークに、有効に利用される。
【符号の説明】
【００４２】
１０ フーリエ変換処理装置、１１ フーリエ変換機構、１２ Ｒ２ＳＤＦ、１３ 第一のメモリ、１３ａ アドレスコンバータ、１４ 第二のメモリ、１５ 第一のコミュテータ、１６ 第二のコミュテータ、１７ 第三のコミュテータ、１８ 第四のコミュテータ、１９ａ〜１９ｈ バンク、２０ 第一のバタフライ演算回路、２１ 複素乗算器、２２，２４ 遅延要素、２２ａ 遅延ユニット、２３ 第五のコミュテータ、２５ 第二のバタフライ演算回路。
【特許請求の範囲】
【請求項１】
無線通信に用いられるフーリエ変換処理装置であって、
バタフライ演算回路を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構と、
前記フーリエ変換機構へ入力するデータを格納する第一のメモリと、
前記第一のメモリへ入力するデータの配列を並び替える第一のコミュテータと、
前記第一のメモリから出力され、前記バタフライ演算回路へ入力するデータの配列を並び替える第二のコミュテータとを備える、フーリエ変換処理装置。
【請求項２】
前記フーリエ変換処理装置は、
前記フーリエ変換機構から出力するデータを格納する第二のメモリと、
前記第二のメモリへ入力するデータの配列を並び替える第三のコミュテータと、
前記第二のメモリから出力するデータの配列を並び替える第四のコミュテータとをさらに備える、請求項１に記載のフーリエ変換処理装置。
【請求項３】
前記フーリエ変換処理装置は、データストリーム数をｍとし、ｓを自然数とすると、ｍ＝２ｓであり、
各データストリームのフーリエ変換ポイント数をｎとし、ｔを自然数とすると、ｎ＝２ｔである、請求項１または２に記載のフーリエ変換処理装置。
【請求項４】
前記フーリエ変換処理装置は、データストリーム数が８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである、請求項３に記載のフーリエ変換処理装置。
【請求項１】
無線通信に用いられるフーリエ変換処理装置であって、
バタフライ演算回路を含み、装置に入力されたデータに対してフーリエ変換を行うフーリエ変換機構と、
前記フーリエ変換機構へ入力するデータを格納する第一のメモリと、
前記第一のメモリへ入力するデータの配列を並び替える第一のコミュテータと、
前記第一のメモリから出力され、前記バタフライ演算回路へ入力するデータの配列を並び替える第二のコミュテータとを備える、フーリエ変換処理装置。
【請求項２】
前記フーリエ変換処理装置は、
前記フーリエ変換機構から出力するデータを格納する第二のメモリと、
前記第二のメモリへ入力するデータの配列を並び替える第三のコミュテータと、
前記第二のメモリから出力するデータの配列を並び替える第四のコミュテータとをさらに備える、請求項１に記載のフーリエ変換処理装置。
【請求項３】
前記フーリエ変換処理装置は、データストリーム数をｍとし、ｓを自然数とすると、ｍ＝２ｓであり、
各データストリームのフーリエ変換ポイント数をｎとし、ｔを自然数とすると、ｎ＝２ｔである、請求項１または２に記載のフーリエ変換処理装置。
【請求項４】
前記フーリエ変換処理装置は、データストリーム数が８であり、各データストリームのフーリエ変換ポイント数が１２８ポイントである、請求項３に記載のフーリエ変換処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−８９０５３（Ｐ２０１２−８９０５３Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３７２２５（Ｐ２０１０−２３７２２５）
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【出願人】（５０１３２１３９４）株式会社レイトロン (14)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【出願人】（５０１３２１３９４）株式会社レイトロン (14)
【Ｆターム（参考）】
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